WO2014029411A1 - Analog -digital wandler - Google Patents

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WO2014029411A1
WO2014029411A1 PCT/EP2012/064929 EP2012064929W WO2014029411A1 WO 2014029411 A1 WO2014029411 A1 WO 2014029411A1 EP 2012064929 W EP2012064929 W EP 2012064929W WO 2014029411 A1 WO2014029411 A1 WO 2014029411A1
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WO
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value
analog
quantization
adc
digital
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Application number
PCT/EP2012/064929
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English (en)
French (fr)
Inventor
Karsten Leitis
Tommy HALIM
Original Assignee
Technische Hochschule Mittelhessen
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Publication date
Application filed by Technische Hochschule Mittelhessen filed Critical Technische Hochschule Mittelhessen
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type

Definitions

  • the present invention relates to a method and an electronic device for converting analog signals into digital signals by quantizing the analog signal in high-resolution.
  • ADC analog-to-digital converter
  • An ADC quantizes thereby a continuous input signal, z. As an electrical voltage, both in time and in the signal level. Each signal is thus represented by the conversion in a signal-time diagram in a point sequence with stepped horizontal and vertical distances.
  • the main parameters of an ADC are its digital resolution and its duration of implementation, on which the maximum possible conversion rate depends.
  • Each ADC has a certain range of values of the analog signal in which a conversion can take place (e.g., 0-10V), which is also referred to as a work area.
  • a level or quantization level of an ADC is that value of the input signal represented by the digital output signal.
  • a horizontal step corresponds to the smallest digital step size, which is also called LSB (Least Significant Bit).
  • the digital resolution is determined by the number of these quantization levels with which the analog signal is quantized or encoded.
  • An illustration by n bits are 2 n stages.
  • ADC has several errors.
  • a major error is the so-called quantization error.
  • analog signals satisfy the value range of the real numbers, integer multiples of a smallest step size or LSB are used in the digital representation with a linear quantization characteristic.
  • the digital value can therefore be up to half a step from analog value away.
  • the maximum quantization error is thus half an LSB.
  • the conversion of an analog signal into a digital one is essentially determined by the course of the quantization characteristic and by its number of quantization stages. This quantization characteristic describes the relationship between the analog input signal (eg continuously variable electrical voltage) and the digital output signal. Their course is stair-shaped.
  • a common method for operating an ADC is that of the successive approximation.
  • the analog measurement signal is digitized in n steps, whereby the accuracy increases by 1 bit with each step.
  • the input voltage is compared with a reference voltage generated by a digital-to-analog converter (DAC).
  • DAC digital-to-analog converter
  • the reference voltage is changed in the next step by half the step size of the last step up or down.
  • the voltage of the DAC approaches more and more the input voltage.
  • the last bit of the DAC is set, the value of the DAC corresponds to the input voltage. This means that for a successive approximation with a resolution of n bits, n clock cycles are required.
  • This method has a high implementation time. This means that it is insufficiently suitable for the conversion of high-frequency analog signals.
  • the analog input signal is simultaneously compared in the flash converter by all comparators with the comparison variables (generated via a linear voltage divider). This is followed by an implementation of the 2 "-1
  • the present invention has for its object to avoid the disadvantages of the prior art, so as to be able to realize an analog-to-digital conversion with high resolution at high conversion rate with few components.
  • the operating range of the analog-to-digital converter for the conversion of a next value is determined from the current value of the analogue input signal. This value is then the new current value. This is a cycle that can be repeated as often as a cycle chain. This cycle chain is started by a control signal.
  • a current analog input value is converted in a first step with an ADC into a digital value. In a second step, this value is forwarded in 2 directions.
  • first and second partial value To the first partial value, a specific value of the size 0 to 1000 LSB is added as the difference to the digital value, preferably 0 or 1 LSB are added. This modified first partial value serves as a new reference value for the upper limit of the working range of the ADC. To the second partial value, a specific value of the size 0 to 1000 LSB is subtracted as the difference to the digital value, preferably 0 or 1 LSB are subtracted. This modified second fractional value serves as the reference value for the new lower limit of the working range of the ADC.
  • a subsequent analog input value with this ADC which now has a new work area, is converted into a digital value and forwarded again in two directions, and new reference values for the upper and lower limits of the working range of the ADC are generated from the resulting subsets.
  • a subsequent analog input value serves as the new current analog input value for the ADC with a changed operating range. This cycle can be repeated as many times as a cycle chain.
  • the difference from the digital value to the upper and lower reference values of the ADC is set symmetric or asymmetrical.
  • Symmetrical means that the difference between the digital value and the upper and lower limits of the working range is the same and, for example, is 1 LSB each.
  • Asymmetric means that the difference from the digital value to the upper and lower limits of the working range is not the same size and, for example, to the lower limit is 0 LSB and the upper limit is 1 LSB.
  • the differences from the digital value to the upper and lower values for each cycle chain have different symmetries and asymmetries. For example, in a first cycle, the difference from the digital value to the upper and lower limits may be 1 LSB, respectively, and in a second cycle, 0 LSB to the upper limit and 1 LSB to the lower limit, respectively.
  • an average value for the digital value is determined after each cycle of determined digital values. If the difference between the mean value and the digital value is then determined, this can also be a measure of stopping the recursion, for example. if this difference falls below a certain limit.
  • a new control signal is generated, that is, a new cycle chain is started. Conversion of the analog to a digital signal is not possible if it is outside the working range of the ACD. This means that the new current analog value has changed too much compared to the current value before. This is advantageous for adapting the conversion rate to the rate of change of the values of the output signal.
  • the analog values are multiplied and simultaneously converted into multiple cyclic chains with different symmetries and asymmetries.
  • the analog signal is converted once in an ADC in which the difference from the digital value to the upper and lower limit is 1 LSB, and again in an ADC where the difference of the digital value to the upper limit is 1 LSB and the lower limit is 0 LSB is.
  • the respective initial values can be compared with each other. and thus provide a more reliable indication of the quality of the conversion than would be possible with a single value.
  • the analog input signal is recorded in a sample-and-hold circuit prior to conversion and used for each cycle of the chain cycle chain.
  • the control signal over which the sample-and-hold is controlled determines how many cycles of the cycle chain this retention takes place.
  • the result of the conversion to the original work area is referred to as coarse quantization in the following
  • the result of the conversion with the newly defined work area is referred to as fine quantization in the following.
  • the input operating range of the analog input signal is between a minimum value X mi n and a maximum value X max .
  • Xstep is the analog step size, ie the distance between two quantization levels. If the input voltage difference ⁇ is not defined, the values of the ADC for X max and the upper reference value Ref H and for X min and the lower reference value Ref L preferably predetermined by the supply voltage limits. Each analog value Xi n [A] of the analog input signal can thus be unambiguously assigned a digital value Xout [D]. This step provides a coarse quantization
  • the reduction of X step is achieved by a reduction of the input range of the ADC. This is synonymous with an increase in resolution. This is done by redefining the reference values based on the
  • the result value of the coarse quantization X out is achieved by re-setting the input voltage difference ⁇ for a re-conversion.
  • This further conversion - at least one with a new reference value and thus with a new input voltage difference A f - is called fine conversion.
  • Their working range is preferably determined by the resolution of the coarse transformation.
  • a first possibility is that X ou t serves as the lower limit of a fine quantization range, and that the value range from X ou t to the next quantization level of the first quantization, ie the value range from X ou t to
  • a f is equal to the maximum quantization error of the coarse quantization ie 1/2 LSB f .
  • the fine quantization range is the same as after the method A namely an LSB. This method, which generates a symmetrical fine quantization area, is referred to below as Method B.
  • the resolution of the fine quantization is the same in both cases.
  • the methods differ only in the location of the fine quantization range.
  • the method according to the invention can be implemented, for example, technically in a conversion device via a sample-and-hold circuit by means of a feedback circuit.
  • the output signal X ou t only with a DAC converted into an analog signal and kept constant by means of a sample-and-hold (S / H) circuit.
  • the sensed value is then returned (feedback) as the new reference value for the next A / D conversion so as to define the work area for further quantization.
  • the analog input signal is sent not only to an ADC, but at least to another ADC.
  • this signal is converted into a digital signal by the method according to the invention.
  • this signal sets an upper limit value in each ADC and the lower limit value for the conversion of the subsequent value. With these new limits then the conversion of the subsequent value takes place, which thus becomes a new current value.
  • This is done separately in each ADC, whereby each ADC generates its own output signal.
  • These various digital signals can then be statistically evaluated and compared with each other to establish a termination condition for the recursion. For example, in a first ADC, the determination of the new work area can be carried out according to method A described above and in another method B.
  • Fig. 1 Schematic diagram of the conversion of analog signals into digital signals
  • Fig.2 Block diagram of the conversion method according to method A.
  • Fig. 4 block diagram of the conversion method according to method B.
  • FIG. 5 Block diagram of the conversion method according to method A with a two-stage sample-and-hold circuit
  • FIG. 8 flowchart of the conversion of an analog input value
  • FIG. 1 shows a schematic representation of the conversion of an analog input signal XJA] 1 into a digital output signal X 0U t [D] 2 in an ADC.
  • X in [A] can be converted in this case if it lies between a minimum value Ref L (coarse) 4 and a maximum value Ref H (coarse) 3. These represent the limits of the quantization range and usually depend on the supply voltage.
  • the continuous input signal is converted into a discrete output signal.
  • the corresponding output signal X 0U t [D] 2 is assigned to all analog values within an analog quantization stage X s t ep _c (coarse) 5.
  • a horizontal step corresponds vertically to a digit (digit at the least significant digit) or LSB (Least Significant Bit) 6.
  • each stage is a bit sequence, here exemplified for a 3-bit system (000 ... 1 1 1), assigned ,
  • FIG. 2 shows a block diagram of the conversion method according to the invention according to a first method A.
  • the input signal Xi n [A] 1 is converted in a first quantization into a digital output signal X 0U t [D] 2.
  • the upper limit quantization reference signal RefH ADC 12 corresponds to the upper limit of the coarse quantization input range RefH (coarse) 3 and the lower limit quantization reference signal RefL ADC 13 of the lower limit of the input range of the coarse quantization Ref L (coarse) 4.
  • the output value X 0Ut [D] 2 is again converted by means of a DAC into an analog signal. This is necessary so that the signal can be further processed by means of a sample-and-hold circuit (S / H) 22.
  • this value can be detected at a certain time and kept constant over a period of time.
  • the time control takes place via a control signal 10.
  • the detected value is then given back as the new reference value for the next quantization (the fine quantization).
  • it sets the lower limit of the input value range of the fine quantization Ref L (fines) 7.
  • an LSB 6 is added to this value.
  • FIG. 3A shows the relationship between coarse and fine quantization stages according to method A.
  • the limits of a quantization stage of coarse quantization 5 serve as lower reference value Ref L (fine) 7 and upper reference value Ref H (fine) 8 of fine quantization.
  • the analog quantization stage of the fine quantization Xstepj (fine) 15 is considerably narrower here than the analog quantization stage of the coarse resolution X step _c (coarse) 5.
  • FIG. 3b shows the relationship between coarse and fine quantization steps according to method B.
  • the value range in which the fine quantization takes place is shifted by a so-called offset. This has the value A f . This ensures that the fine quantization range is matched with the quantization level of coarse quantization coincides. This offset is subtracted from the output after conversion.
  • FIG. 4 shows a block diagram of the inventive conversion method according to a second method B.
  • the reference signal for upper limit of the quantization Ref H ADC 12 corresponds to the upper limit of the input value range of the coarse quantization Ref H (coarse) 3 and the reference signal for lower limit of the quantization Ref L ADC 13 corresponds to the lower limit of the input value range of the coarse quantization Ref L (coarse) 4.
  • this value of the output signal X out 2 can be detected at a certain time and kept constant over a period of time.
  • the control takes place via a control signal 10.
  • the new reference value Ref L (fine) 12 or Ref H (fine) 13 is then generated for the next quantization (fine quantization).
  • the determination of the fine quantization range is done symmetrically here. In this case, a first signal is generated by subtracting from X ou t 2 an input voltage difference A f 16, so as to obtain a lower limit of the quantization Ref L (fine) 12.
  • FIG. 5 shows a block diagram of the conversion method according to method A with a two-stage sample-and-hold circuit. This works in principle the same way as described above, but here S / H 20 is used to hold the reference value until the next recursion step.
  • the output value of S / H 18 is equal to the input value of the next sample-and-hold circuit S / H 2 19. This supplies the reference value for the ADC element.
  • a sample-and-hold circuit 18 is used here to hold a reference value during the iteration and to prepare another 19 for the next recursion.
  • the two sample-and-hold circuits 18, 19 are controlled by control signals 20 and 21. This allows the system to cyclically regenerate the reference values for ADC 9 and DAC 11 for each iteration.
  • FIG. 6 and FIG. 7 show by way of example the components used for both methods.
  • FIG. 8 shows, by way of example for different ADC resolutions, a flow chart of how the conversion of an analog input value is performed by an ADC device.
  • the analog input signal 1 is given here for conversion to 2 ADCs.
  • a first ADC with a resolution of 3 bits and an analogue
  • an analog input value 1 with a real value of 3.141 is transferred to both ADCs.
  • the first 3-bit ADC it is translated into a digital value 2 corresponding to the analog value 3. Now this signal will be forwarded in 2 directions.
  • the value of 1 LSB is added or subtracted to the sub-signals.
  • the changed partial signals serve as new upper limit 7 or lower limit 8 of the working area of the ADC.
  • the new workspace of the ADC is now [2; 4].
  • the analog input value 1, which is still 3.141, is transferred to both ADCs.
  • the first 3-bit ADC it is translated to a digital value 2 corresponding to the analog value 3.25. Now this signal will be forwarded in 2 directions.
  • the value of 1 LSB is added or subtracted again.
  • the changed partial signals serve as a new upper limit 7 or lower limit 8 of the working range of the ADC.
  • the new workspace of the ADC is now [3; 3,5].
  • the second 4-bit ADC translates the analog input value 1 into a digital output value 2 which corresponds to the analog value 3.125. Now this signal is redirected in 2 directions To the sub-signals the value of 1 LSB is added or the value of 0 LSB is subtracted.
  • the changed partial signals serve as a new upper limit 7 or lower limit 8 of the working range of the ADC.
  • the new work area of the ADC is now [3.125; 3.1875].
  • the analog input value is 1, it is still 3.141 transferred to both ADCs.
  • the first 3-bit ADC translates this into a digital output value 2, which corresponds to the analog value 3.125. Now this signal will be forwarded in 2 directions.
  • the value of 1 LSB is added or subtracted again.
  • the changed partial signals serve as a new upper limit 7 or lower limit 8 of the working range of the ADC.
  • the new work area of the ADC is now [3 1/16; 3 3/16].
  • ADC Analog / Digital Converter

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren und eine elektronische Vorrichtung zur Umwandlung von analogen in digitale Signale, mit einem hohen Auflösungsvermögen, wodurch ein Analogsignal in ein Digitalsignal umgewandelt wird. Dabei wird aus dem aktuellen analogen Wert der Arbeitsbereich für die Umwandlung für den nachfolgenden Wert festlegt und anschließend dieser nachfolgende Wert zum nächsten aktuellen Wert, wobei dies einen Zyklus darstellt der beliebig oft wiederholbar ist und diese Zykluskette durch ein Steuersignal gestartet wird.

Description

Patentanmeldung
ANALOG -DIGITAL WANDLER
Die vorliegende Erfindung betrifft ein Verfahren und eine elektronische Vorrichtung zur Umwandlung von analogen in digitale Signale, indem das Analogsignal hochaufgelöst quantisiert wird.
Die grundlegende Funktion eines Analog-Digitalwandlers - auch Analog-Digital Converter (ADC) genannt - ist es, ein analoges in ein digitales Signal umzuwandeln. Ein ADC quantisiert dabei ein kontinuierliches Eingangssignal, z. B. eine elektrische Spannung, sowohl in der Zeit als auch in der Signalhöhe. Jedes Signal stellt sich dadurch nach der Umsetzung in einem Signal-Zeit-Diagramm in einer Punktfolge mit gestuften horizontalen und vertikalen Abständen dar. Die Hauptparameter eines ADCs sind seine digitale Auflösung und seine Umsetzungsdauer, von der die maximal mögliche Umsetzungsrate abhängt. Jeder ADC hat einen be- stimmten Wertebereich des analogen Signals in dem eine Umwandlung stattfinden kann (z.B. 0 - 10V), dieser wird auch als Arbeitsbereich bezeichnet.
Eine Pegel-oder Quantisierungsstufe eines ADC ist derjenige Wert des Eingangssignals, der durch das digitale Ausgangssignal dargestellt wird. Eine horizontalen Stufe entspricht der kleinsten digitalen Schrittweite, diese wird auch als LSB (Least Significant Bit) bezeichnet.
Die digitale Auflösung wird bestimmt durch die Zahl dieser Quantisierungsstufen, mit denen das analoge Signal quantisiert bzw. kodiert wird. Eine Darstellung durch n Bits gibt 2n Stufen. Eine digitale Auflösung von beispielsweise 8 Bit, entspricht im Idealfall einer relativen Genauigkeit von 1/2s = 256■
Jeder ADC weist verschiedene Fehler auf. Ein Hauptfehler ist dabei der sogenannte Quantisierungsfehler. Während analoge Signale dem Wertebereich der reellen Zahlen genügen, werden in der digitalen Darstellung bei linearer Quantisierungskennlinie ganzzahlige Vielfache einer kleinsten Schrittweite bzw. LSB verwendet. Der digitale Wert kann somit bis zu einer halben Schrittweite von analogen Wert entfernt sein. Der maximale Quantisierungsfehler somit beträgt ein halbes LSB. Das Umsetzen eines analogen Signals in ein digitales wird im Wesentlichen durch den Verlauf der Quantisierungskennlinie und durch ihre Anzahl der Quantisierungsstufen festgelegt. Diese Quantisierungskennlinie beschreibt dabei den Zusammenhang zwischen dem analogen Eingangssignal (z. B. stufenlos änderbare elektrische Spannung) und dem digitalen Ausgangssignal. Ihr Verlauf ist treppen- förmig.
Ein übliches Verfahren zum Betreiben eines ADC ist dabei das der sukzessiven Approximation. Hierbei wird das analoge Messsignal in n Schritten digitalisiert, wobei die Genauigkeit bei jedem Schritt um 1 Bit steigt. Bei jedem Schritt wird die Eingangsspannung mit einer Referenzspannung verglichen, die durch einen Digi- tal-Analog-Umsetzer (DAC) erzeugt wird. Je nachdem, ob das analoge Messsignal größer oder kleiner als die Spannung des DAC ist, wird die Referenzspannung im nächsten Schritt um die halbe Schrittweite des letzten Schritts nach oben oder nach unten verändert. Dadurch nähert sich die Spannung des DAC immer mehr der Eingangsspannung an. Zum Schluss, wenn das letzte Bit des DAC gesetzt ist, entspricht der Wert des DAC der Eingangsspannung. Das bedeutet, dass für eine sukzessive Approximation mit einer Auflösung von n Bit, n Taktzyklen erforderlich sind. Dieses Verfahren weist dadurch eine hohe Umsetzungsdauer auf. Das bedeutet, es ist nur unzureichend für die Umwandlung hochfrequenter analoger Sig- nale geeignet.
Eine weitere Möglichkeit ist die der Parallelumsetzung, diese wird auch als Flashumsetzung bezeichnet:
Während das sukzessive Approximationsverfahren mehrere Vergleiche mit nur einem Komparator ausführt, kommt die Flash-Umsetzung mit nur einem Vergleich aus. Dazu ist bei Flash-Umsetzern aber für jeden möglichen Ausgangswert (bis auf den größten) ein separat implementierter Komparator erforderlich.
Das analoge Eingangssignal wird im Flash-Umsetzer gleichzeitig von allen Kom- paratoren mit den (über einen linearen Spannungsteiler erzeugten) Vergleichsgrößen verglichen. Anschließend erfolgt durch eine Umsetzung der 2"-1
Komparatorsignale in einen n Bit breiten Binärkode. Das Resultat steht damit sofort zur Verfügung. Dieses Verfahren ist also wesentlich schneller als das Verfahren der sukzessiven Approximation (bei einer n Bit Auflösung n mal so schnell), bringen aber im Allgemeinen auch hohe Verlustleistungen und Anschaffungskosten mit sich (insbesondere bei den hohen Auflösungen). Denn bei höheren Auflösungen steigt der erforderliche Aufwand drastisch an, so benötigt Beispielsweise besitzt ein 8-Bit-Flash-Umsetzer schon 28-1 = 255 Kom- paratoren. Flash-Umsetzer werden deshalb typischerweise nur in kleinen Auflösungen von etwa 4 bis 10 Bit eingesetzt. Da nun die beschriebenen Verfahren Nachteile aufweisen, wurde nach weiteren Verfahren zum Betreiben eines ADC gesucht. In US5053771 wird vorgeschlagen nicht den gesamten Bereich der Werte den das analoge Signal annehmen kann gleichmäßig aufteilen, sondern in einem Teilbereich eine feinere Einteilung vorzu- nehmen. Dieser Bereich wird als Feinquantisierungsbereich bezeichnet. Das hier vorgeschlagene Verfahren sieht eine feste Zuordnung dieses Bereiches vor. Nachteilig dabei ist, dass aber das schon bei der Entwicklung des konkreten ADC feststehen muss, welches der wandlungstechnisch relevanteste Bereich ist.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die genannten Nachteile des Stands der Technik zu vermeiden, um so eine Analog-Digital Wandlung mit hoher Auflösung bei hoher Umsetzungsrate mit wenigen Komponenten realisieren zu können.
Diese Aufgabe wird durch ein Verfahren zur Umwandlung von analogen zu digitalen Signalen gemäß den in Anspruch 1 angegebenen Merkmalen gelöst. Im erfindungsgemäßen Verfahren wird aus dem aktuellen Wert des analogender Eingangssignals heraus der Arbeitsbereich des Analog-Digitalwandlers für die Umwandlung eines nächsten Wertes festgelegt. Dieser Wert ist dann der neue aktuelle Wert. Dies ist ein Zyklus der als Zykluskette beliebig oft wiederholt werden kann. Diese Zykluskette wird durch ein Steuersignal gestartet. Im erfindungsgemäßen Verfahren wird ein aktueller analoger Eingangswert in einem ersten Schritt mit einem ADC in einen digitalen Wert umgewandelt. In einem zweiten Schritt wird dieser Wert in 2 Richtungen weitergeleitet. Diese werte im folgenden als erster und zweiter Teilwert bezeichnet Zu dem ersten Teilwert wird ein bestimmter Wert von der Größe 0 bis 1000 LSB als Differenz zum digitalen Wert addiert, vorzugsweise werden 0 oder 1 LSB addiert. Dieser geänderte erste Teilwert dient als neue Referenzwert für die Obergrenze des Arbeitsbereiches des ADC. Zu dem zweiten Teilwert wird ein bestimm- ter Wert von der Größe 0 bis 1000 LSB als Differenz zum digitalen Wert subtrahiert, vorzugsweise werden 0 oder 1 LSB subtrahiert. Dieser geänderte zweite Teilwertdient als Referenzwert für die neue Untergrenze des Arbeitsbereiches des ADC.
Daraufhin wird ein nachfolgender analoger Eingangswert mit diesem ADC, wel- eher jetzt einen neuen Arbeitsbereich aufweist, in einen digitale Wert umgewandelt und wieder in 2 Richtungen weitergeleitet wird und aus den resultierenden Teilwerten neue Referenzwerte für Ober-und Untergrenze des Arbeitsbereiches des ADC generiert. Daraufhin dient ein nachfolgende analoger Eingangswert als neuer aktueller analoger Eingangswert für den ADC mit verändertem Arbeitsbereich. Dieser Zyklus kann als Zykluskette beliebig oft wiederholt werden.
In einer zweiten Ausführungsform wird die Differenz vom digitalen Wert zum oberen und zum unteren Referenzwert des ADC symmetrisch oder asymmetrisch festgelegt.
Symmetrisch heißt, dass die Differenz vom digitalen Wert zur oberen und zur un- teren Grenze des Arbeitsbereiches gleich groß ist und beispielsweise je 1 LSB beträgt. Asymmetrisch heißt, dass die Differenz vom digitalen Wert zur oberen und zur untere Grenze des Arbeitsbereiches nicht gleich groß ist und beispielsweise zur unteren Grenze 0 LSB und zur oberen Grenze 1 LSB beträgt. In einer dritten Ausführungsform weisen die Differenzen vom digitalen Wert zum oberen und zum unteren Wert für jede Zykluskette unterschiedlich Symmetrien und Asymmetrien auf. So kann in einem ersten Zyklus die Differenz vom digitalen Wert zur oberen wie zur unteren Grenze beispielsweise je 1 LSB betragen und in einem zweiten Zyklus 0 LSB zur oberen Grenze bzw.1 LSB zur unteren Grenze.
In einer vierten Ausführungsform wird nach jeden Zyklus ermittelten digitalen Werten ein Mittelwert für den digitalen Wert ermittelt. Wenn dann die Differenz zwischen Mittelwert und digitalen Wert ermittelt wird, kann auch das eine Maß dafür sein die Rekursion abzubrechen z.B. wenn diese Differenz unter einen bestimm- ten Grenzwert sinkt.
In einer fünften Ausführungsform wird, wenn eine Umwandlung nicht möglich ist, ein neues Steuersignal generiert, das heißt eine neue Zykluskette gestartet wird. Eine Umwandlung des analogen in ein digitales Signal ist dann nicht möglich, wenn es außerhalb des Arbeitsbereiches des ACD liegt. Das bedeutet dass der neue aktuelle analoge Wert sich zu sehr geändert hat im Vergleich zum aktuellen Wert davor. Dies ist vorteilhaft, um die Umsetzungsgeschwindigkeit an die Änderungsrate der Werte des Ausgangssignals anzupassen.
In einer sechsten Ausführungsform werden die analogen Werte vervielfältigt und gleichzeitig in mehreren Zyklenketten mit unterschiedlichen Symmetrien und Asymmetrien umgewandelt. Beispielweise wird das analoge Signal einmal in einem ADC umgewandelt bei dem die Differenz vom digitalen Wert zur oberen wie zur unteren Grenze 1 LSB beträgt und weiteres Mal in einem ADC bei dem die Differenz des digitalen Wertes zur oberen Grenze 1 LSB und zur unteren Grenze 0 LSB beträgt. Die jeweiligen Ausgangswerte können miteinander verglichen wer- den und liefern so eine zuverlässigere Aussage über die Güte der Umwandlung, als das bei einem einzelnen Wert möglich wäre.
In einer siebten Ausführungsform wird das analoge Eingangssignal vor der Umwandlung in einer Sample-and-Hold Schaltung festgehalten und für jeden Zyklus der Zyklenkettekette genutzt. Das Steuersignal über welche die Sample-and-Hold gesteuert wird, bestimmt dabei, über wie viele Zyklen der Zyklenkette dieses Festhalten erfolgt.
Das Ergebnis der Umwandlung mit dem ursprünglichen Arbeitsbereich wird im Folgenden als Grobquantisierung bezeichnet, das Ergebnis der Umwandlung mit dem neu festgelegten Arbeitsbereich wird im Folgenden als Feinquantisierung bezeichnet.
In einem ADC liegt der Eingangsarbeitsbereich des analogen Eingangssignals zwischen einem minimalen Wert Xmin und einen maximalen Wert Xmax.
Der Eingangsarbeitsbereich kann aber auch über ein mittleres Referenzsignal XRef und eine Eingangsspannungsdifferenz Δ bestimmt sein. Er umfasst dann alle Werte zwischen einem minimalen \Nert X min = (XRef - Δ) und einen maximalen \Ner X max = {XRef + A).
Abhängig von der Anzahl n der Bits und dem Eingangsarbeitsbereich des ADC, kann die Auflösung durch folgende Gleichungen beschrieben werden :
= Eingangsbereich = Xmax - Xmin
step Stufenanzanzahl 2n
_ {XRef + Δ) - (XRef - Δ) _ 2 - Δ
Ästep 2n 2n
Xstep ist dabei die analoge Schrittweite d.h. der Abstand zweier Quantisierungsstufen. Falls die Eingangsspannungsdifferenz Δ nicht definiert ist, sind die Werte des ADC für Xmax bzw. den obere Referenzwert RefH sowie für Xmin bzw. den unteren Referenzwert RefL vorzugsweise durch die Versorgungsspannungsgrenzen vorgegeben. Jedem analogen Wert Xin[A] des analogen Eingangssignals kann somit ein digitaler Wert Xout[D] eindeutig zugeordnet werden. Dieser Schritt stellt eine Grobquantisierung da
Die Verkleinerung von Xstep wird durch eine Verkleinerung des Eingangsbereichs des ADC erreicht. Das ist gleichbedeutend mit einer Vergrößerung der Auflösung. Dies wird durch eine Neufestlegung der Referenzwerte basierend auf dem
Ergebniswert der Grobquantisierung Xout erreicht, indem die Eingangsspannungs- differenz Δ für eine erneute Wandlung neu eingestellt wird. Diese weitere Wandlung - mindestens eine mit einem neuen Referenzwert und damit mit einer neuen Eingangsspannungsdifferenz Af - wird als Fein-Wandlung bezeichnet. Deren Arbeitsbereich wird vorzugsweise durch die Auflösung der Grobwandlung bestimmt.
Eine erste Möglichkeit ist es, dass Xout als Untergrenze eines Feinquantisierungs- bereiches dient, und dass dem Wertebereich von Xout bis zur nächsten Quantisierungsstufe der ersten Quantisierung d.h. dem Wertebereich von Xout bis
(Xout+Xstep) 2n Quantisierungsstufen zugeordnet werden. Diese Methode wird im Weiteren Methode A genannt.
Ein weitere mögliche Variante des erfindungsgemäßen Verfahrens besteht darin, dem Bereich von Xout- Af bis Xout+ Af weitere 2n Quantisierungsstufen zuzuordnen, so dass dies der Feinquantisierungsbereich ist und die Relationen Xmaxj = X out + Af sowie X maxj = Xout- Af gelten. Vorzugsweise ist Af gleich der maximale Quantisierungsfehler der Grobquantisierung d.h. 1/2 LSBf. In diesem Fall ist der Feinquantisierungsbereich genauso groß wie nach der Methode A nämlich ein LSB. Diese Methode die einen symmetrischen Feinquantisierungsbereich erzeugt wird im Folgenden als Methode B bezeichnet.
Die Auflösung der Feinquantisierung ist in beiden Fällen gleich. Die Methoden unterscheiden sich nur in der Lage des Feinquantisierungsbereiches. Das erfindungsgemäße Verfahren kann beispielsweise technisch in einer Wandlungsvorrichtung über eine Sample-and-Hold Schaltkreis mittels einer Feedback Schaltung realisiert werden. Dabei wird das Ausgangssignal Xout, erst wieder mit einem DAC in ein analoges Signal umgewandelt und mittels einer Sample-and- Hold (S/H) Schaltung konstant gehalten. Der erfasste Wert wird dann als neuer Referenzwert für die nächste A/D-Wandlung zurück gegeben (Feedback), um so aus ihm den Arbeitsbereich für eine weitere Quantisierung festzulegen.
In einer weiteren Ausführungsform der Erfindung wird das analoge Eingangssignal nicht nur zu einem ADC gesendet, sondern wenigstens auch zu einem weiteren ADC. In jedem ADC wird dieses Signal über das erfindungsgemäße Verfahren in je ein digitales Signal umgewandelt. Dabei legt dieses Signal in jedem ADC einen oberen Grenzwert und den unteren Grenzwert für die Umwandlung des nachfolgenden Wertes fest. Mit diesen neuen Grenzen erfolgt dann die Umwandlung des nachfolgenden Wertes, der so zu einem neuen aktuellen Wert wird. Dieses erfolgt in jedem ADC separat, wodurch jeder ADC ein eigenes Ausgangssignal erzeugt. Diese verschiedenen digitalen Signale können dann statistisch ausgewertet und miteinander verglichen werden, um daraus eine Abbruchbedingung für die Rekursion festzulegen. Beispielsweise kann in einem ersten ADC die Festlegung des neuen Arbeitsbereiches nach der oben beschriebenen Methode A erfolgen und in einem weiteren nach Methode B. [Ausführungsbeispiele]
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nun anhand der beigefügten Zeichnungen näher erläutert. Dabei zeigen:
Fig. 1 : Prinzipskizze der Umwandlung von analogen Signalen in digitale Signale Fig.2: Blockschaltbild des Umwandlungsverfahrens gemäß Methode A
Fig. 3.A Grob- und Fein- Quantisierungsstufen gemäß Methode A
Fig. 3.B Grob- und Fein- Quantisierungsstufen gemäß Methode B
Fig. 4 Blockschaltbild des Umwandlungsverfahrens gemäß Methode B
Fig. 5 Blockschaltbild des Umwandlungsverfahrens gemäß Methode A mit einer zwei-stufigen Sample-and-Hold Schaltung
Fig. 6 Komponenten für Methode A und
Fig. 7 Komponenten für Methode B und
Fig. 8 Ablaufschema der Umwandlung eines analogen Eingangswertes
In der nachfolgenden Beschreibung sind weitere Aspekte und Ausführungsbei- spiele der vorliegenden Erfindung offenbart. Zudem wird auf die beigefügten
Zeichnungen, die einen Teil derselben bilden, und in denen mittels Veranschaulichung ein oder mehrere Beispiele, bei denen die Erfindung praktiziert werden kann, gezeigt sind, Bezug genommen. Diese Offenbarung der Erfindung soll die Merkmale oder Hauptelemente der Erfindung nicht auf ein spezifisches Ausfüh- rungsbeispiel beschränken. Vielmehr können die verschiedenen Elemente, Aspekte und Merkmale, die in den Ausführungsbeispielen offenbart sind, durch einen Fachmann auf dem Gebiet auf verschiedene Arten kombiniert werden, um einen oder mehrere Vorteile der vorliegenden Erfindung zu erzielen. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele verwendet werden können, und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
Figur 1 zeigt in einer schematischen Darstellung die Umwandlung eines analogen Eingangssignals XJA] 1 in ein digitales Ausgangssignal X0Ut[D] 2 in einem ADC. Xin[A] kann dabei umgewandelt werden wenn es zwischen einem minimalen Wert RefL (coarse) 4 und einen maximalen Wert RefH (coarse) 3 liegt, Diese stellen die Grenzen des Quantisierungsbereiches da und sind üblicherweise von der Versorgungsspannung abhängig. Dabei wird das kontinuierliche Eingangssignal in ein diskretes Ausgangssignal umgewandelt. Dabei wird allen analogen Werten innerhalb einer analogen Quantisierungsstufe Xstep_c (coarse) 5 das entsprechen- de Ausgangssignal X0Ut[D] 2 zugeordnet. Eine horizontalen Stufe entspricht vertikal ein Digit (Ziffernschritt auf der niederwertigsten Stelle) bzw. LSB (Least Significant Bit) 6. Dabei wird jeder Stufe eine Bitfolge, hier beispielhaft für ein 3 Bit System (000...1 1 1 ) dargestellt, zugeordnet.
Figur 2 zeigt ein Blockschaltbild des erfindungsgemäßen Umwandlungsverfah- rens gemäß einer ersten Methode A.
Der Eingangssignal Xin[A] 1 wird in einer ersten Quantisierung in ein digitales Ausgangssignal X0Ut[D] 2 umgewandelt. In dieser ersten Quantisierung (der Grobquantisierung) entspricht das Referenzsignal für Obergrenze der Quantisierung RefH ADC 12 der Obergrenze des Eingangswertebereichs der Grobquantisierung RefH (coarse) 3 und das Referenzsignal für Untergrenze der Quantisierung RefL ADC 13 der Untergrenze des Eingangswertebereichs der Grobquantisierung RefL (coarse) 4. Der Ausgangswert X0Ut[D] 2 wird wieder mittels eines DAC in ein analoges Signal umgeformt. Dies ist nötig, damit das Signal mittels einer Sample-and- Hold Schaltung (S/H) 22 weiterverarbeitet werden kann. Mit dieser Sample-and- Hold Schaltung (S/H) 22 kann zu einem bestimmten Zeitpunkt dieser Wert erfasst und über einen Zeitraum konstant gehalten werden. Die Zeitsteuerung erfolgt dabei über ein Steuersignal 10. Der erfasste Wert wird dann als neuer Referenzwert für die nächste Quantisierung (der Feinquantisierung) zurück gegeben. Er stellt dabei die Untergrenze des Eingangswertebereichs der Feinquantisierung RefL (fi- ne) 7 da. Für die Bestimmung der Obergrenze des Eingangswertebereichs der Feinquantisierung RefH (fine) 8 wird zu diesem Wert noch ein LSB 6 addiert. Über einen Schalter 14 wird nun eingestellt, dass diese Werte nun als Referenzsignal für Untergrenze RefL ADC 13 bzw. Obergrenze RefH ADC 12 der Quantisierung dienen. Figur 3A zeigt den Zusammenhang zwischen Grob- und Fein- Quantisierungsstufen nach Methode A. Hierbei dienen die Grenzen einer Quantisierungsstufe der Grobquantierung 5 als unterer Referenzwert RefL (fine) 7 und oberer Referenzwert RefH (fine) 8 des Feinquantierung. Die analoge Quantisierungsstufe der Feinquantisierung Xstepj (fine) 15 ist hierbei erheblich schmaler als die analoge Quanti- sierungsstufe der Grobauflösung Xstep_c (coarse) 5.
Figur 3b zeigt den Zusammenhang zwischen Grob- und Fein- Quantisierungsstufen nach Methode B. Hierbei ist der Wertebereich in dem die Feinquantisierung stattfindet durch einen sogenannten Offset verschoben. Dieser hat den Wert Af. Dadurch wird erreicht dass der Feinquantisierungsbereich mit der Quantisierungs- stufe der Grobquantisierung zusammenfällt. Dieses Offset wird nach der Umwandlung wieder vom Ausgangssignal subtrahiert.
Figur 4 zeigt ein Blockschaltbild des erfindungsgemäßen Umwandlungsverfahrens gemäß einer zweiten Methode B.
In einer ersten Quantisierung (der Grobquantisierung) entspricht das Referenzsignal für Obergrenze der Quantisierung RefH ADC 12 der Obergrenze des Eingangswertebereichs der Grobquantisierung RefH (coarse) 3 und das Referenzsignal für Untergrenze der Quantisierung RefL ADC 13 der Untergrenze des Eingangswertebereichs der Grobquantisierung RefL (coarse) 4.
Mit einer Sample-and-Hold (S/H) Schaltung kann zu einem bestimmten Zeitpunkt dieser Wert des Ausgangssignals Xout 2 erfasst und über einen Zeitraum konstant gehalten werden. Die Steuerung erfolgt dabei über ein Steuersignal 10. Aus diesem Wert wird dann die neuen Referenzwert RefL (fine) 12 bzw. RefH (fine) 13 für die nächste Quantisierung (der Feinquantisierung) generiert. Im Gegensatz zu Methode A erfolgt hier die Festlegung des Feinquantisierungsbereiches aber symmetrisch. Dabei wird ein erstes Signal erzeugt, indem von Xout 2 eine Eingangsspannungsdifferenz Af 16 abgezogen wird, um so eine Untergrenze der Quantisierung RefL (fine) 12 zu erhalten. Des Weiteren wird ein zweites Signal erzeugt, indem zu Xout 2 dieselbe Eingangsspannungsdifferenz Af 16 addiert wird, um so eine Obergrenze der Quantisierung RefH (fine) 13 zu erhalten. Af ergibt sich dabei aus der Auflösung der vorangegangenen Quantisierung und beträgt ein halbes LSB. Über einen Schalter 14 wird nun eingestellt, dass diese Werte nun als Referenzsignal für Untergrenze RefL ADC 13 bzw. Obergrenze RefH ADC 12 der Quantisierung dienen. Figur 5 zeigt ein Blockschaltbild des Umwandlungsverfahrens gemäß Methode A mit einer zweistufigen Sample-and-Hold Schaltung. Diese funktioniert im Prinzip genauso wie oben beschrieben, jedoch wird hier S/H 20 genutzt um den Referenzwert bis zum nächsten Rekursionsschritt zu halten. Dabei ist der Ausgangs- wert von S/H 18 gleich dem Eingangswert der nächsten Sample-and-Hold Schaltung S/H219. Diese liefert den Referenzwert für das ADC Element. Es wird hier je eine Sample-and-Hold Schaltung 18 genutzt um einen Referenzwert während der Iteration zu halten und eine Weitere 19 für die nächste Rekursion vorzubereiten. Die beiden Sample-and-Hold Schaltungen 18, 19 werden durch Steuersignale 20 und 21 gesteuert. Damit kann das System die Referenzwerte für ADC 9 und DAC 11 für jede Iteration zyklisch neu generieren.
Figur 6 und Figur 7 zeigen beispielhaft die für beide Methoden verwendeten Komponenten.
Figur 8 zeigt beispielhaft für unterschiedliche ADC Auflösungen an Hand eines Ablaufschemas wie die Umwandlung eines analogen Eingangswertes durch eine ADC Vorrichtung durchgeführt wird.
Das analoge Eingangssignal 1 wird hier für die Umwandlung an 2 ADCs gegeben. An einen ersten ADC mit einer Auflösung von 3 Bit und einem analogen
Anfangsabeitsbereich von [0;8] mit symmetrischer Anpassung und an einem zwei- ten ADC mit einer Auflösung von 4 Bit und einem analogen Anfangsabeitsbereich von [0;16] mit asymmetrischer Anpassung. In diesem Beispiel ändert sich die Symmetrie der Anpassung innerhalb des jeweiligen Wandlers über die verschiedenen Zyklen nicht.
Zu Beginn des ersten Zyklus wird ein analoger Eingangswert 1 mit einem reelen Wert von 3,141 an beide ADC übergeben. Im ersten 3 Bit-ADC wird er in einen digitalen Wert 2 übersetzt, der dem analogen Wert 3 entspricht. Jetzt wird dieses Signal in 2 Richtungen weitergeleitet. Zu den Teilsignalen wird der Wert von 1 LSB addiert bzw. subtrahiert. Die geänderten Teilsignale dienen als neue Obergrenze 7 bzw. Untergrenze 8 des Arbeitsberei- ches des ADC. Der neue Arbeitsbereich des ADC beträgt nun [2; 4].
Im zweiten 4 Bit ADC wird er in einen digitalen Wert 2 übersetzt, der dem analogen Wert 3 entspricht. Jetzt wird auch dieses Signal in 2 Richtungen weitergeleitet. Zu den Teilsignalen der Wert von 1 LSB addiert bzw. der Wert von 0 LSB subtrahiert. Die geänderten Teilsignale dienen als neue Obergrenze 7 bzw. Unter- grenze 8 des Arbeitsbereiches des ADC. Der neue Arbeitsbereich des ADC beträgt nun [3; 4].
Zu Beginn des zweiten Zyklus wird der analoge Eingangswert 1 , er beträgt immer noch 3,141 , an beide ADC übergeben. Im ersten 3 Bit ADC wird er in einen digitalen Wert 2 übersetzt, der dem analogen Wert 3,25 entspricht. Jetzt wird dieses Signal in 2 Richtungen weitergeleitet. Zu den Teilsignalen wird wieder der Wert von 1 LSB addiert bzw. subtrahiert. Die geänderten Teilsignale dienen als neue Obergrenze 7 bzw. Untergrenze 8 des Arbeitsbereiches des ADC. Der neue Arbeitsbereich des ADC beträgt nun [3; 3,5]. Der zweite 4 Bit ADC übersetzt den analoge Eingangswert 1 in einen digitalen Ausgangswert 2, der dem analogen Wert 3,125 entspricht. Jetzt wird dieses Signal wieder in 2 Richtungen weitergeleitet Zu den Teilsignalen der Wert von 1 LSB addiert bzw. der Wert von 0 LSB subtrahiert. Die geänderten Teilsignale dienen als neue Obergrenze 7 bzw. Untergrenze 8 des Arbeitsbereiches des ADC. Der neue Arbeitsbereich des ADC beträgt nun [3,125; 3,1875]. Zu Beginn des dritten Zyklus wird der analoge Eingangswert 1 , er beträgt immer noch 3,141 an beide ADC übergeben. Der erste 3 Bit ADC übersetzt diesen in einen digitalen Ausgangswertwert 2, der dem analogen Wert 3,125 entspricht. Jetzt wird dieses Signal in 2 Richtungen weitergeleitet. Zu den Teilsignalen wird wieder der Wert von 1 LSB addiert bzw. subtrahiert. Die geänderten Teilsignale dienen als neue Obergrenze 7 bzw. Untergrenze 8 des Arbeitsbereiches des ADC. Der neue Arbeitsbereich des ADC beträgt nun [3 1 /16; 3 3/16]. Im zweiten 4Bit ADC wird er in einen digitalen Wert 2 übersetzt, der dem analogen Wert 3,141 entspricht. An dieser Stelle wäre es möglich die Rekursion abbrechen, da eine weitere Erhöhung der Auflöung nicht sinnvoll ist, da der Wert in allen gültigen Stellen mit dem Analogen Wert übereinstimmt. Die Überprüfung lässt sich über eine Differenzmessung mittels eines Komparators 31 des analogen Eingangswertes mit dem Ausgabewert 2 (der natürlich vorher durch einen DAC rückübersetzt werden muss) durchführen Zu Beginn des vierten Zyklus wird der analoge Wert 1 er beträgt immer noch
3,141 an beide ADC übergeben. Im ersten 3 Bit ADC wird in einen digitalen Wert, der dem analogen Wert 3,141 entspricht übersetzt. Hier könnte die Kette abbrechen, da keine höhere Genauigkeit für die Umwandlung nötig ist.
Diese Umsetzung lässt sich nur vollständig durchführen wenn der analoge Wert sich zwischen den Zyklen einer Zyklenkette nicht zu stark ändert. Würde er sich nach dem zweiten Taktzyklus beispielsweise von 3,141 auf 3,20 ändern, würde die Zyklenkette hier beim 4Bit ADC abbrechen, weil der Eingangswert außerhalb des aktuellen Arbeitsbereiches des Analog/Digitalwandlers[3,125; 3,1875] liegt. Sinnvollerweise müsste jetzt das Ergebnis des vorigen Zyklus (3,125) als gültiges Ergebnis ausgegeben werden. Mit einer vorgeschalteten S/H-Schaltung 32 für Xin[A] kann dieser Wert zwischengespeichert werden, er ist dann über eine bestimmte Anzahl von Zyklen stabil, wobei diese S/H Schaltung 32 auch über ein Steuersignal gesteuert werden kann.
Bezuqszeichenliste
1 . Xin[A] analoges Eingangssignal
2. X0Ut[D] digitales Ausgangssignal
3. Xmax ( RefH (coarse)) oberer Referenzwert für die Grobquantisierung 4. Xmin (RefL (coarse)) unterer Referenzwert für die Grobquantisierung
5. Xstep_c (coarse) analoge Quantisierungsstufe für die Grobquantisierung
6. horizontale digitale Stufe (LSB)
7. RefL (fine) - obere Referenzwert der Feinquantisierung
8. RefH (fine) - untere Referenzwert der Feinquantisierung
9. Analog/Digital Wandler (ADC)
10. Steuersignal für die Sample and Hold Schaltung S/H
1 1 . Digital/Analog Wandler (DAC)
12. RefH obere Referenzwert des Wandlers
13. RefL untere Referenzwert des Wandlers
14. Schalter
15. Xstep_t (fine) - analoge Quantisierungsstufe der Feinquantisierung
16. Af - Eingangswertdifferenz Δ der Feinquantisierung
17. Ac - Eingangswertdifferenz Δ der Feinquantisierung
18. Sample and Hold Schaltung S/H-1
19. Sample and Hold Schaltung S/H-2
20. Kontrollsignal für S/H 1
21 . Kontrollsignal für S/H 2
24. ADC (Methode B)
25. DAC (Methode B)
26. Referenzwert für ADCb

Claims

[Ansprüche]
1. Verfahren zur Umwandlung von analogen Signale in digitale Signale, dadurch gekennzeichnet, dass aus dem aktuellen analogen Wert ein digitaler Wert und ein oberer Grenzwert sowie ein unterer Grenzwert für die Umwandlung eines nachfolgenden analogen Wertes festgelegt wird und anschließend dieser nachfolgende Wert zum aktuellen Wert wird, wobei dies einen Zyklus darstellt der beliebig oft als Zykluskette wiederholbar ist und diese Zykluskette durch ein Steuersignal gestartet wird.
2. Verfahren nach Anspruch 1 dadurch gekennzeichnet, dass der obere und der untere Grenzwert eine Differenz im Bereich von 0 bis 1000 LSB zum digitalen Wert aufweist.
3. Verfahren nach Anspruch 1 bis 2 dadurch gekennzeichnet, dass die Differenzen vom Digitalen Wert zum oberen und zum unteren Wert symmetrisch oder asymmetrisch festgelegt werden.
4. Verfahren nach Anspruch 1 bis 3 dadurch gekennzeichnet, dass für jede Zykluskette unterschiedliche Symmetrien und Asymmetrien verwendet werden.
5. Verfahren nach Anspruch 1 bis 4 dadurch gekennzeichnet, dass aus mehreren Zyklusketten ein Mittelwert für den digitalen Wert zurückgegeben wird.
6. Verfahren nach Anspruch 1 bis 5 dadurch gekennzeichnet, dass bei unmöglicher Umwandlung innerhalb einer Zykluskette ein neues Steuersignal generiert wird.
7. Verfahren nach Anspruch 1 bis 6 dadurch gekennzeichnet, dass die jeweiligen analogen Werte vervielfältigt und gleichzeitig in mehreren Zyklenketten mit unterschiedlichen Symmetrien und Asymmetrien umgewandelt werden.
8. Verfahren nach Anspruch 1 bis 6 dadurch gekennzeichnet, dass wenigstens ein Wert des analogen Signals vor der Umwandlungin einen Digitalen Wert in einer Sample-and-Hold Schaltung festgehalten und für mindestens zwei Zyklen der Zyklenkettekette als aktueller analoger Wert dient.
9. Vorrichtung dadurch gekennzeichnet, dass sie ein in den Ansprüchen 1 bis 8 beschriebenes Verfahren durchführt.
10. Bauteil dadurch gekennzeichnet, dass es eine im Anspruch 9 beschriebenes Vorrichtung aufweist.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053771A (en) 1990-07-16 1991-10-01 Eastman Kodak Company Adaptive dual range analog to digital converter
JPH0548457A (ja) * 1991-08-20 1993-02-26 Fujitsu General Ltd センサ出力信号のａ／ｄ変換方法
EP0689340A2 (de) * 1994-06-22 1995-12-27 Sharp Kabushiki Kaisha Signalverarbeitungsschaltkreis
US20080106453A1 (en) * 2006-11-08 2008-05-08 Semiconductor Technology Academic Research Center Sequential comparison-type AD converter having small size and realizing high speed operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053771A (en) 1990-07-16 1991-10-01 Eastman Kodak Company Adaptive dual range analog to digital converter
JPH0548457A (ja) * 1991-08-20 1993-02-26 Fujitsu General Ltd センサ出力信号のａ／ｄ変換方法
EP0689340A2 (de) * 1994-06-22 1995-12-27 Sharp Kabushiki Kaisha Signalverarbeitungsschaltkreis
US20080106453A1 (en) * 2006-11-08 2008-05-08 Semiconductor Technology Academic Research Center Sequential comparison-type AD converter having small size and realizing high speed operation

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