JPS594323A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
- Publication number
- JPS594323A JPS594323A JP11361482A JP11361482A JPS594323A JP S594323 A JPS594323 A JP S594323A JP 11361482 A JP11361482 A JP 11361482A JP 11361482 A JP11361482 A JP 11361482A JP S594323 A JPS594323 A JP S594323A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- correction
- address
- nonlinearity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＡＩＪ変換回路に関する。
逐次近似形や並列比較形等の高速Ａｌ）コンバータは、
そのビット精度が高い程一般に非直線性をその最下位ビ
ット程度に抑えることが製造上困難であるため高価と力
る。
そのビット精度が高い程一般に非直線性をその最下位ビ
ット程度に抑えることが製造上困難であるため高価と力
る。
第１図に逐次近似形のＡｌ）コンバータのブロック図を
示す。なお、説明の簡単化のためタイミング制御のだめ
の回路等は省略している。アナログ入力ＶＩＮはコンパ
レータ１１においてＩＪＡコンバータ１３の出力と比較
される。逐次近似レジスタ１２は最初は最上位ピッ）（
Ｍｌ）のみが１となった出力、例えば４ビツトとすると
ｒｌｏｏＯＪを１）Ａコンバータ１３に送る。
示す。なお、説明の簡単化のためタイミング制御のだめ
の回路等は省略している。アナログ入力ＶＩＮはコンパ
レータ１１においてＩＪＡコンバータ１３の出力と比較
される。逐次近似レジスタ１２は最初は最上位ピッ）（
Ｍｌ）のみが１となった出力、例えば４ビツトとすると
ｒｌｏｏＯＪを１）Ａコンバータ１３に送る。
ＩＪＡコンバータ１３はこのＭＯＢに対応する電圧ＶＭ
ｓｎヲコンノぞレータ１１に送ル。ＶＩＮ≧ＶＭＳＨの
ときＭＳＢ＝１と決定し、ＭＩＮ＜ ＶＭＳＨのときＭ
ＳＢ＝Ｏと決定する。すると次は逐次近似レジスタ１２
の上位から２番目のビットが１になり、対応する電圧が
ＩＪＡコンバータ１３からコンパレータＩＩＫ送られ２
番目のビットが決定され、こうしてＭＳＢから下位ぎッ
トへ順次最下位ピッ） （ＬＳＢ）ｔで決定されたのち
、逐次近似レジスタ１２の出力がディジタル出力として
出力される。
ｓｎヲコンノぞレータ１１に送ル。ＶＩＮ≧ＶＭＳＨの
ときＭＳＢ＝１と決定し、ＭＩＮ＜ ＶＭＳＨのときＭ
ＳＢ＝Ｏと決定する。すると次は逐次近似レジスタ１２
の上位から２番目のビットが１になり、対応する電圧が
ＩＪＡコンバータ１３からコンパレータＩＩＫ送られ２
番目のビットが決定され、こうしてＭＳＢから下位ぎッ
トへ順次最下位ピッ） （ＬＳＢ）ｔで決定されたのち
、逐次近似レジスタ１２の出力がディジタル出力として
出力される。
第２図は４ピツ）ＡＩ）コンバータの変換特性を示すも
ので、実線ａは理想的な特性を示す。
ので、実線ａは理想的な特性を示す。
理ｐ２的にはこの実線ａのようにＭＯＢに対応すルミ圧
■ＭＳＢｔｉ１１２ｖ（■：アナロク人力ＶＩＮ）変換
電圧範囲を０〜■としたときのフルスケール電圧）とし
なければならず、最下位ビットの電圧ＶＬＳＢだけずれ
ると１点鎖線すのようＫｒ０１１１Ｊが空きコード（す
なわち出力確率零）となったり、逆に点線Ｃのよ（うに
ｒｏｌｌｌＪのコードが他のコードに比べて出力確率が
２倍になるという誤差が生じる。ところで８ビツトＡＩ
）コンバータの場合にはＶＬＳ Ｂはフルスケール電圧
■の７Ｗ−１すなわち０．４％、１２ビツトで０．０２
５％、１６ピツトで０．００１５％であるから、上記の
ような誤差が生じ々いようにＶＭＳＢ ＝ ’Ａ Ｖを
厳密に保つことは難しいといわざるを得ない。このよう
に第１図のｌ）Ａコンバータ１３は一般に上位ビット（
特にＭＳＢ）程その出力電圧精度を維持することが困難
である。
■ＭＳＢｔｉ１１２ｖ（■：アナロク人力ＶＩＮ）変換
電圧範囲を０〜■としたときのフルスケール電圧）とし
なければならず、最下位ビットの電圧ＶＬＳＢだけずれ
ると１点鎖線すのようＫｒ０１１１Ｊが空きコード（す
なわち出力確率零）となったり、逆に点線Ｃのよ（うに
ｒｏｌｌｌＪのコードが他のコードに比べて出力確率が
２倍になるという誤差が生じる。ところで８ビツトＡＩ
）コンバータの場合にはＶＬＳ Ｂはフルスケール電圧
■の７Ｗ−１すなわち０．４％、１２ビツトで０．０２
５％、１６ピツトで０．００１５％であるから、上記の
ような誤差が生じ々いようにＶＭＳＢ ＝ ’Ａ Ｖを
厳密に保つことは難しいといわざるを得ない。このよう
に第１図のｌ）Ａコンバータ１３は一般に上位ビット（
特にＭＳＢ）程その出力電圧精度を維持することが困難
である。
この電圧精度は抵抗精度で決１＃）、１枚の基板上に多
数の抵抗を形成しておいて、のちにレーザでトリミング
して調整し精度を向上させるようにしているが、歩留シ
が悪くそのため高価格と々らざるを得ない。
数の抵抗を形成しておいて、のちにレーザでトリミング
して調整し精度を向上させるようにしているが、歩留シ
が悪くそのため高価格と々らざるを得ない。
この発明は上記に鑑み、ＡＬＩコンバータの非直線性を
補正するメモリを備えることによってＡｌ）コンバータ
の非直線性を許容し、その結果ＡＤコンバータの歩留ｐ
を著しく向上させ、全体として安価にすることができる
ＡＤ変換回路を提供することを目的とする。
補正するメモリを備えることによってＡｌ）コンバータ
の非直線性を許容し、その結果ＡＤコンバータの歩留ｐ
を著しく向上させ、全体として安価にすることができる
ＡＤ変換回路を提供することを目的とする。
以下、この発明の一実施例について図面を参照しながら
説明する。第３図においてアナログ人力ＶＩＮはサンプ
ルホールド回路３１を通ってＡｌｌコンバータ３２に入
力される。このＡＤコンバータ３２は第１図に示したよ
うな逐次近似形やあるいは並列比較形等の種々の形のＡ
Ｉ）コンバータであるが、その非直線性は空きコードが
生じる方向（第２図でいえば１点鎖線すの方向）にのみ
許容されている。このＡｌ）コン・々−タ３２のディジ
タル出力はレジスタ３３に記録されＰ−ＲＯＭなどの補
正変換メモリ３４をアドレスする。このＡＩ）コンバー
タ３２の非直線性は予め測定されておシ、その測定値に
基づいてＡＤコンバータ３２のディジタル出力毎に補正
後の正規のコードが定められ、この正規のコードが補正
変換メモリ３４においてＡＤコンバータ３２のディジタ
ル出力で指定される各アドレス毎に書き込まれている。
説明する。第３図においてアナログ人力ＶＩＮはサンプ
ルホールド回路３１を通ってＡｌｌコンバータ３２に入
力される。このＡＤコンバータ３２は第１図に示したよ
うな逐次近似形やあるいは並列比較形等の種々の形のＡ
Ｉ）コンバータであるが、その非直線性は空きコードが
生じる方向（第２図でいえば１点鎖線すの方向）にのみ
許容されている。このＡｌ）コン・々−タ３２のディジ
タル出力はレジスタ３３に記録されＰ−ＲＯＭなどの補
正変換メモリ３４をアドレスする。このＡＩ）コンバー
タ３２の非直線性は予め測定されておシ、その測定値に
基づいてＡＤコンバータ３２のディジタル出力毎に補正
後の正規のコードが定められ、この正規のコードが補正
変換メモリ３４においてＡＤコンバータ３２のディジタ
ル出力で指定される各アドレス毎に書き込まれている。
すなわち、第２図１点鎖線すの場合には「１０００」の
アドレスにｒｏｌｌｌＪが、「１００１」のアドレスに
「１ｏｏｏ」が書き込まれるというようＫ「１ｏｏｏ」
よシ上位コードが「ｌ」だけ減少するように書き込まれ
ている。従ってこのメモリ３４がら［ミ出されたコード
は補正後の正規のディジタル出力となりている。なお、
これらの回路３１．３２．３３ 。
アドレスにｒｏｌｌｌＪが、「１００１」のアドレスに
「１ｏｏｏ」が書き込まれるというようＫ「１ｏｏｏ」
よシ上位コードが「ｌ」だけ減少するように書き込まれ
ている。従ってこのメモリ３４がら［ミ出されたコード
は補正後の正規のディジタル出力となりている。なお、
これらの回路３１．３２．３３ 。
３４はタイミング信号に基づいて動作するタイミング制
御回路３５にまり制御される。
御回路３５にまり制御される。
上記の第２図の１点鎖線すを補正する場合には空きコー
ドｒ０１１１Ｊを埋めるようｒｌ、ｏｏｏＪよシ上位の
コードが「ｌ」だけシフトされ、その結果最上位の「１
１１１」のコードが消滅することになって１６段階の筈
が１５段階に減少してしまう。このように多少の分解能
の低下が生じることになるが１例えば１２ビツトのＡＩ
Ｊコンバータで上位３ビツトに対応する電圧壺■。
ドｒ０１１１Ｊを埋めるようｒｌ、ｏｏｏＪよシ上位の
コードが「ｌ」だけシフトされ、その結果最上位の「１
１１１」のコードが消滅することになって１６段階の筈
が１５段階に減少してしまう。このように多少の分解能
の低下が生じることになるが１例えば１２ビツトのＡＩ
Ｊコンバータで上位３ビツトに対応する電圧壺■。
、Ｖ 、 、Ｖがそれぞれ−３ＶＬＳＢずつずれていた
としても４０９６段階が４０６３段階に減る程度で実用
上は充分無視できる。
としても４０９６段階が４０６３段階に減る程度で実用
上は充分無視できる。
なお、上記の実施例では補正変換メモリ３４はＡＩＪコ
ンバータ３２のディジタル出力の全てにつきアドレスを
有し、それらの全ての補正後の正規なコードを保持して
いるが、第４図に示すように、補正量メモリ３６に補正
の必要なディジタル出力に関してのみ補正量を当該ディ
ジタル出力で指定されるアドレスに記憶しておいて、補
正の必要なディジタル出力がＡｌ）コンバータ３２から
出力された場合このディジタル出力で補正量メモリ３６
のアドレス指定して補正量を読み出し、加算または減算
回路３７においてもとのディジタル出力に対し読み出さ
れた補正量を加算または減算して補正を行ない、補正後
の出力を正規なディジタル出力として出力するようにし
てもよい。
ンバータ３２のディジタル出力の全てにつきアドレスを
有し、それらの全ての補正後の正規なコードを保持して
いるが、第４図に示すように、補正量メモリ３６に補正
の必要なディジタル出力に関してのみ補正量を当該ディ
ジタル出力で指定されるアドレスに記憶しておいて、補
正の必要なディジタル出力がＡｌ）コンバータ３２から
出力された場合このディジタル出力で補正量メモリ３６
のアドレス指定して補正量を読み出し、加算または減算
回路３７においてもとのディジタル出力に対し読み出さ
れた補正量を加算または減算して補正を行ない、補正後
の出力を正規なディジタル出力として出力するようにし
てもよい。
以上、実施例について説明したように、この発明によれ
ば、ＡＩ）コンバータの非直線性を簡単な回路で補正す
るように構成したので、直線性の優れたＡＩＪ変換回路
を安価に得ることができる。すなわち例えば逐次近似形
ＡＤコンバータの場合、内蔵のＤＡコンバータの電圧精
度に高いものが要求され、そのため歩留シが悪くなって
冒価となるが、本発明によれば空コードが生じる方向に
は非直線性ががなシ許容されるため、内蔵のＩＪＡコン
パーメの電圧精度を多少落すようＫ（すなわち上位ビッ
トに対応する電圧が多少低くなるように）製造すること
によって歩留シを著しく向上させ、安価に製造すること
ができる。
ば、ＡＩ）コンバータの非直線性を簡単な回路で補正す
るように構成したので、直線性の優れたＡＩＪ変換回路
を安価に得ることができる。すなわち例えば逐次近似形
ＡＤコンバータの場合、内蔵のＤＡコンバータの電圧精
度に高いものが要求され、そのため歩留シが悪くなって
冒価となるが、本発明によれば空コードが生じる方向に
は非直線性ががなシ許容されるため、内蔵のＩＪＡコン
パーメの電圧精度を多少落すようＫ（すなわち上位ビッ
トに対応する電圧が多少低くなるように）製造すること
によって歩留シを著しく向上させ、安価に製造すること
ができる。
第１図は逐次近似形Ａｌｌコンパーメのブロック図、第
２図は変換特性を示すグラフ、第３図はこの発明の一実
施例のブロック図、第４図は変形例のブロック図である
。 １１・・・コンパレータ １２・−・逐次近似レジスタ
ｌ ３・・・ＤＡコンバータ ３１・・・サンプルホールド回路 ３２・・・ＡＩ）コンバータ ３３・・・レジスタ３４
・・・補正変換メモリ ３５・・・タイミング制御回路 ３６・・・補正量メモ
リ３７・・・加算または減算回路
２図は変換特性を示すグラフ、第３図はこの発明の一実
施例のブロック図、第４図は変形例のブロック図である
。 １１・・・コンパレータ １２・−・逐次近似レジスタ
ｌ ３・・・ＤＡコンバータ ３１・・・サンプルホールド回路 ３２・・・ＡＩ）コンバータ ３３・・・レジスタ３４
・・・補正変換メモリ ３５・・・タイミング制御回路 ３６・・・補正量メモ
リ３７・・・加算または減算回路
Claims (3)
- （１）空きコードが生じる方向にのみ許容された変換非
直線性を持つＡＬ）コンバータと、前記ＡＩ）コンバー
タの予め測定された変換非直線性に関するデータが前記
ＡＩＪコンバータの出力で指定されているアドレス毎に
書き込壕れている記憶手段及びこの記憶手段の読出アド
レスを前記ＡＩＪコンバータの出力によシ指定すること
によって該アドレスの内容を読み出す読出手段を含む補
正手段とからなるＡＩＪ変換回路。 - （２）前記補正手段の記憶手段は前記ＡＤコンバータの
出力で指定されるアドレス毎に補正後の正規のコードが
書き込まれていることを特徴とする特許請求の範囲第１
項記載のＡＤ変換回路。 - （３）前記補正手段の記憶手段には前記ＡＤコンバータ
の出力で指定されるアドレス毎に補正量が書き込まれて
おシ、前記補正手段はさらに前記記憶手段のＡＩＪコン
バータの出力で指定される読出アドレスよシ読み出され
た補正量と前記ＡＩＪコンバータの出力とを加算または
減算する回路を有することを特徴とする特許請求の範囲
第１項記載のＡ’ｌＪ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11361482A JPS594323A (ja) | 1982-06-30 | 1982-06-30 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11361482A JPS594323A (ja) | 1982-06-30 | 1982-06-30 | Ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594323A true JPS594323A (ja) | 1984-01-11 |
Family
ID=14616676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11361482A Pending JPS594323A (ja) | 1982-06-30 | 1982-06-30 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594323A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467034A (en) * | 1987-09-08 | 1989-03-13 | Toshiba Corp | Serial-parallel type a/d converting device |
| JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
| JPH04302223A (ja) * | 1990-12-03 | 1992-10-26 | General Electric Co <Ge> | 回路装置 |
| JPH05152953A (ja) * | 1991-11-29 | 1993-06-18 | Sharp Corp | Ａ／ｄ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544256A (en) * | 1978-09-22 | 1980-03-28 | Komatsu Ltd | Programmable a-d converter |
-
1982
- 1982-06-30 JP JP11361482A patent/JPS594323A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544256A (en) * | 1978-09-22 | 1980-03-28 | Komatsu Ltd | Programmable a-d converter |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467034A (en) * | 1987-09-08 | 1989-03-13 | Toshiba Corp | Serial-parallel type a/d converting device |
| JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
| JPH04302223A (ja) * | 1990-12-03 | 1992-10-26 | General Electric Co <Ge> | 回路装置 |
| JPH05152953A (ja) * | 1991-11-29 | 1993-06-18 | Sharp Corp | Ａ／ｄ変換装置 |
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