JP3244172B2

JP3244172B2 - Ｄ／ａ変換回路

Info

Publication number: JP3244172B2
Application number: JP36596198A
Authority: JP
Inventors: 欣樹江口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2002-01-07
Anticipated expiration: 2018-12-24
Also published as: JP2000196457A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤ／Ａ変換回路に関
し、特に出力バッファ回路を構成するオペアンプのオフ
セット電圧を高精度に補正することのできるＤ／Ａ変換
回路に関するものである。

【０００２】

【従来の技術】図７は、抵抗ストリングス型の分解能８
ビットの従来のＤ／Ａ変換回路の構成を示すブロック図
である。同図に示されるように、８ビット構成のリファ
レンス電圧生成ブロック１０１において、低位側基準電
位源ｒｅｆ１と高位側基準電位源ｒｅｆ２との間に２⁸
（＝２５６）本の抵抗Ｒ１、Ｒ２、…、Ｒ２５６が直列
に接続されている。そして、低位側基準電位点および各
抵抗の接続点にはそれぞれ出力電圧Ｖ（０）、Ｖ
（１）、Ｖ（２）、…、Ｖ（２５４）、Ｖ（２５５）を
取り出すことのできる出力端子が備えられている。Ｄ／
Ａ出力バッファブロック１０２は、非反転入力端子が入
力端子１０２ａに、出力端子がアナログ信号出力端子１
０２ｂに接続され、出力端子が反転入力端子に接続され
たオペアンプ１０２ｃによって構成されている。スイッ
チ回路１０３は、ディジタルコードデータに従ってリフ
ァレンス電圧生成ブロック１０１内の出力端子を選択し
てＤ／Ａ出力バッファブロック１０２の入力端子１０２
ａに接続する。

【０００３】このようなＤ／Ａ変換回路では出力バッフ
ァブロック１０２にオフセットが存在しているため変換
誤差が生じる。図８は、図７に示されるＤ／Ａ出力バッ
ファブロック内のオペアンプのサンプルに関する測定回
路の等価回路図である。図９と図１０は、この測定回路
において、電源電圧に１．５Ｖと−１．５Ｖを用い（低
位側基準電位源：ｒｅｆ１＝−１．５Ｖ、高位側基準電
位源：ｒｅｆ２＝１．５Ｖ）、入力端子に−２．０Ｖ〜
２．０Ｖの入力電圧ＶＩＣＭを印加した際のサンプル１
とサンプル２についての出力（ＶＯＵＴ）特性とオフセ
ット電圧ＶＯＳ（ＶＯＳ＝ＶＯＵＴ−ＶＩＣＭ）の測定
結果を示す。

【０００４】入出力特性の概略を示す図９（ａ）、図１
０（ａ）ではサンプル１とサンプル２とで有意の差は認
められないが、オフセット電圧の詳細を示す図９
（ｂ）、図１０（ｂ）をみると、サンプル１ではオフセ
ット電圧は±０．５ｍＶ以内に収まっているのに対し、
サンプル２では±２ｍＶを越えている。そして、図７に
示した従来例ではオフセットの補正を行っていなかった
ためこのオフセット電圧がそのままＤ／Ａ出力バッファ
ブロック１０２の誤差となり、後者のサンプルを用いた
Ｄ／Ａ変換回路は不良となる。而して、この種Ｄ／Ａ変
換回路は通常多チャンネルＤ／Ａ変換回路として提供さ
れ、１チャネルでも変換誤差が仕様から外れた場合には
半導体チップ全体が不良となってしまうため従来例では
歩留りを高く製造することが困難であった。

【０００５】この問題点を解決するものとして、出力バ
ッファ増幅器のオフセット電圧を補償することが特開昭
６３−６７８２８号公報により提案されている。図１１
は、同公報にて提案されたＤ／Ａ変換回路のブロック図
である。同図において、２０１はディジタル情報信号入
力回路、２０２は、ラッチ及びカウンタ回路２０３とク
ロック信号発生器からなるディジタル補正信号発生回
路、２０５は全加算器、２０６は、ＭＳＢの入力回路に
インバータ２０７ａが付設されたＤ／Ａ変換器２０７と
デグリッチ及び増幅回路２０８からなるＤ／Ａ変換手
段、２０９はオフセット電圧検出用のコンパレータ、２
１０はスイッチである。

【０００６】図１１に示すＤ／Ａ変換回路において、オ
フセット電圧を補正するには、入力回路２０１に入力す
る信号を０として、電源を投入し、ラッチ及びカウンタ
回路２０３をリセットする。この状態で、ラッチ及びカ
ウンタ回路２０３がクロック信号発生器２０４からのク
ロックをカウントし始めると、Ｄ／Ａ変換手段２０６か
らは、ラッチ及びカウンタ回路２０３の補正信号（カウ
ント値）に対応するアナログ成分とＤ／Ａ変換手段２０
６のオフセット電圧成分との和が出力され、コンパレー
タ２０９に入力される。ラッチ及びカウンタ回路２０３
がカウントと開始した当初はコンパレータ２０９には負
の信号が入力することによりコンパレータ２０９の出力
は低レベルとなる。スイッチ２１０をオフとしてラッチ
及びカウンタ回路２０３がカウントと続けると補正信号
が増大し、コンパレータの入力が負から正に転じる。こ
れによりコンパレータ２０９の出力が高レベルとなりこ
の時点のラッチ及びカウンタ回路２０３のカウント値を
ラッチする。これにより補正信号が得られたことになる
ので、以下入力回路２０１から入力されるディジタル信
号にラッチ及びカウンタ回路２０３の補正信号を加算し
てＤ／Ａ変換を行なう。

【０００７】

【発明が解決しようとする課題】図１１に示した従来例
では、補正信号を入力ディジタル信号が０の状態で得て
いるが、一般にオフセット電圧は図９（ｂ）、図１０
（ｂ）に示されるように入力電圧依存性があるので、入
力ディジタル信号０の条件で得た補正信号により全ての
コードの入力信号に対して適切な補正を行うことは困難
である。また、図１１に示した従来例では、ビット単位
で補正信号を得るものであるため、ＬＳＢ（least sign
ificant bit ）に対応するアナログ値以下のオフセット
が生じてもこれを補正することはできなかった。本発明
の課題は、上述した従来例の問題点を解決することであ
って、その目的は、全てのディジタルコードデータに渡
って出力バッファ回路のオフセットを微細にかつ正確に
補償しうるようにすることである。

【０００８】

【課題を解決するための手段】上述の目的を達成するた
め、本発明によれば、それぞれがコードデータに従った
アナログ電圧を出力することのできる複数のアナログ電
圧出力端子を有する出力電圧発生ブロックと、複数の微
細値出力端子を有し、両端に設けられた２つの入力端子
に上記出力電圧発生ブロックの任意の連続する２つのア
ナログ電圧出力端子の出力電圧が入力され、入力された
２つのアナログ電圧の間の等間隔に分圧された複数の微
細調整電圧を出力することのできる微調整出力電圧発生
ブロックと、前記出力電圧発生ブロックの出力電圧また
は前記微調整出力電圧発生ブロックの出力電圧のいずれ
かが選択的に入力され、その入力電圧を緩衝増幅してア
ナログ出力信号を出力するＤ／Ａ出力バッファブロック
と、前記出力電圧発生ブロックの出力電圧と前記Ｄ／Ａ
出力バッファブロックの出力電圧とが入力され両出力電
圧を比較その比較結果を出力する逐次比較ブロックと、
前記比較ブロックの出力する比較結果を参照して前記微
調整出力電圧発生ブロックに入力される前記出力電圧発
生ブロックの２つのアナログ電圧を選択し、前記Ｄ／Ａ
出力バッファブロックに供給される前記微調整出力電圧
発生ブロックの微調整電圧を順次切り換えるスイッチ制
御手段と、を備えることを特徴とするＤ／Ａ変換回路、
が提供される。

【０００９】

【発明の実施の形態】図１は、本発明の実施の形態を説
明するための、Ｎ（Ｎは正の整数）ビットのＤ／Ａ変換
回路のブロック図である。同図示されるように、リファ
レンス電圧生成ブロック１には出力電圧発生ブロック１
ａと微調整出力電圧発生ブロック１ｂとが備えられてい
る。出力電圧発生ブロック１ａには、基準電位差を抵抗
ストリングスなどにより（２^N ＋１）分の１に分割しそ
れぞれの分割点および両端の基準電位点に出力端子Ｔ
（−１）、Ｔ０、Ｔ１、・・・、Ｔ（２^N −２）、Ｔ
（２ ^N −１）、Ｔ（２^N ）が設けられ、それぞれの出力
端子からは電圧Ｖ（−１：０）、Ｖ（０：０）、Ｖ
（１：０）、・・・、Ｖ（２^N −２：０）、Ｖ（２^N −
１：０）、Ｖ（２^N ：０）が得られる。この内、Ｎビッ
トのコードデータに従ったアナログ電圧は両端の出力端
子を除く２^N 個の出力端子から得られる。

【００１０】微調整出力電圧発生ブロック１ｂには、２
つの入力端子１ｂａ、１ｂｂと（β−１）個（βは２以
上の整数）の出力端子ｔ１、ｔ２、・・・、ｔ（β−
３）、ｔ（β−２）、ｔ（β−１）が備えられている。
低位側入力端子１ｂａと高位側入力端子１ｂｂには、出
力電圧発生ブロック１ａの出力端子の内の連続した２つ
の出力端子の信号が選択されて入力され、この２つの入
力端子に入力された電位の差はキャパシタ分圧回路など
によりβ分の１に分割されそれぞれの分割点の電圧は出
力端子ｔ１、ｔ２、・・・、ｔ（β−３）、ｔ（β−
２）、ｔ（β−１）から得られる。

【００１１】内部にバッファ回路を有するＤ／Ａ出力バ
ッファブロック２には入力端子２ａとこのＤ／Ａ変換回
路の出力信号が得られるアナログ信号出力端子２ｂとが
備えられている。２つの入力端子３ａａ、３ａｂと１つ
の出力端子３ｂを有する逐次比較ブロック３は、２つの
入力端子３ａａと３ａｂに入力される信号を比較する機
能を有しており、その比較結果は出力信号ＤＶとして出
力端子３ｂより出力される。

【００１２】５ａは、入力されたディジタルコードデー
タに従って出力電圧発生ブロック１ａの出力端子の中か
ら１つの出力端子を選択して、スイッチ６ａを介してＤ
／Ａ出力バッファブロック２の入力端子２ａに接続する
第１のスイッチ機構、５ｂは、入力されたディジタルコ
ードデータに従って出力電圧発生ブロック１ａの出力端
子の中から１つの出力端子を選択して、スイッチ６ｂを
介して逐次比較ブロック３の入力端子３ａａに接続する
第２のスイッチ機構、５ｃは、出力電圧発生ブロック１
ａの出力端子の中から選択された２つの隣接した出力端
子を微調整出力電圧発生ブロック１ｂの２つの入力端子
１ｂａ、１ｂｂに接続する第３のスイッチ機構、５ｄ
は、微調整出力電圧発生ブロック１ｂの出力端子を昇順
若しくは降順に、順次スイッチ６ａを介してＤ／Ａ出力
バッファブロック２の入力端子２ａに接続する第４のス
イッチ機構、６ｂ、６ｃは必要に応じてオフすることの
できるスイッチである。

【００１３】４は、逐次比較ブロック３の出力する比較
結果に基づいて、第３のスイッチ機構５ｃを制御して出
力電圧発生ブロックの出力端子の中から２つの出力端子
を微調整出力電圧発生ブロック１ｂの入力端子に接続さ
せ、かつ、第４のスイッチ機構５ｄを制御して、微調整
出力電圧発生ブロック１ｂの出力端子の１つを昇順若し
くは降順に順次スイッチ６ａを介してＤ／Ａ出力バッフ
ァブロック２の入力端子２ａに接続させるスイッチ制御
手段である。スイッチ制御手段４は、さらにスイッチ６
ａの切り換え、およびスイッチ６ｂ、６ｃのオン／オフ
を制御する。

【００１４】次に、図１に示した本発明のＤ／Ａ変換回
路の動作について説明する。（ａ）ディジタルコードデータの入力まず、第１のスイッチ６ａを図示したように、第１のス
イッチ機構５ａ側に倒し、第２、第３のスイッチ６ｂ、
６ｃをオンする。この状態で入力信号としてディジタル
コードデータが入力されるとそのコードデータに従った
出力電圧発生ブロック１ａの出力端子の一つが第１、第
２のスイッチ機構５ａ、５ｂにより選択されてその出力
信号Ｖ（α：０）が入力端子２ａと３ａａに伝達される
（但し、α＝０、１、２、・・・、２^N −１）。

【００１５】（ｂ）初期設定Ｄ／Ａ出力バッファブロック２は入力された信号電圧Ｖ
（α：０）は当該ブロック内のバッファ回路において増
幅された後オフセット電圧を含んだ信号としてアナログ
信号出力端子２ｂより出力され、この出力信号は、逐次
比較ブロック３において入力端子３ａａより入力された
信号電圧Ｖ（α：０）と比較される。この際、Ｄ／Ａ出
力バッファブロックでのオフセットＶＯＳが負のときは
逐次比較ブロック３の出力信号ＤＶは例えばＨｉｇｈレ
ベル、ＶＯＳが正のときは逐次比較ブロック３の出力Ｄ
ＶはＬｏｗレベルとなる。

【００１６】（ｃ）−１逐次比較（その１）：〔ＤＶ
がＨｉｇｈレベルのとき〕スイッチ制御手段４は、第１のスイッチ６ａを第４のス
イッチ機構５ｄ側に切り換え（第２、第３のスイッチ６
ｂ、６ｃはそのまま）、第３のスイッチ機構５ｃを制御
して、出力電圧発生ブロック１ａの出力電圧のうちＶ
（α：０）を微調整出力電圧発生ブロック１ｂの低位側
入力端子１ｂａに入力し、Ｖ（α＋１：０）を高位側入
力端子１ｂｂに入力する。次に、スイッチ制御手段４
は、第４のスイッチ機構５ｄを制御して、Ｄ／Ａ出力バ
ッファブロック２の入力端子２ａに接続される微調整出
力電圧発生ブロック１ｂの出力端子を、ｔ１から初め
て、ｔ２、ｔ３、・・・と順次移動させる〔入力端子２
ａに入力される信号を、Ｖ（α：１）から初めて、Ｖ
（α：２）、Ｖ（α：３）、・・・と順次増大させてい
く〕。その過程で入力端子２ａに入力される信号が丁度
Ｄ／Ａ出力バッファブロック２のオフセットを超えると
逐次比較ブロックの出力電圧ＤＶがＨｉｇｈレベルから
Ｌｏｗレベルに転じる。スイッチ制御手段４は、ＤＶが
反転したことを検出すると第４のスイッチ手段５ｄによ
る端子選択動作を停止させ入力端子２ａに入力される入
力電圧を固定して一連の補正動作を完了する。すなわ
ち、ＤＶが反転した直後のアナログ信号出力端子２ｂよ
り出力されている出力信号が入力されたディジタルコー
ドデータに関する補正出力信号と決定される。次いで、
必要に応じて第１〜第３のスイッチ６ａ〜６ｃを全てオ
フとして次のディジタルコードの入力に備える。

【００１７】（ｃ）−２逐次比較（その２）：〔ＤＶ
がＬｏｗレベルのとき〕スイッチ制御手段４は、第１のスイッチ６ａを第４のス
イッチ機構５ｄ側に切り換え（第２、第３のスイッチ６
ｂ、６ｃはそのまま）、第３のスイッチ機構５ｃを制御
して、出力電圧発生ブロック１ａの出力電圧のうちＶ
（α−１：０）を低位側入力端子１ｂａに入力し、Ｖ
（α：０）〔＝Ｖ（α−１：β）〕を微調整出力電圧発
生ブロック１ｂの高位側入力端子１ｂｂに入力する。次
に、スイッチ制御手段４は、第４のスイッチ機構５ｄを
制御して、Ｄ／Ａ出力バッファブロック２の入力端子２
ａに接続される微調整出力電圧発生ブロック１ｂの出力
端子をｔ（β−１）から初めてｔ（β−２）、ｔ（β−
３）、・・・と順次移動させる〔入力端子２ａに入力さ
れる信号を、Ｖ（α−１：β−１）から初めて、Ｖ（α
−１：β−２）、Ｖ（α−１：β−３）、・・・と順次
低減させていく〕。その過程で入力端子２ａに入力され
る信号が丁度Ｄ／Ａ出力バッファブロック２のオフセッ
トを超えると逐次比較ブロックの出力電圧ＤＶがＬｏｗ
レベルからＨｉｇｈレベルに転じる。スイッチ制御手段
４は、ＤＶが反転したことを検出すると第４のスイッチ
手段５ｄによる端子選択動作を停止させ入力端子２ａに
入力される入力電圧を固定して一連の補正動作を完了す
る。すなわち、ＤＶが反転した直後のアナログ信号出力
端子２ｂより出力されている出力信号が入力されたディ
ジタルコードデータに関する補正出力信号ととして選定
される。次いで、必要に応じて第１〜第３のスイッチ６
ａ〜６ｃを全てオフとして次のディジタルコードデータ
の入力に備える。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。なお、各ブロック間に配置されるス
イッチ機構とその制御手段は当業者においておいてよく
知られた技術手段であるので、以下の実施例の説明では
これらの図示およびそれに関する詳細な説明は省略す
る。［第１の実施例］図２は、本発明の第１の実施例を示
す、抵抗ストリングス型のＤ／Ａ変換回路のブロック図
である。同図に示されるように、リファレンス電圧生成
ブロック１１には８ビットコードの電圧を生成する出力
電圧発生ブロック１１ａと、入力電圧を２０段階に分圧
する微調整出力電圧発生ブロック１１ｂが備えられてい
る。出力電圧発生ブロック１１ａには、低位側基準電位
源ｒｅｆ１と高位側基準電位源ｒｅｆ２との間に与えら
れる基準電位差を２５７（＝２⁸ ＋１）本の抵抗からな
る直列抵抗接続体により２５７分の１に分割し、それぞ
れの分割点および両端の基準電位点の出力端子より電圧
Ｖ（−１：０）、Ｖ（０：０）、Ｖ（１：０）、・・
・、Ｖ（α：０）、Ｖ（α＋１：０）、・・・、Ｖ（２
５５：０）、Ｖ（２５６：０）、Ｖ（２５７：０）が得
られる。但し、８ビットのコードデータに従ったアナロ
グ電圧はこれらの電圧の内の両端の出力端子を除く２⁸
（＝２５６）個の出力端子から得られる。

【００１９】微調整出力電圧発生ブロック１１ｂには、
出力電圧発生ブロック１１ａの出力電圧Ｖ（α：０）が
入力される低位側入力端子１１ｂａと、Ｖ（α＋１：
０）が入力される高位側入力端子１１ｂｂが備えられて
いる。ここで、αは−１〜２５５の中から、入力された
ディジタルコードデータと後述の逐次比較ブロック１３
の出力データ（ＤＶ）によって決定されるものである。

【００２０】低位側入力端子１１ｂａと高位側入力端子
１１ｂｂとの間にはその間の電圧を分圧するための２０
個のキャパシタＣ１、Ｃ２、・・・、Ｃ２０が直列に接
続されている。各キャパシタ間の接続点には２０分割さ
れた微調整出力電圧Ｖ（α：１）、Ｖ（α：２）、・・
・、Ｖ（α：１９）を取り出すための出力端子が接続さ
れている。

【００２１】Ｄ／Ａ出力バッファブロック１２には、非
反転入力端子に入力端子１２ａが接続され、出力端子に
アナログ信号出力端子１２ｂが設けられたオペアンプ１
２ｃが設けられており、その出力端子は反転入力端子に
接続されて負帰還がかけられている。入力端子１２ａに
は、入力されたディジタルコードデータに従って、初期
設定時において、出力電圧発生ブロック１１ａの８ビッ
トコード出力電圧Ｖ（０：０）、Ｖ（１：０）、・・
・、Ｖ（２５４：０）、Ｖ（２５５：０）の中の何れか
の電圧が入力され、次いで、逐次比較微調整段階におい
て、微調整出力電圧発生ブロックの微調整出力電圧Ｖ
（α：１）、Ｖ（α：２）、・・・、Ｖ（α：１９）の
電圧が順次印加される（但し、α＝−１、０、・・・、
２５５）。

【００２２】逐次比較ブロック１３には、非反転入力端
子が定電位源Ｖ１に接続され、反転入力端子がキャパシ
タＣの一端と、スイッチＳＷ２を介して定電位源Ｖ１に
接続され、出力端子が出力端子１３ｂに接続されたコン
パレータ１３ｃが備えられている。定電位源Ｖ１の電圧
としては入力されるすべての電圧範囲にわたってコンパ
レータ１３ｃが正常に動作を行うのに十分な値に選定さ
れる。また、コンパレータ１３ｃはオフセットキャンセ
ラを有するものでオフセットが０ないし極めて低いもの
が用いられている。キャパシタＣの他端は、切換スイッ
チＳＷ１に接続され、該切換スイッチＳＷ１を介して入
力端子１３ａまたはＤ／Ａ出力バッファブロック１２の
アナログ信号出力端子１２ｂに切換接続される。切換ス
イッチＳＷ１は、初期設定時において入力端子１３ａ側
に投入され、次いで逐次比較微調整段階において、Ｄ／
Ａ出力バッファブロック１２の出力端子１２ｂ側へ切り
換えられる。

【００２３】次に、図２に示す第１の実施例の動作につ
いて説明する。まず、ディジタルコード入力時おける初
期設定時の動作ついて説明する。切換スイッチＳＷ１を入力端子１３ａ側へ投入し、
スイッチＳＷ２をＯＮにする。デジタルコード入力により、入力端子１２ａ、１３
ａには出力電圧発生ブロック１１ａから該当するコード
出力電圧Ｖ（α：０）が入力される（但しα＝０〜２５
５）。これにより、キャパシタＣには定電位源Ｖ１の電
圧をＶ１としてＶ１−Ｖ（α：０）のキャパシタ電圧Ｖ
Ｃにチャージアップされる。ここまでが、初期設定の段
階である。

【００２４】このとき、アナログ信号出力端子１２ｂに
は、該当コード出力電圧Ｖ（α：０）にＤ／Ａ出力バッ
ファブロックのオフセット電圧ＶＯＳを加えた電圧がア
ナログ出力電圧ＡOUT として出力されている。すなわ
ち、ＡOUT ＝Ｖ（α：０）＋ＶＯＳここでの誤差電圧であるＶＯＳをを除くべく、次の逐次
比較微調整動作が行われる。スイッチＳＷ２をＯＦＦにし、切換スイッチＳＷ１
を出力端子１２ｂ側へ切り換える。スイッチＳＷ２をＯ
ＦＦにした時点で、キャパシタＣの両端子での電位の変
動はなくコンパレータ１３ｃの反転入力端子の電位はＶ
１のままである。ここで、切換スイッチＳＷ１が出力端
子１２ｂ側へ切り換えられると、ＡOUT から入力端子１
３ａに入力されていた電圧〔Ｖ（α：０）〕を引いた電
圧がキャパシタのコンパレータ側の電極に伝達される。
したがって、コンパレータの反転入力端子に入力される
電圧は、Ｖ１＋ＡOUT −Ｖ（α：０）＝Ｖ１＋Ｖ（α：０）＋ＶＯＳ−Ｖ（α：０）＝Ｖ１＋ＶＯＳである。よって、コンパレータ１３ｃにおいて、Ｄ／Ａ
出力バッファブロック１２のオフセットＶＯＳの正負が
判定されることになる。そして、コンパレータの出力信
号ＤＶとして、ＶＯＳが負の時、ＤＶはＨｉｇｈレベルＶＯＳが正の時、ＤＶはＬｏｗレベルが出力される。以下、上記２つのケースに対する逐次比
較微調整動作について説明する。

【００２５】−１コンパレータ１３ｃの出力信号Ｄ
ＶがＨｉｇｈレベルの時、微調整出力電圧発生ブロック
１１ｂの低位側入力端子１１ｂａにはＶ（α：０）が、
高位側入力端子１１ｂｂにはＶ（α＋１：０）が入力さ
れる。 −１コンパレータ１３ｃの出力信号ＤＶがＬｏｗレ
ベルに反転するまで、Ｄ／Ａ出力バッファブロック１２
の入力端子１２ａに入力される入力電圧ＤINを、Ｖ（α：１）→Ｖ（α：２）→Ｖ（α：３）→・・・と順次増大させる。

【００２６】−２コンパレータ１３ｃの出力信号Ｄ
ＶがＬｏｗレベルの時、微調整出力電圧発生ブロック１
１ｂの低位側入力端子１１ｂａにはＶ（α−１：０）
が、高位側入力端子１１ｂｂにはＶ（α：０）が入力さ
れる。 −２コンパレータ１３ｃの出力信号ＤＶがＨｉｇｈ
レベルに反転する迄、Ｄ／Ａ出力バッファブロック１２
の入力端子１２ａに入力される入力電圧ＤINを、Ｖ（α−１：９）→Ｖ（α−１：８）→Ｖ（α−１：
７）→… と順次低減させる。コンパレータ１３ｃの出力信号ＤＶが反転した時点
のＤ／Ａ出力バッファブロック１２の入力電圧ＤINを最
適化された８ビットリファレンス電圧として次のデジタ
ル入力動作まで保持する。そして、そのときのＤ／Ａ出
力バッファブロック１２のアナログ出力電圧ＡOUT をも
って入力されたディジタルコードに対する最適化出力信
号であるとする。また、ＡOUT の出力安定化のため、切
換スイッチＳＷ１をＯＦＦとする（可動接点を非接触状
態とする）。

【００２７】以上の動作により、Ｄ／Ａ変換回路の製造
過程上、必ず起こる各サンプル固有のオフセット電圧特
性に影響されずに高精度のディジタル→アナログ変換を
行うことができる。このことを具体的に数値例を挙げて
説明する。低位側基準電位源ｒｅｆ１と高位側基準電位
源ｒｅｆ２との間の電位差を３Ｖとすると、８ビットコ
ードの出力電圧発生ブロック１１ａにおける、最小ビッ
ト変化分：１ＬＳＢは、３．０［Ｖ］÷（２⁸ ＋１）＝３．０［Ｖ］÷２５７＝
１１．６７［ｍＶ］である。また、出力電圧発生ブロック１１ａにおける、
最下位コード出力電圧Ｖ（０：０）は１１．６７［ｍ
Ｖ］、最上位コード出力電圧Ｖ（２５５：０）は２９８
８．３３［ｍＶ］である。更に微調整出力電圧発生ブロ
ック１１ｂにおいてβ＝２０で電圧分割を行なうと、ブ
ロック１１ｂでの微調整出力の最小変化分は、１１．６７［ｍＶ］÷２０＝０．５８［ｍＶ］である。従って、本実施例のＤ／Ａ変換回路のアナログ
出力電圧ＡOUT は、任意のディジタルコード入力に該当
するコード出力電圧Ｖ（α：０）に対して、Ｖ（α：０）−０．５８［ｍＶ］≦ＡOUT ≦Ｖ（α：０）＋０．５８［ｍＶ］・・・（１）の精度で出力される（但しα＝０〜２５５）。

【００２８】これに対し、図７に示した従来例では、Ｖ
（α：０）にＶＯＳがそのまま加算されたものがＡOUT
として出力される。そのため、図９（ｂ）に特性が示さ
れる、ＶＯＳ＝０〜０．５［ｍＶ］のサンプルは良品と
して取り扱われるが、図１０（ｂ）に特性が示される、
ＶＯＳ＝０〜２．０［ｍＶ］のサンプルは不良品とされ
ていた。しかし、本実施例によれば、いずれのサンプル
の場合にもＶＯＳを吸収してアナログ出力電圧ＡOUT を
上記（１）式の範囲内に収めることができ、後者のサン
プルをも良品として救済することが可能になる。

【００２９】［第２の実施例］図３は、本願発明の第２
の実施例を説明するためのブロック図である。第２の実
施例の図２に示した第１の実施例と相違する点は、逐次
比較ブロック１３の構成のみで、他の部分に相違はな
い。図３に示されるように、第２の実施例の逐次比較ブ
ロック１３においては、コンパレータに代えて反転増幅
器として機能するインバータ１３ｄが用いられている。
ここで、インバータ１３ｄには十分に高い増幅率を有す
るものが用いられている。切換スイッチＳＷ１とスイッ
チＳＷ２の操作は第１の実施例の場合と同様であり、回
路動作も第１の実施例の場合と変わらない。すなわち、
切換スイッチＳＷ１が入力端子１３ａ側に投入されてお
り、スイッチＳＷ２がオン状態となっている場合には、
キャパシタＣは入力端子１３ａに入力されている入力電
圧ＤIN0 ＝Ｖ（α：０）に充電される。スイッチＳＷ２
がオフとなり、切換スイッチＳＷ１がＤ／Ａ出力バッフ
ァブロック側に投入されると、キャパシタＣのインバー
タ側の電極（インバータの入力端子）側には、ＡOUT −
Ｖ（α：０）の電圧が加わり、出力端子１３ｂには出力
信号ＤＶとして、ＡOUT ＞Ｖ（α：０）のときにはＬｏ
ｗレベル、ＡOUT ＜Ｖ（α：０）のときにはＨｉｇｈレ
ベルの信号が出力される。この第２の実施例によれば、
第１の実施例の場合のように、逐次比較ブロック内のコ
ンパレータ１３ｄを正常動作させるためのバイアス電圧
Ｖ１の電源を必要としないため回路構成を簡素化でき、
また外部入力端子数を少なくできるというメリットもあ
る。

【００３０】［第３の実施例］図４は、本願発明の第３
の実施例を説明するためのブロック図である。第３の実
施例の図３に示した第２の実施例と相違する点は、逐次
比較ブロック１３内のインバータ１３ｄが１段から３段
へと多段に接続されている点である。第２の実施例で
は、インバータが１段であっため、増幅度が十分でない
と微調整出力電圧の変化に対する逐次比較検出ができな
くなる可能性があったが、第３の実施例ではインバータ
を多段に接続することによりこの不都合が回避されてい
る。なお、インバータの接続段数は偶数段を含む任意の
段数とすることができる。但し、インバータを偶数段に
接続する場合には、逐次比較ブロックの出力信号ＤＶの
Ｈｉｇｈ、Ｌｏｗが上述の実施例での説明の場合と逆に
なる。

【００３１】［第４の実施例］図５は、本願発明の第４
の実施例を説明するためのブロック図である。第４の実
施例の図２に示した第１の実施例と相違する点は、逐次
比較ブロック１３内の構成を簡略化した点で、それ以外
の点に相違はない。本実施例においては、コンパレータ
１３ｃは、リファレンス電圧生成ブロックから供給され
る任意のリファレンス電圧の入力に対して正常動作が可
能であることが必要である。本実施例においては、図５
に示されるように、入力端子１３ａに入力される入力電
圧ＤIN0 は、直接コンパレータ１３ｃの非反転入力端子
に入力され、Ｄ／Ａ出力バッファブロックのアナログ出
力電圧ＡOUT は、スイッチＳＷを介してコンパレータの
反転入力端子に入力される。本実施例においては、他の
実施例において行われていた初期設定は行われず、ディ
ジタルコードが入力される都度スイッチＳＷが投入され
直ちに逐次比較微調整動作が行われる。逐次比較微調整
動作の終了後アナログ出力電圧ＡOUT の安定供給のた
め、スイッチＳＷがオフされ、次のディジタルコード入
力に備える。スイッチＳＷがオン状態であってもアナロ
グ出力電圧ＡOUT が安定に供給される場合にはスイッチ
ＳＷを除去することができる。

【００３２】［第５の実施例］図６は、本願発明の第５
の実施例を説明するためのブロック図である。第５の実
施例の図２に示した第１の実施例と相違する点は、リフ
ァレンス電圧生成ブロック内の微調整出力電圧発生ブロ
ック１１ｂの構成であって、それ以外の点に相違はな
い。図２に示す第１の実施例においては、微調整出力電
圧発生ブロックは容量分圧方式を用いていたが、本実施
例においては、抵抗分圧方式にて微調整電圧を発生させ
る。すなわち、ｒ１〜ｒ２０からなる直列接続抵抗が、
図２に示される出力電圧発生ブロックの選択された抵抗
セルＲαに並列接続される（α＝０、・・・、２５
６）。但し、本実施例において、微調整出力電圧発生ブ
ロック１１ｂの合成抵抗が出力電圧発生ブロックの抵抗
セルＲαに対して十分に大きくない場合を考慮して、低
位側入力端子１１ｂａおよび高位側入力端子１１ｂｂと
直列接続抵抗回路の両端との間にそれぞれバッファアン
プ１１ｂｃ、１１ｂｄが接続されている。ここで用いら
れているバッファアンプ１１ｂｃ、１１ｂｄは、図２に
示されているＤ／Ａ出力バッファブロックで使用されて
いるオペアンプ１２ｃとは異なり、外部負荷に対するド
ライブ能力を考慮する必要がなくオフセット電圧は十分
に小さくなるように設計されている。本実施例によれ
ば、容量分圧方式を用いる第１の実施例に比較してより
少ないスペースにおいて回路を実現することができる。

【００３３】

【発明の効果】以上説明したように、本発明のＤ／Ａ変
換回路によれば、Ｄ／Ａ変換回路の製造過程上必ず起こ
る各サンプル固有のオフセット電圧をキャンセルをする
ことができ、全てのディジタルコード範囲にわたって高
い精度でオフセット電圧を補正して誤差の極めて少ない
Ｄ／Ａ変換回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するためのブロッ
ク図。

【図２】本発明の第１の実施例を示す８ビットＤ／Ａ
変換回路のブロック図。

【図３】本発明の第２の実施例を説明するための逐次
比較ブロックの回路図。

【図４】本発明の第３の実施例を説明するための逐次
比較ブロックの回路図。

【図５】本発明の第４の実施例を説明するための逐次
比較ブロックの回路図。

【図６】本発明の第５の実施例を説明するための微調
整出力電圧発生ブロックの回路図。

【図７】従来の８ビットＤ／Ａ変換回路のブロック
図。

【図８】Ｄ／Ａ出力バッファブロック内オペアンプの
サンプルの入出力特性を測定するために用いた回路の等
価回路図。

【図９】Ｄ／Ａ出力バッファブロック内オペアンプの
サンプルの実測定結果を示す入出力特性図（その１）。

【図１０】Ｄ／Ａ出力バッファブロック内オペアンプ
のサンプルの実測定結果を示す入出力特性図（その
２）。

【図１１】改良型従来例の構成を示すブロック図。

【符号の説明】

１、１１、１０１リファレンス電圧生成ブロック１ａ、１１ａ出力電圧発生ブロック１ｂ、１１ｂ微調整出力電圧発生ブロック１ｂａ、１１ｂａ低位側入力端子１ｂｂ、１１ｂｂ高位側入力端子２、１２、１０２Ｄ／Ａ出力バッファブロック２ａ、１２ａ、１０２ａ入力端子２ｂ、１２ｂ、１０２ｂアナログ信号出力端子１２ｃ、１０２ｃオペアンプ３、１３逐次比較ブロック３ａａ、３ａｂ、１３ａ入力端子３ｂ、１３ｂ出力端子１３ｃコンパレータ１３ｄインバータ４スイッチ制御手段５ａ〜５ｄ第１〜第４のスイッチ機構６ａ〜６ｃ第１〜第３のスイッチ１０３スイッチ回路２０１ディジタル情報信号入力回路２０２ディジタル補正信号発生回路２０３ラッチ及びカウンタ回路２０４クロック信号発生器２０５全加算器２０６Ｄ／Ａ変換手段２０７Ｄ／Ａ変換器２０７ａインバータ２０８デグリッチ及び増幅回路２０９コンパレータ２１０スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】それぞれがディジタルコードデータに従
ったアナログ電圧を出力することのできる複数のアナロ
グ電圧出力端子を有する出力電圧発生ブロックと、２つの入力端子と複数の微細値出力端子とを有し、前記
２つの入力端子に上記出力電圧発生ブロックの選択され
た連続する２つのアナログ電圧出力端子の出力電圧が入
力され、入力された２つのアナログ電圧の間の等間隔に
分圧された複数の微細調整電圧を上記微細値出力端子に
出力することのできる微調整出力電圧発生ブロックと、前記出力電圧発生ブロックの出力電圧または前記微調整
出力電圧発生ブロックの出力電圧のいずれかが選択的に
入力され、その入力電圧を緩衝増幅してアナログ出力信
号を出力するＤ／Ａ出力バッファブロックと、前記出力電圧発生ブロックの出力電圧と前記Ｄ／Ａ出力
バッファブロックの出力電圧とが入力され両出力電圧を
比較してその比較結果を出力する逐次比較ブロックと、前記逐次比較ブロックの出力する比較結果を参照して前
記微調整出力電圧発生ブロックに入力される前記出力電
圧発生ブロックの２つのアナログ電圧を選択し、前記Ｄ
／Ａ出力バッファブロックに供給される前記微調整出力
電圧発生ブロックの微調整電圧を順次切り換えるスイッ
チ制御手段と、を備えることを特徴とするＤ／Ａ変換回
路。
【請求項２】前記微調整出力電圧発生ブロックは、等
容量の複数のキャパシタの直列回路によって構成されて
いることを特徴とする請求項１記載のＤ／Ａ変換回路。
【請求項３】前記微調整出力電圧発生ブロックは、等
値の複数の抵抗の直列回路を含むものであることを特徴
とする請求項１記載のＤ／Ａ変換回路。
【請求項４】前記微調整出力電圧発生ブロックの直列
接続抵抗回路の両端にはそれぞれ緩衝増幅器が備えられ
ていることを特徴とする請求項３記載のＤ／Ａ変換回
路。
【請求項５】前記Ｄ／Ａ出力バッファブロックは、入
力電圧が非反転入力端子に入力され出力電圧が反転入力
端子に入力されるオペアンプによって構成されているこ
とを特徴とする請求項１記載のＤ／Ａ変換回路。
【請求項６】前記逐次比較ブロックには、第１、第２
の入力端子を有し、第２の入力端子に定電圧が入力され
るコンパレータと、一端が前記コンパレータの第１の入
力端子に接続されたキャパシタと、前記キャパシタの他
端に入力される電圧を前記出力電圧発生ブロックの出力
するアナログ電圧と前記Ｄ／Ａ出力バッファブロックの
出力するアナログ出力信号のいずれかに切り換える切換
スイッチと、が備えられていることを特徴とする請求項
１記載のＤ／Ａ変換回路。
【請求項７】前記逐次比較ブロックには、一端に前記
定電圧が入力され他端が前記コンパレータの第１の入力
端子に接続されたオン／オフスイッチがさらに備えられ
ていることを特徴とする請求項６記載のＤ／Ａ変換回
路。
【請求項８】前記逐次比較ブロックには、１つの若し
くは多段に接続されたインバータと、一端が前記インバ
ータ若しくはインバータ列の出力端子に接続され他端が
前記インバータ若しくはインバータ列の入力端子に接続
されたオン／オフスイッチと、一端が前記インバータ若
しくはインバータ列の入力端子に接続されたキャパシタ
と、前記キャパシタの他端に入力される電圧を前記出力
電圧発生ブロックの出力するアナログ電圧と前記Ｄ／Ａ
出力バッファブロックの出力するアナログ出力信号のい
ずれかに切り換える切換スイッチと、が備えられている
ことを特徴とする請求項１記載のＤ／Ａ変換回路。
【請求項９】前記逐次比較ブロックには、第１、第２
の入力端子を有し、第１の入力端子に前記Ｄ／Ａ出力バ
ッファブロックの出力するアナログ出力信号が入力さ
れ、第２の入力端子に前記出力電圧発生ブロックの出力
するアナログ電圧が入力されるコンパレータが備えられ
ていることを特徴とする請求項１記載のＤ／Ａ変換回
路。
【請求項１０】前記コンパレータの第１の入力端子と
前記Ｄ／Ａ出力バッファブロックの出力端子との間には
オン／オフスイッチが接続されていることを特徴とする
請求項９記載のＤ／Ａ変換回路。
【請求項１１】ビット数がｎのＤ／Ａ変換回路である
ときには、前記出力電圧発生ブロックでは、基準電位差
を（２ⁿ ＋１）分割し、２つの基準電位点を含めて（２
ⁿ ＋２）個の出力端子が備えられていることを特徴とす
る請求項１記載のＤ／Ａ変換回路。
【請求項１２】ビット数がｎのＤ／Ａ変換回路である
ときは、前記出力電圧発生ブロックは、（２ⁿ ＋１）個
の抵抗からなる直列抵抗接続体によって構成されている
ことを特徴とする請求項１１記載のＤ／Ａ変換回路。