JP3224808B2 - 冗長性ａ‐ｄおよびｄ‐ａ変換器の較正方法 - Google Patents

冗長性ａ‐ｄおよびｄ‐ａ変換器の較正方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は重み付き回路網および誤差補正を有する冗
長性Ａ−ＤおよびＤ−Ａ変換器に対する較正方法に関す
るものである。
〔従来の技術〕
種々の形式のシステムの間の最も重要で臨界的なイン
タフェースは通常、システムのアナログ部分とディジタ
ル部分との間の接続である。その際にディジタル回路と
アナログ回路との間のインタフェースはＤ−Ａ変換器を
必要とし、またアナログ回路とディジタル回路との間の
インタフェースはＡ−Ｄ変換器を必要とする。もちろん
現実には存在しない理想的な変換器はディジタルまたは
アナログ信号を遅れなしに、また誤差なしにアナログま
たはディジタル信号に変換する。多くの変換方法が知ら
れており、それらのうち一連のものはベルナード・ゴー
ドン（Bernard Gordon）の論文“線形電子式アナログ−
ディジタル変換アーキテクチュア、それらの原型、パラ
メータ、制限および応用（Liner Electronic Analog/Di
gital Conversion Architectures,Their Origin Parame
ters,Limitations and Appl;cations）”、米国電気電
子学会論文集、回路およびシステム編（IEEE Transacti
ons of Circuits and Systems）、第CAS−25号、1978年
７月に記載されている。同じ論文集にピー・アール・グ
レイ（P.R.Gray）およびディー・ジー・ホッジス（D.G.
Hodges）の論文“全MOSアナログ−ディジタル変換技術
（All MOS Analog/Digital Conversion Techiques）”
が記載されている。
多くの形式のＡ−ＤおよびＤ−Ａ変換器では、１つの
予め与えられた参照量から変換のために必要とされる量
を導き出す参照要素が必要とされる。この参照要素は重
み付き回路網を形成し、以下では重み付き要素と呼ばれ
る。実際には、重み付き回路網はたいてい抵抗、コンデ
ンサおよびトランジスタにより実現される。このような
変換器はたとえば、重み付き回路網がキャパシタンスか
ら成る電荷分配（電荷再配分）による変換器を代表例と
する逐次近似法で動作する。重み付き抵抗回路網はたと
えば重み付き電流による変換器または梯子形回路網（Ｒ
−2R）を有する変換器で知られている。
重み付き回路網を有する変換器では、重み付き要素が
互いに正確に予め定められた比を有することが重要であ
る。高精度の変換器に対しては、重み付き要素が高精度
でなければならない。しかし、重み付き要素は十分に正
確に製造され得ないので、問題が生ずる。従って、通常
は補正が行われる。補正のためには種々の方法がある
が、それぞれ欠点を有する。すなわち、レーザーにより
トリムされた抵抗回路網は製造工程およびチップ面積に
関して費用的に不利であり、また時間と共にドリフトを
生ずる。補正のための１つの別の方法は、補正PROMを使
用する方法である。この補正PROMには、トリム法の場合
のように、モジュールの製造後に補正値が、たとえばイ
ンターシル（Intersil）社によりモジュールICL7115で
実現されているように組み入れられる。
Ａ−ＤまたはＤ−Ａ変換器の較正のための１つの別の
方法は、たとえば米国特許第4,451,821号明細書および
エイチ．エス・リー（H.S.Lee）およびディー・エイ・
ホッジス（D.A.Hodges）論文“Ａ−Ｄ変換器に対する自
己較正技術（Self−Calibration Technique for A/D Co
nrerters）”、米国電気電子学会論文集、回路およびシ
ステム編（IEEE Transactions on Circuits on Circuit
s and Systems）、第CAS−30号、1983年３月から知られ
ている自己較正法である。逐次近似の前記の方法は、最
小の要素が二重に存在している２進重み付き回路網を前
提としている。その際、理想的な場合には、１つの重み
付き要素はすべての下位の重み付き要素（ビット）の和
に等しい。この自己較正ではステップ状に回路網の各重
み付き要素に対して、すべてのそれぞれ下位の重み付き
要素の重み和からの重み偏差が確認される。理想的には
零であるこの差から、明らかに、各重み付き要素に対応
付けられている重み誤差が決定され、この重み誤差が記
憶され、またその後に１つの変換過程を介して結果の補
正のために利用され得る。この重み誤差は通常、１つの
補正重みセット、たとえば１つの較正Ｄ−Ａ変換器また
は１つの特殊な回路網により求められ、また記憶され
る。個々の重み付き要素への補正重みの対応付けのた
め、１つの計算ユニット、たとえば１つのマイクロコン
ピュータが必要である。この公知の方法の１つの欠点
は、そのつどの理想値に関係する重み付き要素の補正の
原理に基づいて、また予定されている較正ステップに基
づいて、２進重み付き回路網しか使用され得ないことに
ある。
Ａ−ＤおよびＤ−Ａ変換器の速度および分解能を高め
るために、さらに、ゼット．ジー．ボヤシギラー（Z.G.
Boyacigiller）の論文“誤差補正146/29μs CMOSA−Ｄ
変換器（An Error Correcting 146/20μs CMOS A/D Con
verter）”、ISSCC81、第62頁以降から１つの誤差補正
法が知られている。コードオーバーラップ変換器とも呼
ばれるこのような冗長性Ａ−ＤまたはＤ−Ａ変換器は１
つの重み付き回路網により動作し、また逐次近似による
前記の方法で動作する。この変換器では１つの重み付き
要素とすぐ次の下位の重み付き要素との間の重み付き要
素の比は２よりも小さい１つの定数である。前記の論文
ではこの比は1.85である。それによってコード化に冗長
性が生じ、また示されている誤差補正アルゴリズムによ
り、コンパレータの不十分な整定時間により惹起される
上位の重み付きビットの変換の際の誤差が下位のビット
により補正され得る。
変換器の較正のため各ビット値は内部コンパレータお
よび正確に較正された入力電圧により測定され、また記
憶される。その後の変換の際には、メモリから取り出さ
れたビットが１つの計算機のなかで累算され、また結果
は誤差補正された２値コードで存在する。しかしなが
ら、その際に、２値コードのビット幅は冗長コードのビ
ット幅にくらべて相応に小さい。冗長性変換器に対する
自己較正方法はこれまでに知られていない。
〔発明が解決しようとする課題〕
本発明の課題は、冗長性Ａ−ＤおよびＤ−Ａ変換器に
対する較正方法であって、変換器の変換速度、分解能お
よび精度をさらに向上し得る方法を提供することであ
る。
〔課題を解決するための手段〕
この課題は、本発明によれば、重み付き回路網および
誤差補正を有する冗長性Ａ−ＤおよびＤ−Ａ変換器の較
正方法において、ｎステップによる測定により、回路網
の最下位の重み付き要素を除いた各重み付き要素がそれ
ぞれ下位の重み付き要素の関数として決定され、それら
の値がパラメータとして中間記憶され、続いて重み付き
要素の各々がすべての重み付き要素の和を基準にして測
定結果に関係して計算ユニットにより計算され、記憶さ
れることにより自己較正が行われることにより解決され
る。
本発明は、重み付き回路網を有する１つの冗長性変換
器に対して自己較正を、重み付き要素がそれらの重み付
けにより決定され、またこれらの重み値がＡ−Ｄおよび
Ｄ−Ａ変換のためにそれ自体は公知の誤差補正法の助け
をかりて利用されることにより行うという思想に基づい
ている。
以下では、重み付きキャパシタンス回路網を有する逐
次近似法によるＡ−Ｄ変換器により本発明を一層詳細に
説明する。このような重み付き回路網はリー他、ボヤシ
ギラー他およびドモガラの前記論文からも公知である。
しかし、強調されなければならないことは、本発明は決
してキャパシタンス回路網を有する変換器および逐次近
似法で動作する変換器に限定されていないことである。
本発明の対象は他の原理で動作する変換器にも有利に使
用され得る。
〔実施例〕
Ａ−Ｄ変換器の図面に示されている２つの実施例によ
り本発明を説明する。図面中で同一の要素には同一の参
照符号が付されている。本発明による方法を実施するた
めの基本要素は図面中で同一である。
変換器はキャパシタンスC0〜Cnを有する重み付きキャ
パシタンス回路網CNを含んでおり、それに１つのスイッ
チ回路網SNのなかでスイッチが対応付けられている。出
力端、すなわち重み付きキャパシタンス回路網CNの加算
点SPはコンパレータＫの入力端に接続されており、この
コンパレータの後に逐次近似レジスタSARが接続されて
いる。ビットの内部、すなわち冗長性の数ｎに相応する
逐次近似レジスタの出力端ｎが一方では変換器の出力端
OUTを形成し、また他方では変換器の原理に相応してス
イッチ回路網SNに、また実施例では計算ユニットREにま
たはレジスタDARを有するＤ−Ａ変換器に負帰還されて
いる。２つの参照電圧UR1およびUR2によりまた変換すべ
きアナログ信号の入力端UIにより固定されている入力端
を有する入力マルチプレクサMUXは出力側でスイッチ回
路網SNに通じている。タイムコントロールユニットおよ
び較正を実行するための較正論理ユニットTCNがマルチ
プレクサMUXもスイッチが回路網SNも制御し、またデー
タ線を介して、もちろんメモリ要素を含んでいる計算ユ
ニットREと接続されている。
さて、図面に示されている装置により本発明による方
法の３つの実施例を説明する。その際に常に、すべての
重み付き要素の和、すなわちすべてのキャパシタンスC0
〜Cnの和が関係量ないしユニット値として利用されるこ
とが前提とされる。本発明による較正方法は、ｎステッ
プで最下位要素を除いて重み付き要素の各々がそれぞれ
下位の重み付き要素を基準として、または相応に各ビッ
トがそれぞれ下位のビットを基準として表されることに
基づいている。それによって、各個の重み付き要素また
はビットをすべての重み付き要素の全体または和を基準
として計算することを可能にする１つの方程式群が得ら
れる。それによってボヤシギラーの論文に従って２進出
力コードの計算が可能である。
実際には先ず最下位の重み付き要素が測定項と一緒に
パラメータとみなされ、また方程式群がパラメータに関
係して計算される。続いて、すべての重み付き要素の和
が正規化値として利用され、また次いで各重み付き要素
の値が正規化値を基準として計算され、また記憶され
る。
本発明の実施例を説明する前に理解を容易にするため
第１図に示す２進に重み付けされた回路網の較正方法に
ついて説明する。図１において、レジスタDARを有する
Ｄ−Ａ変換器の出力端は結合キャパシタンスCKを介して
重み付き回路網CNの加算点SPと接続されている。データ
線を介して計算ユニットとのデータ交換が可能である。
レジスタDARの入力端は逐次近似レジスタSARの出力端を
形成している。
検査すべきキャパシタンスはすべてのより小さいキャ
パシタンスの和プラス１つの誤差項に等しいという関係
が成り立つ。ステップ状にキャパシタンスC1〜Cnの各々
が下位の重み付き要素の和と比較され、また誤差項が測
定される。この方法は第１図中に示されている要素によ
り実行され、その際に計算ユニットREは各ステップの値
またはパラメータを記憶する。そのために、検査すべき
キャパシタンス、より下位に重み付けされたキャパシタ
ンスおよび誤差項が保持される。すべてのステップの終
了の後に下記の方程式群GS1が得られる。
C1＝C0 ＋E1 C2＝C0＋C1 ＋E2 （GS 1） C3＝C0＋C1＋C2 ＋E3 ……………………………… Cn＝C0＋C1＋C2………＋Cn−１＋En C0＝C1＋C2＋C3＋……＋Cn＝FS 最後の式は、すべてのキャパシタンスの和がユニット
値FS（フルスケール）に等しいことを意味する。前記の
較正過程によりすべての誤差項Eiが求められる。計算ユ
ニットREにより次いで方程式群GS1が解かれ、またキャ
パシタンスCiが誤差項Eiの関数として表される。この方
法は先ずリー他の前記の論文の場合と類似の項に通ず
る。誤差項がアノニムにとどまり、またその後にアナロ
グ誤差補償が行われる公知の方法との相違点として、本
発明による方法では、誤差項が、アナログ補償が必要で
なく、またＡ−Ｄ変換器のディジタル出力コードが補正
されるように、決定される。
この方法の別のものにおいては、キャパシタンスCiの
それに対応付けられている理想値からの偏差も、この理
想値が前もって知られているならば、表され得る。前記
の自己較正方法によるキャパシタンスCiの決定により、
対応付けられているキャパシタンスに相応する各ビット
の値が全体回路網を基準として知られている。しかし回
路網CNはコードオーバーラップで動作する１つの冗長性
回路網であるので、２進コードへの冗長性コードのもう
１つのコード変換が必要である。このコード変換はたと
えばボラシギラーにより説明されている方法に従って同
時誤差補正により行われる。
第２図に示されている本発明による方法の第１の実施
例はほぼ２進に重み付けされていない回路網、すなわち
コードオーバーラップがより大きい回路網にも適してい
る。第２図によれば、逐次近似レジスタSARの出力端は
計算ユニットREに負帰還される。１つのＤ−Ａ変換器は
この方法では必要でない。この第１の実施例によれば、
各キャパシタンスまたは各重み付き要素は或る数の下位
のキャパシタンスまたは重み付き要素の和として表され
る。しかし、本発明のこの実施例を実施するための前提
条件は、このことが実際に可能であることである。この
ことは、キャパシタンスまたは重み付き要素がすべての
より小さいキャパシタンスまたは重み付き要素の和より
も大きくてはならないことを意味する。しかし、実際に
は、このことは重要な制約ではない。なぜならば、コー
ド間隙（誤りコード）を生じさせないために、良好な変
換器はいずれの場合にもこの条件を満足しなければなら
ないからである。
第１図について説明した方法に相応して進められる本
発明による方法により、いま検査すべきキャパシタンス
の各々が下位に重み付けされたキャパシタンスと比較さ
れ、また方程式群GS2が得られる。
本発明による自己較正の方法により計数Dijは知られ
ている。方程式群GS2からキャパシタンスCiに対する値
が計算ユニットREにより決算され得る。計数Dijは値０
または１のみをとり得るので、計算の結果は制限された
範囲内のみでも正確である。しかし基本的に各自己較正
方法において少なくとも１つの量子化精度が考慮されな
ければならないので、この制限はあまり大きい意味を有
していない。さらに、１つの冗長性変換器では必要な数
の２進ビットに相応する数よりも多くの内部ビットも設
けられ得る。
第３図に示されている本発明による方法の第２の実施
例では、再び各重み付き要素、すなわち各キャパシタン
スがステップ状にすべての下位キャパシタンスの和と比
較される。逐次近似レジスタSARの出力端は、データ線
を介して計算ユニットREと接続されているレジスタDAR
を有するＤ−Ａ変換器に通じている。レジスタDARの出
力端はマルチプレクサMUXの１つの別の入力端に接続さ
れている。
第１図で説明した方法と異なりこの実施例では、より
下位のビットのキャパシタンスの和を加算すべき誤差項
は求められず、下位の重み付き要素の和に当てるべき１
つの誤差電圧が求められる。この誤差電圧はユニット電
圧からの偏差として生ずる。なぜならば、より下位の要
素の和は典型的には等しくなく、決定すべき重み付き要
素よりも大きいからである。より下位の重み付き要素の
和に当てるべきこの決定された電圧成分が知られていれ
ば直ちに、この対応付けられているビットと重み付き回
路網の残余との間の正確な比が知られている。この検査
はすべてのビットに対して行われる。自己較正のこの第
１のステップの後に下記の方程式群GS3が得られる。
C1＝（１−dU1）・C0 C2＝（１−dU2）・（C0＋C1） （GS 3） C3＝（１−dU3）・（C0＋C1＋C2） ………………… Cn＝'1−dUn）・（C0＋C1＋C2＋…＋Cn−１） C0＋C1＋C2＋C3＋……＋Cn＝FS 方程式群GS3のなかの量dUiは無次元である。なぜなら
ば、それらはフルスケールまたはユニット電圧を基準に
しているからである。知られている誤差電圧dUiにより
計算ユニットREによりキャパシタンス値Ciが計算され
る。その際に、較正すべきＡ−Ｄ変換器が誤差電圧dUi
の量子化そのもののために使用され得るという特性が利
用される。この本発明による較正方法の第１のパスの結
果は、変換器が比較的不正確であるために、同じく比較
的不正確である。しかし、本発明による方法によれば、
変換器の精度が反復的に改善され得る。
精度の反復的な改善を行うこの本発明による自己較正
方法は、第１のパスで誤差電圧dUiがなお比較的不正確
な変換器により決定され、キャパシタンスCiが求めら
れ、また誤差電圧dUiが量子化されるように行われる。
反復方法のすぐ次のパス、１つの純粋な計算パスでは、
第１のパスで得られた結果が、キャパシタンスを再びよ
り正確に決定し得るために使用される。
自己較正方法は、２つのパスの結果の間で１つの偏差
規範が満足されているならば、終了される。この偏差規
範はたとえば変換器の所要精度または要素に対する可能
な計算精度から寄生的な特性を考慮に入れて得られる。
しかし、規範として計算ループの１つの固定の数、たと
えば10または15が予め定められることは好ましい。
反復的な方法による本発明による自己較正過程は実際
上も理論上も迅速に、その質が従来の技術から公知の変
換器においても質を決定するパラメータ、すなわちたと
えば分解能、オフセットおよびノイズに本質的に関係す
る１つの正確な解に収斂する。反復法に基づいて、変換
器のマッチング許容差が数％であったとしても、変換器
の特に高い精度が達成される。
従来の技術から公知の冗長性変換器と異なり、本発明
の方法による自己較正変換器では要素のマッチングと費
用、たとえば回路費用との間の不利な関係が生じない。
さらに、本発明による自己較正方法は、冗長性変換器が
比較的集積しにくいとしても、制約されずに冗長性の重
み付き回路網に採用可能である。２進変換器はこの観点
でより容易に実現され得る。なぜならば、集積の際に同
一の構造が非常に良好に製造され得るからである。この
理由から冗長性変換器に対する自己較正はすべての公知
の従来技術とくらべての本質的な改善を意味する。
２つの実施例により説明された本発明による方法の利
点は、制約なしにまたはわずかな制約で冗長性の重み付
き回路網に、従ってまたコードオーバーラップの原理に
より動作する変換器に適していることにある。さらに、
これらの変換器に対して本発明による方法は容易に実現
可能である。もう１つの利点は、本発明による自己較正
方法に対しては場合によっては１つの固有の較正Ｄ−Ａ
変換器しか必要でないことから生ずる。しかし、場合に
よっては２進の重み付き回路網に対する比較可能な自己
較正方法の場合よりも高い計算費用が生ずる。
本発明による方法において必要な、測定により求めら
れた方程式群の解に対しては、従来の技術から一般に知
られているような計算方法が適している。すなわち第１
の実施例はマトリックス反転により１つの正確な解に通
ずる。第３図の反復法では、計算に対する出発値を用い
ることは目的にかなっており、その際にこれらの出発値
は有利に重み付き要素の理想値を表す。本発明による方
法の実施のために必要なメモリのメモリ特性への要求条
件に応じて、たとえば１つのROMを出発値メモリとし
て、また補正値または求められたキャパシタンス値に対
して１つのRAMまたはEEPROMを使用することができる。
【図面の簡単な説明】
第１図は２進に重み付けされた回路網の較正方法を説明
するためのＡ−Ｄ変換器の概略説明図、第２図及び第３
図は本発明による方法の第１及び第２の実施例のＡ−Ｄ
変換器の概略回路図である。 C0〜Cn……重み付き要素 CK……結合キャパシタンス CN……重み付き回路網 DAR……レジスタ Ｋ……コンパレータ MUX……入力マルチプレクサ RE……計算ユニット SAR……逐次近似レジスタ SN……スイッチ回路網

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】重み付き回路網および誤差補正を有する冗
    長性Ａ−ＤおよびＤ−Ａ変換器の較正方法において、ｎ
    ステップによる測定により、回路網の最下位の重み付き
    要素を除いた各重み付き要素（C1〜Cn）がそれぞれ下位
    の重み付き要素の関数として決定され、それらの値がパ
    ラメータとして中間記憶され、続いて重み付き要素（C0
    〜Cn）の各々がすべての重み付き要素の和（FS）を基準
    にしてディジタル係数（Dij）の関数として計算ユニッ
    ト（RE）により計算され、記憶されることにより自己較
    正が行われ、 ａ）ステップ状に、 a1）回路網の最下位の重み付き要素（C0）を除いた各重
    み付き要素（C1〜Cn）が、それぞれディジタル係数（D
    ij）を乗算されたすべての下位の重み付き要素の和とし
    て決定され、 a2）パラメータが中間記憶され、 ｂ）各重み付き要素（C0〜Cn）の重みが計算ユニット
    （RE）により中間記憶されたパラメータから計算され、 ｃ）各重み付き要素の重みが回路網のすべての重み付き
    要素（C0〜Cn）の重み和（FS）を基準にして形成され、
    記憶される 過程を含んでいることを特徴とする冗長性Ａ−Ｄおよび
    Ｄ−Ａ変換器の較正方法。
  2. 【請求項２】重み付き回路網および誤差補正を有する冗
    長性Ａ−ＤおよびＤ−Ａ変換器の較正方法において、ｎ
    ステップによる測定により、回路網の最下位の重み付き
    要素を除いた各重み付き要素（C1〜Cn）がそれぞれ下位
    の重み付き要素の関数として決定され、それらの値がパ
    ラメータとして中間記憶され、続いて重み付き要素（C0
    〜Cn）の各々がすべての重み付き要素の和（FS）を基準
    にして誤差電圧（dUi）の関数として計算ユニット（R
    E）により計算され、記憶されることにより自己較正が
    行われ、 ａ）ステップ状に a1）誤差電圧（dUi）または誤差電流が、回路網の最下
    位の重み付き要素（C0）を除く各重み付き要素（C1〜C
    n）とそれぞれ下位のすべての重み付き要素との比を基
    準にして決定され、 a2）パラメータが中間記憶され、 ｂ）各重み付き要素（C0〜Cn）の重みが計算ユニットに
    より中間記憶されたパラメータから計算され、結果が中
    間記憶され、 ｃ）中間記憶された結果が要素毎に、計算された重み
    の、場合によっては先行のパスで中間記憶された結果と
    比較され、 ｄ）規範が満足される際に、重み付き要素（C0〜Cn）の
    計算された重みが中間記憶され、 ｅ）各重み付き要素の重みが回路網のすべての重み付き
    要素（C0〜Cn）の重み和を基準にして形成され、記憶さ
    れ、較正方法が終了され、 ｆ）過程ｂ）で計算かつ中間記憶された重みにより、過
    程ｂ）による重み付き要素の計算が繰り返される 過程を含んでいることを特徴とする冗長性Ａ−Ｄおよび
    Ｄ−Ａ変換器の較正方法。
  3. 【請求項３】誤差電圧または誤差電流が較正すべき変換
    器自体により決定され、量子化されることを特徴とする
    請求項２記載の方法。
  4. 【請求項４】規範として固定の数のパスが予め定められ
    ることを特徴とする請求項２または３記載の方法。
  5. 【請求項５】規範として２つのパスの間の偏差値が予め
    定められることを特徴とする請求項２または３記載の方
    法。
  6. 【請求項６】第１の較正パスの際に各重み付き要素（C0
    〜Cn）に対する重み出発値が１つの固定値メモリから取
    り出されることを特徴とする請求項２〜５のいずれか１
    つに記載の方法。
  7. 【請求項７】各重み付き要素（C0〜Cn）の計算された重
    みが冗長ビット幅を有するワードとして記憶されること
    を特徴とする請求項１〜６のいずれか１つに記載の方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559716B1 (en) 2015-08-28 2017-01-31 Renesas Electronics Corporation AD converter, AD convert apparatus, and AD convert method

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0536504B1 (en) * 1991-08-15 1997-11-19 Texas Instruments Incorporated Calibration of a system comprising a reconfigurable sequence of stages
US6169502B1 (en) * 1998-05-08 2001-01-02 Cirrus Logic, Inc. Pipelined analog-to-digital converter (ADC) systems, methods, and computer program products
US6229465B1 (en) * 1999-04-30 2001-05-08 International Business Machines Corporation Built in self test method and structure for analog to digital converter
DE19936327C2 (de) * 1999-08-02 2003-04-24 Infineon Technologies Ag Verfahren und Vorrichtung zur Durchführung von ratiometrischen Messungen unter Verwendung eines Analog/Digital- oder eines Digital/Analog-Umsetzers, Analog/Digital- oder Digital/Analog-Umsetzer, und Verfahren zum Betreiben eines Analog/Digital- oder Digital/Analog-Umsetzers
US6424276B1 (en) * 1999-09-09 2002-07-23 Cirrus Logic, Inc. Successive approximation algorithm-based architectures and systems
US6348885B1 (en) * 1999-09-09 2002-02-19 Cirrus Logic, Inc. System and method for digitally calibrating an analog-to-digital converter
US6292125B1 (en) 1999-09-29 2001-09-18 Lsi Logic Corporation Digital-to-analog converter using weights stored in a weight table
US6563444B2 (en) * 2001-03-30 2003-05-13 Iowa State University Research Foundation, Inc. Apparatus for and method of performing a conversion operation
DE10314189B4 (de) * 2003-03-28 2006-05-11 Infineon Technologies Ag Verfahren und Vorrichtung zur Kalibrierung eines gewichteten Netzwerks
US6975950B2 (en) * 2003-12-18 2005-12-13 Analog Devices, Inc. Variable resolution digital calibration
WO2007041378A1 (en) * 2005-09-30 2007-04-12 Cirrus Logic, Inc. Calibration of a redundant number system successive approximation analog-to-digital converter
DE102006029734B4 (de) * 2006-06-28 2014-02-06 Lantiq Deutschland Gmbh Binäres Netzwerk für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler mit redundantem Gewicht
KR100845134B1 (ko) * 2006-11-06 2008-07-09 삼성전자주식회사 디지털 자동 보정기능을 가지는 파이프 라인아날로그-디지털 변환기 및 그것의 디지털 보정방법
US7733258B2 (en) 2008-09-30 2010-06-08 Freescale Semiconductor, Inc. Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor
US7868796B2 (en) * 2008-09-30 2011-01-11 Freescale Semiconductor, Inc. Self-calibrating data conversion circuitry and method therefor
US7876254B2 (en) * 2008-09-30 2011-01-25 Freescale Semiconductor, Inc. Data conversion circuitry having successive approximation circuitry and method therefor
US7880650B2 (en) 2008-09-30 2011-02-01 Freescale Semiconductor, Inc. Method and apparatus for testing data converter
US7868795B2 (en) * 2008-09-30 2011-01-11 Freescale Semiconductor, Inc. Data conversion circuitry with an extra successive approximation step and method therefor
US8111178B2 (en) * 2009-11-26 2012-02-07 Mediatek Inc. Calibration method and related calibration apparatus for capacitor array
US8717214B1 (en) 2011-02-08 2014-05-06 Maxim Integrated Products, Inc. Precision sub-RADIX2 DAC with linearity calibration
US8330634B2 (en) 2011-02-08 2012-12-11 Maxim Integrated Products, Inc. Precision sub-radix2 DAC with linearity calibration
TWI545903B (zh) * 2011-03-17 2016-08-11 安娜卡敦設計公司 類比轉數位轉換器（ａｄｃ）之校正
US8477052B2 (en) 2011-04-05 2013-07-02 Freescale Semiconductor, Inc. Method and apparatus for self-test of successive approximation register (SAR) A/D converter
DE102011110115B4 (de) * 2011-08-15 2015-02-26 Texas Instruments Deutschland Gmbh Vorrichtung und Verfahren zum Messen der DNL eines SAR ADC
DE102014200624B3 (de) 2014-01-15 2015-03-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Digital-Analog-Wandler, Analog-Digital-Wandlern und Verfahren zur Kalibrierung eines Digital-Analog-Wandlers
JP6372102B2 (ja) * 2014-03-10 2018-08-15 株式会社ソシオネクスト アナログデジタル変換回路
US9337860B1 (en) 2014-07-03 2016-05-10 Maxim Integrated Products, Inc. Precision sub-RADIX2 DAC with analog weight based calibration
US9673832B2 (en) * 2015-05-15 2017-06-06 Mediatek Inc. Successive approximation analog-to-digital converter and accuracy improving method thereof
TWI556585B (zh) * 2015-06-11 2016-11-01 矽創電子股份有限公司 類比至數位轉換裝置及相關的校正方法及校正模組
US9473164B1 (en) * 2015-06-26 2016-10-18 Freescale Semiconductor, Inc. Method for testing analog-to-digital converter and system therefor
US9692441B2 (en) * 2015-06-30 2017-06-27 Renesas Electronics Corporation AD converter and AD conversion method
JP6741464B2 (ja) * 2016-04-27 2020-08-19 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及びテスト方法
CN107248864B (zh) * 2017-06-08 2020-09-08 中国电子科技集团公司第二十四研究所 基于权重校准的高精度模数转换器及转换方法
US11196437B1 (en) 2020-12-01 2021-12-07 Infineon Technologies Ag System and method for testing an analog-to-digital converter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4318085A (en) * 1978-06-01 1982-03-02 The Bendix Corporation Method and apparatus for conversion of signal information between analog and digital forms
US4336526A (en) * 1978-08-04 1982-06-22 Intersil, Inc. Successive approximation analog-to-digital converter using non-binary series
JPS56122524A (en) * 1980-03-04 1981-09-26 Nippon Telegr & Teleph Corp <Ntt> Digital-to-analog converter
US4399426A (en) * 1981-05-04 1983-08-16 Tan Khen Sang On board self-calibration of analog-to-digital and digital-to-analog converters
US4451821A (en) * 1981-11-03 1984-05-29 Texas Instruments Incorporated Combination of analog to digital converter and error correction circuit
JPS60212030A (ja) * 1984-04-04 1985-10-24 Matsushita Electric Ind Co Ltd デジタル・アナログ変換回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559716B1 (en) 2015-08-28 2017-01-31 Renesas Electronics Corporation AD converter, AD convert apparatus, and AD convert method

Also Published As

Publication number Publication date
US4970514A (en) 1990-11-13
EP0320642A1 (de) 1989-06-21
ATE112655T1 (de) 1994-10-15
EP0320642B1 (de) 1994-10-05
JPH01194609A (ja) 1989-08-04
DE3851747D1 (de) 1994-11-10

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