JPS60212030A - デジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号をアナログ信号に変換して使用
するシステム（例えば、デジタル・オーディオ・システ
ム、デジタル・サーボ・システム１デジタル・信号処理
システム等）に用いることができるデジタル・アナログ
変換回路に関するものである。

従来例の構成とその問題点 近年、デジタル・オーディオの普及とともに、アナログ
・デジタル変換回路、デジタル・アナログ変換回路の性
能・コストの改善が重視されている。

以下図面を参照しながら従来のデジタル・アナログ変換
回路（以下ＤＡコンバータ回路と略す）について説明す
る。第１因は従来のＤＡコンバータ回路のブロック図で
ある。（１）は主ＤＡコンバータ、（２）は補助ＤＡコ
ンバータ、（３）はランプ関数発生器、（４）はコンパ
レータ、（５）はフリップフロップ、（６）は論理積ゲ
ート、（７）はカウンタＡ　ｓ　（８）はメモリ（ＲＡ
）／ｉと略す）　％　（９）はカウンタＢ％（１０はセ
レクタであり、ランプ関数発生器（３）で発生した直線
性の良いランプ関数信号（６）を比較基準として誤差の
大きい上位ビットの誤差をあらかじめめ、それをＲＡＭ
　（８）に記憶しておき、通富のＤＡコンバータとして
動作させる場合は、デジタル入力（ロ）にＲＡＭ　（８
）から読み出した上記誤差量を逆極性にて加算し、直線
性を改善する構成である。第２図は従来例の説明のため
のタイミング図である。

以上のように構成されたＤＡコンバータ回路についてそ
の動作を以下に説明する。主ＤＡコンバータ（１）は、
直線性が高Ｑ±０．１％（９ビット精度）、分Ｍ鮨が１
４ビツトＯＤＡコンバータである。従って少くとも上位
５ビツトの補正を必要とする。まず補正量をめるために
、モード切替信号Ｑ４を校正モードにする。このモード
切替信号Ｑ→により市カウン々Ａ　Ｃ７）−力ラン々Ｒ
（９）お上びフリップフロップ（５）をクリアし、セレ
クタＱＯはカウンタＢ（９）の出力を選択するようにす
ると同時に、ランプ関数発生器（３）によりランプ関数
信号（２）を発生させる。

ここで下位ビット群を°０”に設定し、又、ＲＡＭ（８
）の出力が補助ＤＡコンバータ（２）に入力されないよ
うにしておく。仁の場合の主ＤＡコンバータ（１）及び
補助ＤＡコンバータ（２）の入力はすべて＠θ″であり
、出力はｅ。である。

第２図に示すように、ランプ関数信号０のレベルがｅｇ
を越えるとコンパレータ（４）が動作し、ＲＡＭ（８）
の００番地にカウンタＡ（７）の内容（この場合０）を
書き込んだ後フリップフロップ（５）をセットし、カウ
ンタＡ（７）のカウントを開始する。又、同時にカウン
タＢ（９）を１だけカウントアツプする。その結果、主
ＤＡコンバータ（１）の入力は”００００１Ｇ・・・０
”となり、出力はｅｌとなる。

次にランプ関数信号ＱＩのレベルがｅｌに達すると再び
コンパレータ（４１が動作し、前と同様にカウンタＡ（
７）の内容をＲＡＭ　（ｓ）の０２番地に書き込むと同
１時にカウンタＢ（９）を１だけカウントアツプする。

ここで宙・き込まれたカウンタＡ　（７）の内容が以下
に示すように上位ビットパターン”００００１″に対す
る誤差補正量となる。

今、ランプ関数信号（至）の直線性は理想的であり、主
ＤＡコンバータ（１）の出力がｅｌｌｌ　（”’上位５
ビット入力がすべて１の場合の出力）になるまでのカウ
ント数がｇ１２８２　（２進数では１１１１１０・・・
０）、すなわち１カウントが１．／２　ＬＳＨに対応す
るように調整されているものとする。

先ず、主ＤＡコンバータ（１）の出力がｅｌの場合、ｅ
ｌが誤差を含まないとすると、カウント数は１０２４（
２進数で００００１０・・・０）であるが、例えば＋５
．６ＬＳＢの誤差を持つ場合は、カウント数は、１０２
４十５．５Ｘ２＝１０８５　（２進数で００００１０・
・・０１０１１）　となる。カウンタＡ（７）の内容を
ＲＡＭ　（８）に書き込む場合、下位の６ビツト程度、
すなわち００１０１１”を書き込めば、誤差量を記憶し
たことになる。

同様にして負の誤差（例えば−５，５ＬＳＢ）を持つ場
合は、上記のようにしてめた誤差量は”１１０１０１″
　となり、最上位ビットを符号ビットに割り当てれば、
１０進数で−１１すなわち、−５，５ＬＳＢとなる。

このようにして、カウンタＢ（９）の内容を順次更新し
、上位５ビツトでできる全ワード（８２個）に対する誤
差量をＲＡＭ　（８）に記憶すると、カウンタＢ（９）
からのオーバーフロー信号（ト）によりフリップフロッ
プ（５）をリセットし、校正モードを完了する。

校正モード終了後は、自動的に通常ＤＡモードになり、
セレクタＱＯはデジタル入力（ロ）を選択し、又、ＲＡ
Ｍ（８）は読み出しモードになる。この場合デジタル入
力（ロ）に対する補正量がＲＡＭ　（８）より読み出さ
れ、補助ＤＡコンバータ（２）により加算されるため、
直線性の良いＤＡコンバータ回路を実現できる。

しかしながら、上記のような構成においては、補正を行
うための基準として極めて直線性の良いランプ関数発生
器（３）を必要とし、実際上１４ビット以上の直線性を
もったＤＡコンバータを実現できないと云う問題を有し
ていた。又、校正の必要な上位ビット（本従来例の場合
、上位５ビツト）の全ビットパターン（本従来例の場合
８２通り）に対して補正量をめてＲＡＭ　（８）に蓄え
る構成であるので、校正の必要なビット数が増すと朧の
記憶容量が非常に大きくなり、又校正時間も２のべき乗
に比例して長くなると云う問題も有していた。例えば、
１６ビツトのＤＡ変換を実現する場合、上位７ビツトの
補正が必要であり、ＲＡＭの容量及び校正時間は４倍に
なる。

さらに、校正モードと通常ＤＡモードは時間的に同時に
行うことはできず、校正中は、通常のＤＡ動作を止めな
ければならず、止められない場合は、温度ドリフトや経
時変化があっても次に止められるまで校正が行えないと
云う問題も有していた。

発明の目的 本発明の目的は、校正を行うためのランプ関数発生器を
必要とせず、主ＤＡコンバータもしくは補助ＤＡコンバ
ータ自身を基準として校正を行い、かつ校正は主ＤＡコ
ンバータの各ビット毎に行うようにして、補正値を記憶
するＲＡＭは小容量のものでも良く、シかも、通常のデ
ジタル・アナログ変換動作（ＤＡ動作と略す）中に校正
を並行して行う構成にすることにより、通常ＯＤＡ動作
を中断することなく温度ドリフトや経時変化を即座に補
正することを可能にするＤＡコンバータ回路を提供する
ことである。

発明の構成 上記目的を達成するために、本発明のＤＡコンバータ回
路は、出力の結合された主ＤＡコンバータと補助ＤＡコ
ンバータとを具備し、ｎを正整数として２１と２ｉ−１
（ｓ　＝　１．２．・・・ｎ）のテストデータ系列を主
記主ＤＡコンバータに入力し、上記主ＤＡコンバータの
矩形波状の出力波形を観測し、上記矩形波が直流波形と
なるように補正データを上記上又は補助ＤＡコンバータ
に加えて補正値を決定しかつＲＡＭ（に蓄えて補正を行
うコントロール部を有する構成にしたものであり、コン
トロール部は補正を常時繰返えして行うことにより、ラ
ンプ関数発生器を必要とせず、補助特性及び温度変化や
経時変化に対しても常に補正を行い、高精度を保持しつ
づけることができるものである。

実施例の説明 以下本発明の一実施例におけるＤＡコンバータ回路を図
面を参照しながら説明する。

第８図は本発明のＤＡコンバータ回路のトリミング動作
を説明するためのブロック図を示すものであり、（１）
は主ＤＡコンバータ、（２）は補助ＤＡコンバータ、（
ホ）は誤差検出器である。又、第４図は上記トリミング
動作を説明するためのアナログ出力信号のタイミング図
を示すものである。

先ず、主ＤＡコンバータ（１）にデジタル入力として２
１と２１−１　の値を交互に入力する（但しｉは本発明
ＯＤＡコンバータの全ビット数をｎとして、Ｑ　’、ｉ
　（：　ｎを満す整数である）。このデジタル入力は主
ＤＡコンバータ（１）によりＤＡ変換され、第４図（ａ
）に示すような矩形波状のアナログ出力が得られる。主
ＤＡコンバータ（１）の誤差か−ＬＳＢ　（−２ 最小ヒツト数）以下の場合は、上記矩形波のレベル差は
ＴＬＳＢ　＜レベル差＜ＴＬＳＢとなっているはずであ
る。

誤差かＴ　ＬＳＢ以下か否かの判定は次のようにして行
なう。すなわち、主ＤＡコンバータ（１）が２ｉ−１を
ＤＡ変換している期間だけ、補助ＤＡコンバータ（２）
に基準ＬＳＢ　（即ち２°）のデジタル値を入力し、主
ＤＡコンバータ（１）の出力に加え合わせれば、アナロ
グ出力は、誤差なしの場合直流となるのに対し、Ｔ　Ｌ
ＳＢ以下の誤差のある場合は、第４図（ｂ）のようにな
り、さらにＴ　ＬＳＢを加えるか引くかした時にこの矩
形波の位相が反転する。第４図（ｃ）はこの場合を示し
、ここでは２１のレベルの方が低くなっている。これに
より判定が可能であり、位相が反転しない場合は、−！
−ＬＳＢ以上の誤差が発生している仁とになり補正を行
う。

補正はＭＳＢ　（最上位ビット）を基準にして行うこと
も可能であるし、ＬＳＢ　（最下位ビット）を基準にし
て行うことも可能である。例えば、　ＬＳＢを基準にし
て行う場合は、２１をＤＡ変換する期間に補正値を補助
ＤＡコンバータに入力する。補助ＤＡコンバータの誤差
はＴ　ＬＳＢ以内に入っていると仮定す、る。

補正値をいくらにするかは以下の手順で決まる。

先ず、ｉ＝：１として、２ビツト目の誤差量をＬＳＢを
基準にして測定する。上記のごとく、２１を主ＤＡコン
バータでＤＡ変換した時のアナログ信号出力のレベルと
、　（２”−１）を主ＤＡコンバータでＤＡ変換するの
と同時に基準ＬＳＢを補助ＤＡコンバータでＤＡ変換し
た時のレベルとを比較し、２１をＤＡ変換した時のレベ
ルの方が高ければ、補正値を一！−−１，−一・・・と
順にｍ−づつ減じながら、２１２リ　２９　２ をＤＡ変換する期間、補助ＤＡコンバータに加えてゆき
、２ｉ−１の期間のレベルの方が高くなった時点もしく
はその直前の時点での補正値が２ビツト目の誤差量とし
て、＋−ＬＳＢの精度でまる。

逆に、２１をＤＡ変換した時のレベルの方が低い場合は
、補正値を＋−，＋１．＋７．・・・と増しながら、上
記と同じ手順で補正値をめることができる。

次に、ｉ　＝　２として、同様の手順により、各ビット
の補正値を得ることができる。但し、（２ｒ−１）をＤ
Ａ変換する場合、前回までにめた下位ビットの補正値を
すべて加え合わせた値を補助ＤＡコンバータに入力して
下位ビットからの誤差を打ち消しておく必要がある。以
下同様にして、ｉ＝ｎまでの各ビットの補正値をめるこ
とができる。

以上の説明では、基準ＬＳＢを２ｉ−１に加えたが、２
１から引くことによっても同じ効果が得られることは云
うまでもない。

又、補正値を加えるタイミングは、補正値の極性を換え
て２４−１をＤＡ動作する期間に加えても同様に誤差量
の測定が行える。

さらに、上位ビットを基準として補正を行う場合は、以
下の手順による。先ず、２ｎと２ｎ−１とをＤＡ動作し
た場合のレベル差の測定値をＥｏとおき、各ビットの持
っている誤差をδｉ　（１＝ｎ−１、ｎ−２・・・１）
とすると、 烏＝　−ａｎ−、−ａ、・・・−δ１　・・・・・・　
（１）と表わされる。次に２１−１と２１−１−１　と
をＤＡ動作し　゛た場合のレベル差の測定値Ｅ□は Ｅｌ　＝　’ｎ−＋　−’ｎ−ｓ　−”’　−’１　−
・＝　（２）と表わされるので、（１）　、　（２）式
よりＥｌ−Ｅ、　・・・・・・　（３） ＪＱ−・−２ と、ｎ−１ビツト目の誤差量をめることが出来る。

以下同様に、ｉを１づつ順減じながら、各ビットの誤差
をめて行くことができる。なお、ｉビット目の誤差量を
める際に、ｉ＋１　ビット目の誤差を前回求めた補正値
ζｉ＋ｔで補正しておいてやることは云うまでもない。

又、上記の説明では、基準ＬＳＢと補正値を別々に補助
ＤＡコンバータ（２）に加えたが、補正値のオフセット
として扱っても良いことは云うまでもない。即ち、基準
ＬＳＢは加えないで補正値を、−丁。

゛　８ −１．−一・・・、もしくは、＋７；＋１．＋７．・・
・と変えて行ってまった補正値から１を引いたものとし
て正しい補正値が得られる。

以上のようにしてめた各ビット毎の補正値を用いて、通
常のＤＡ動作の際に各ビットの誤差を補正する。以下に
本発明のトリミング方法を用いたＤＡコンバータ回路の
一実施例について図面を参照しながら説明する。第５図
は本発明の一実施例におけるＤＡコンバータ回路のブロ
ック図を示すものである。第５図において、（ｌ）は主
ＤＡコンバータ、（２）は補助ＤＡコンバータ、（ホ）
は誤差検出器、曽はコントロール部、（２）は入力切換
えスイッチである。ｊＩ６図は誤差検出器（ホ）の詳細
ブロック図であり、（２）はサンプルホールド回路、曽
は交流増幅器、に）はコンパレータである。ｊＩ７図は
コントロール部■の詳細ブロック図であり、（２）はコ
ントロールロジック、（至）は読み出し専用メモリ（Ｒ
ＯＭと略す）、（至）は書き込み読み出しメモリ（ＲＡ
Ｍと略す）である。第８図はアナログ信号出力のタイミ
ング図である。

以上のように構成された本実施例のＤＡコンバータ回路
について以下その動作を説明する。まず、主ＤＡコンバ
ータ（１）が通常のデジタル・データ入力ＤＫをアナロ
グ信号出力Ａに変換し、その後次のデジタルデータＤＫ
＋１を入力するまでの間の時間、入力切換えスイッチ（
至）をテストデータＣ１側へ切り　“換える。コントロ
ールロジック曽は入力切換えスイッチに）がテストデー
タＣ１側へ切り換っている間、基準データ櫛ｇｉ　−１
（ｆｉｌ進ｉで０１・・・１）またはテストデτり値２
ｉ（２進数で１０・・・０）（這＝０，１．・・・ｎ）
を交互にＲＯＭ　ｍより睨み出して主ＤＡコンバータ（
１）に入力する（第８図（ａ））。

サンプルホールド回路（２）が２１−１のＤＡ変換され
た値と２１のＤＡ変換された値をサンプリングパルスＳ
で順に標本化すると（第８図（ｂ）　）　、その標本化
出力はレベル差が１最小ビツト巾（Ｉ　ＬＳＢ巾）の矩
形波となるので（第８図（Ｃ）　）　、これを交流信号
とみなし、ＡＣ増幅器に）で増幅し、コンパレータに）
でその極性を判定する。

コントロールロジックｅ０は、コンパレータに）の出力
である誤差信号Ｅの極性が＜２Ｌ１＞　をＤＡ変換した
時点で負、２１をＤＡ変換した時点で正であれば、２１
をＤＡ変換している期間のみ、補正データＣ２として一
丁を補正ＤＡコンバータ（２）暑ζ与える。

その結果２１と補正値が加算された値がアナログ信号出
力Ａとして得られ、その出力レベルは一！−ＬＳＢだけ
下る。ここで再び、コントロールロジック曽により誤差
信号Ｅの極性を調べ、前回と同一極性であれば補正デー
タＣ２をさらに一丁減じ、極性、が反転するまで繰返え
せば極性が反転する２つ前の　。

値として正しい補正値がめられる。

１回目に、誤差信号Ｅの極性が、（２ｉ−１）をＤＡ変
換した時点で正、２ｉをＤＡ変換した時点で負であれば
、補正データとして十丁を与え、以降同様に、誤差信号
Ｅの極性が反転するまで補正データに十−を加えてゆく
。正しい補正値は極性が反転した直後の補正データプラ
ス１として得られる。

補正は下位ビットから順に行って行き、得られた補正値
は各ビット毎に加え合わされ、すべてのビットパターン
に対する補正値が計算され、ＲＡＭに）に保持される。

上位ビットの補正を行う場合、下位ビットを用いて基準
値を発生するが、これらの下位ビットについては補正値
が得られるので、これを同時に補助ＤＡコンバータ（２
）を用いてＤＡ変換し、主ＤＡコンバータ（１）の出力
に加え合わせて用いれば正しい基準値が得られ、上位ビ
ットの補　′正も正しく行われる。

通常の半導体プロセスの精度では、ｊビット分（０＜ｊ
＜ｎ）は補正の必要がなく、残り（ｎ−ｊ）ビットの補
足を行うのみで良い。全ビットの補正が終ると、補正の
必要な上位（ｎ−ｊ）ビットの全てのビットパターンに
対して計算された補正値がＲＡＭ内に保持される。

以降、通常の入力デジタルデータがＤＡ変換される時点
では、そのビットパターンに対応する補正値がＲＡＭ（
至）より読み出され、補助ＤＡコンバータ（２）でＤＡ
変換されて主ＤＡコンバータ（１）の出力が補正される
。上述の補正は毎回繰り返えされ、常に最新の補正値が
ＲＭｉ内に保持される。

以上のように本実施例によれば、主ＤＡコンバータの他
に補助ＤＡコンバータ、誤差検出器、補正用ＲＯＭ　、
　ＲＡＭを設け、コントロールロジックにより、下位ビ
ットから順に補正を行ってゆく構成としたことにより、
単調性と直線性を保証したＤＡコンバータ回路を実現し
ている。

又、基準値を補正済みのビットを用いて発生するため、
外部に補正用基準値を必要とせず、さらに−！−ＬＳＢ
の誤差検出を、誤差信号のレベルではなく極性で行うこ
とにより、誤差検出器のゲインバラツキを考慮する必要
がない。さらに誤差信号の増幅に交流アンプを用いてい
るので、ここでのオフセット電圧による誤差発生からも
逃れられる。

なお、上記実施例では主ＤＡコンバータとしてｎビット
のものを用いたが、補正の必要な上位側（ｎ−ｊ＋１）
ビットのみのものを用い、下位ビットは、上位ビットに
対応する補正値と加え合わせて補正ＤＡコンバータによ
ってＤＡ変換する構成も可能である。

第９図は本発明の他の実施例のＤＡコンバータ回路の部
分図を示し、（１）は上位（ｎ−ｊ＋１）　ビットの主
ＤＡコンバータ、（２）は下位０）ビットの補助ＤＡコ
ンバータ、■は加算器である。

このように構成された本実施例のＤＡコンバータ回路に
おいてその動作を以下に説明する。上位（ｎ−ｊ）ビッ
トの補正は上記の手順により同様に行われて上位（ｎ−
ｊ）ビットの全てのビットパターンに対する補正値がＲ
ＡＭ内に蓄えられる。通常のデジタルデータＤが入力さ
れると、上位（ｎ−ｊ＋１）ビットは主ＤＡコンバータ
（１）でＤＡ変換され、下位（ｊ−１）、ビットは補正
データＣ２と加算器に）で加算された後、補助ＤＡコン
バータ（２）でＤＡ変換され、上記主ＤＡコンバータ出
力と加え合わされてアナログ信号Ａとして出力される。

本実施例の場合、加算器を必要とするが、主ＤＡコンバ
ータは（ｎ＝ｊ＋１）ビットで良いと云うメリットがあ
る。

さらに、第１の実施例では全てのビットパターンに対応
する補正値を計算した後ＲＡＭに保持して補正を行う構
成としたが、変換時間に余裕のある場合は、各ビット毎
の補正値をＲＡＭに保持し、ＲＡＭ出力に累算器を設け
て、対応するビットパターンの補正値を累算器でめた後
、ＤＡ友換して補正を行う構成にしてもよい。

第１０図は本発明の他の実施例におけるＤＡコンバータ
回路の部分図を示し、峙はＲＡＭ、ＩＩやは累算器であ
る。

以上のように構成された本実施例のＤＡコンバータ回路
の部分図においてその動作を以下に説明する。各ビット
毎にめられた補正値はＲＡＭに）に蓄えられており、通
常のデジタルデータＤが入力され、そのビットパターン
が例えば ｎｎ−Ｉｎ−２・・・２１ビツト Ｄ＝、１　１　０　・・・・・・００　・・・・・・　
（４）であるとすると、上記ビットパターンのうち１の
立っているビット（即ち、ｎビット目とｎ−１ビツト目
）の補正値Ｃ１、ＣＨ−＋がＲＡＭに）より読み出され
、累算器（２）により加算されて、正しい補正値Ｃ２＝
　Ｃｎ＋Ｃ１−＋　・・−・（５）が得られ、正しく補
正が行われる。本実施例の場合、必要な損害の容量は、
補正の必要な上位（ｎ−ｊ）ビット分の補正値を蓄える
（ｎ−ｊ）ワードのみで良いと云うメリットがある。

さらに上記実施例では下位ビットから順に誤差の補正を
行っていったが、上位ビットから順に補正を行うことも
可能であることは既に述べた。

さらに、誤差量の測定の際に補正値のまったビットの補
正を行わないで各ビットの誤差を含んだままで誤差量を
測定し、最後に一括して各ビットの補正値を決定するこ
とも可能である。

ＭＳＢを基準として補正する場合、各ビットの誤差をＳ
ｉ　（ｎ＝ｎ−１，ｎ−２，−１）　、矩形波が直流波
形になった時の補正値をＥ＊（”＝Ｏｐ”＊・・・ｎ−
１）とすると、下式が成立する。

これにより、各ビットの補正値は とまる。

又、ＬＳＢを基準として補正する場合、各ビットの誤差
をΔ１（ｉ＝ｎ、ｎ−１，・・・１）、矩形波が直流波
形となった時の補正値をＣＩ（ｉ＝ｎ、ｎ−１・・・１
）とすると、下式が成立する。

これより、各ビットの補正値は、 で与えられる。

な、お、以上の説明では補正値を補助ＤＡコンバータに
入力して補正を行ったが、以下に示すように、主ＤＡコ
ンバータに入力しても補正を行い得る。

次に、本発明のさらに他の実施例におけるＤＡコンバー
タ回路の補正動作について図面を参照しながら説明する
。第１１図は該ＤＡコンバータ回路の入出力特性図、第
１２図は上記ＤＡコンバータ回路の部分図であり、輔は
加算器である。

以上のように構成された本実施例のＤＡコンバータ回路
の補正動作について以下に説明する。主ＤＡコンバータ
（１）は（ｎ−１−ｍ）ビットのＤＡコンバータとし、
上位ｎビットを使用してデジタルデータ入力のＤＡ変換
を行うものとする。トリミングを行う以前の主ＤＡコン
バータの入出力特性は、第１１図に示す如く、非直線的
である。しかし、下位ｍビットを使用することにより連
続性が保てる場合は、出力の直線性が保てるように入カ
バターン（ｎ十ｍ）ビットを選ぶことが可能である。

デジタルデータ入力Ｄｉに対して、どのようなビットパ
ターンａ１を選べば出力の直線性が保てるかは、上記の
トリミング手順と同様にして調べられる。即ち、２′と
２′−１の２つのデジタルデータを主ＤＡコンバータ（
１）に入力し、２１−１をＤＡ変換している期間に基準
ＬＳＢである２°を補助ＤＡコンバータ（２）でＤＡ変
換してアナログ信号出力に加え合わせ、得られる矩形波
が直流波形になるように、補正値を主ＤＡコンバータの
下位ｍビットとして与えれば良い。この様にして得られ
た各ビットに対する補正値をデジタルデータ入力りの全
てのビットパターンについて加え合わせてめた補正値ａ
１　＋　ａ２　”’　ａｌ”ｔＪｌ　をＲＡＭＨに蓄え
ておき、正規のＤＡ変換時に入力されるデジタルデータ
Ｄｉに応じてその補正値ａｉをＲＡＭに）より睨み出し
、加算器に）を用いて上記デジタルデータＤｉに加え合
わせて主ＤＡコンバータ（１）でＤＡ変換すれば、正し
いアナログ信号出力Ａが得られる。

以上のように本実施例によれば、連続性の保証された（
　ｎ十ｍ　）ビットの主ＤＡコンバータを用いることに
より、ｎビットのデジタルデータＤを直線性を保った（
　ｎ十ｍ　）ビットのデータに変換した後、主ＤＡコン
バータを用いてＤＡ変換を行うことを可能にしている。

なお、上記実施例では、加算器に）を用いて補正後の値
をめたが、あらかじめ補正後の値をめておけば、デジタ
ルデータ入力は加算器を通過する必要はなくなる。

次に、本発明のさらに他の実施例におけるＤＡコンバー
タ回路の補正動作醤ζついて図面を参照しながら説明す
る。第１８図は該ＤＡコンバータ回路の補正動作を説明
するためのブロック図であり、（１）は主ＤＡコンバー
タ、（至）はＲＡＭである。

以上のように構成されたＤＡコンバータ回路の補正動作
について以下に説明する。補正値をめるトリミング動作
は上記手順と同一であるので省略する。補正値が得られ
たら、デジタルデータ入力の全ビットパターンに対して
、上記補正値とデジタル入力値を加え合わせた値をＲＡ
Ｍに）に記憶しておく。通常のＤＡ変換動作時には、デ
ジタルデータ入力を先ずＲＡＭ（至）に入力し、対応す
る補正後のデータを読み出して主ＤＡコンバータ（１）
に入力し、ＤＡ変換を行う。

この構成にすれば、デジタルデータ入力は加算器を通る
ことなく、正しい補正が行われ、直線性の保たれたアナ
ログ信号出力を得ることができる。

発明の効果 以上の説明より明らかなように、本発明は、出力の結合
された主ＤＡコンバータと補助ＤＡコンバータとを具備
し、ｎを正整数として、２１と２Ｌ１　（ｉ＝１　、２
　、・・・ｎ）のテストデータ系列を上記主ＤＡコンバ
ータに入力し、上記主ＤＡコンバータに入力し、上記主
ＤＡコンバータ矩形波状の出力波形を観測し、上記矩形
波形が直流波形となるように補正データを上記主または
補助ＤＡコンバータに加えて補正値を決定しかつメモリ
に蓄えて補正を行うコントロール部を有するので、精度
の高いランプ関数発生器を必要とせず、直線性の良いＤ
Ａコンバータを実現可能である。

さらに、校正は通常ＯＤＡ変換動作の合い間を利用して
常時行う構成であるので、ＤＡコンバータの誤差は常に
補正されており、経時変化や温度トリ、フトのない高精
度のＤＡ変換が行えるという優れた効果が得られる。こ
れにより、本発明のＤＡコンバータ回路を例えばデジタ
ル・オーディオ用に用いれば、歪の少ない高品質の音声
を再生することができると云う効果が得られる。

【図面の簡単な説明】

第１図は従来のＤＡコンバータ回路のブロック図、第２
図は従来例の説明のためのタイミング図、第８図は本発
明におけるＤＡコンバータ回路のトリミング方法を説明
するためのブロック図、第４図は上記トリミング方法を
説明するためのタイミング図、第６図は本発明の一実施
例におけるＤＡコンバータ回路のブロック図、第６図は
上記実施例における誤差検出器の詳細なブロック図、第
７図は同じくコントロール部の詳細なブロック図、第８
図は同じ＜ＤＡコンバータ回路の動作を説明するための
タイミング図、第９図は本発明の他の実施例におけるＤ
Ａコンバータ回路の部分図、第１０図はさらに他の実施
例におけるＤＡコンバータ回路の部分図、第１１図は本
発明のさらに他の実施例を説明するための入出力特性図
、第１２図はそのＤＡコンバータ回路の部分図、第１８
図はさらに他の実１１！Ｉｉ例における１７Ａコンバ一
タ回路の部分図である。 （１）・・・主ＤＡコンバータ、（２）・・・ｌｌ助Ｄ
　Ａ　：Ｉ　ンハータ、（支）・・・誤差検出器、に）
・・・コントロール部、（転）・・・加算器、（ロ）・
・・累算器、に）・・・加算器代理人　森本義弘 第１図 １４ 第２図 〃ウシタＡ　−−−−− 人力 第３図 第６図 第７図 第８図 第ｑ図

Claims (1)

1. 【特許請求の範囲】 １、　出力の結合された主デジタル・アナログ変換器と
   補助デジタル・アナログ変換器とを具備し、ｎを正整数
   として２１と２ｉ−１（ｉ＝１．２．・・・、ｎ）のテ
   ストデータ系列を上記主デジタル・アナログ変換器に入
   力し、上記主デジタル・アナログ変換器の矩形波状の出
   力波形を観測し、上記矩形波が直流波形となるように補
   正データを上記主または補助デジタル・アナログ変換器
   に加えて補正値を決定し、かつメモリに蓄えて補正を行
   うコントロール部を有するデジタル・アナログ変換回路
   。 ２、　コントロール部は、補正を通常のデジタル・アナ
   ログ変換動作の合い間を利用して常時繰り返えして行う
   ことを特徴とする特許請求の範囲第１項記載のデジタル
   ・アナログ変換回路。 ８、　コントロール部は、矩形波の位相が反転するのを
   検出して補正値を決定することを特徴とする特許請求の
   範囲第１項または第２項記載のデジタル・アナログ変換
   回路。 ｔ　時間分割により多チャンネルのデータをデジタル・
   アナログ変換する場合は、１チヤンネルを上記補正用に
   割り当てて補正値をめ、全チャンネルの補正を可能にす
   ることを特徴とする特許請求の範囲第１項または第２項
   記載のデジタル・アナログ変換回路。 ５、　コントロール部は、最上位ビットを基準値として
   、以下順に下位ビットの補正値をめることを特徴とする
   特許請求の範囲第１項または第２項記載のデジタル・ア
   ナログ変換回路。 ６、　コントロール部は、最下位ビットを基準値として
   、以下順に上位ビットの補正値をめることを特徴とする
   特許請求の範囲第１項または第２項記載のデジタル・ア
   ナログ変換回路。 ７、　コントロール部は、補正データを補助デジタイレ
   ・アナログ変換器に加えて補正を行うことを特徴とする
   特許請求の範囲第１項または第２項記載のデジタル・ア
   ナログ変換回路。 ８．　コントロール部は、主デジタル・アナログ変換器
   の各ビット毎にめられてメモリに蓄えられた補正値を入
   力デジタルデータのビットパターンに従って加算した後
   、補助デジタル・アナログ変換器に入力して補正を行う
   ことを特徴とする特許請求の範囲第１項または第２項記
   載のデジタル・アナログ変換回路。 ９、　コントロール部は、主デジタル・アナログ変換器
   の各ビット毎にめられた補正値より、入力デジタルデー
   タの全ビットパターンの各々に対する補正値を計算して
   め、仁れをメモリに蓄えた後、入力デジタルデータの値
   に応じて対応する補正値をメモリより読み出し補正を行
   うことを特徴とする特許請求の範囲第１項または第２項
   記載のデジタル・アナログ変換回路。 １０、主デジタル・アナログ変換器は、上位（ｎ−ｊ＋
   １）ビット（但し、ｊは正整数かつＫｎ）のデジタル・
   アナログ変換器であり、補助デジタ・アナログ変換器で
   あることを特徴とする特許請求の範囲第１項または第２
   項記載のデジタル・アナログ変換回路。