JPH01180119A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｄ／Ａ変換装置に関するものであり、詳しく
は、高精度、高速の変換出力を得ることができるＤ／Ａ
変換装置に関するものである。

（従来の技術） 高速変換動作を行うＤ／Ａ変換装置に電流加算型がある
。

第８図はこのようなり／Ａ変換装置の概念説明図である
０図において、１は基準電圧Ｖｒを出力する基準電圧源
である。２１〜２１はそれぞれ所定の重みづけがなされ
た抵抗値を有する抵抗器であり、一端は基準電圧源１に
並列に接続され、他端はそれぞれスイッチ３１〜３ＴＬ
を介して加算器４に接続されている。５は出力端子であ
る。

このような構成において、スイッチ３１〜３１はｎピッ
トのデジタル信号のそれぞれに対応したピット信号によ
り選択的に駆動される。スイッチがオンになると基準電
圧Ｖｒはスイッチと直列接続されている抵抗器に印加さ
れることになり、それぞれの抵抗器の抵抗値に応じた電
流が加算器４に加えられることになる。これにより、加
算器４から出力端子５にスイッチ３．〜３１を駆動する
ｎピットのデジタル信号のコードの値に比例した電圧が
出力されることになる。

（発明が解決しようとする問題点） しかし、このような従来の楕゛成によれば、数μｓｅｃ
〜数１０μｓｅｃ程度の高速の静定時間が得られるもの
の、ＬＳＢの抵抗器の抵抗値は８８Ｂの抵抗器の抵抗値
の２ｎにしなければならず、ピット数が増えると各ピッ
トの重みの精度、温度特性、安定度などを所定の範囲内
に調整するのが困難になる。具体的には、直線性に着目
すると、１６ビツト（４折半、１５ｐｐｉ）程度を実現
するのにとどまっている。

本発明は、これらの点に着目したものであり、その目的
は、比較的簡単な構成で高精度、高速の変換出力が得ら
れるＤ／Ａ変換装置を提供することにある。

（問題点を解決するための手段） 本発明のＤ／Ａ変換装置は、 第１のＤ／Ａ変換器と、 第２のＤ／Ａ変換器と、 基準電圧を出力する基準電圧発生手段と、前記各Ｄ／Ａ
変換器の出力信号の重みを異ならせて加算する加算器と
、 この加算器の出力信号を選択的に外部に出力する第１の
スイッチと、 前記加算器の出力信号、共通電位点および基準電圧のい
ずれかを選択的に出力する第２のスイッチと、 第２のスイッチから出力される出力信号を検出する信号
検出部と、 この信号検出部の出力信号をデジタル信号に変換するＡ
／Ｄ変換器と、 このＡ／Ｄ変換器の出力信号を取り込み、前記各Ｄ／Ａ
変換器の設定値を制御するとともに各スイッチを駆動制
御する演算制御部とを具備し、前記第２のＤ／Ａ変換器
の出力信号で前記第１のＤ／Ａ変換器の各ピットの重み
を測定してその結果をメモリに格納し、このメモリに格
納された重み測定データに基づいて前記第１のＤ／Ａ変
換器の任意の変換出力の補正を行うことを特徴とする。

（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す回路図である。第１
図において、６は第１のＤ／Ａ変換器、７は第２のＤ／
Ａ変換器であ、る、８は加算器であり、演算増幅器で構
成されている。この演算増幅器の非反転入力端子は共通
電位点に接続され、反転入力端子にはＤ／Ａ変換器６の
出力端子が直接接続されるとともに抵抗値ＲＮを有する
抵抗器９を介してＤ／Ａ変換器７の出力端子が接続され
、非反転入力端子と出力端子の間には抵抗値Ｒ，を有す
る抵抗器１０が接続されている。１１はこの加算器８の
出力信号ｖｇを選択的に外部の出力端子１２に出力する
第１のスイッチ、１３は基準電圧ｖＲを出力する基準電
圧発生器、１４は加算器４の出力信号（Ｍ）、共通電位
点（Ｚ）および基準電圧（Ｒ）のいずれかを選択的に出
力する第２のスイッチ、１５は第２のスイッチ１４から
出力される出力信号を検出する信号検出部である。信号
検出部１５は、例えば第２のスイッチ１４から出力され
る出力信号Ｖ、の高周波成分（ＭとＲの差信号８Ｍと２
の差信号またはＭ自身の差信号）を通過させるバイパス
フィルタ１６．バイパスフィルタ１６の出力信号■２を
増幅するアンプ１７゜アンプ１７の出力信号ｖコからＭ
とＲの差信号またはＭとＺの差信号のみを取り出すため
に低周波ノイズや高周波ノイズを除去するとともに加算
器８の出力信号＜Ｍ）に含まれるノイズを除去するバン
ドパスフィルタ１８．バンドパスフィルタ１８の出力信
号ｖ４から差信号の振幅を検出するためのダイオード１
９．ダイオード１９の出力信号■５を直流に変換するロ
ーパスフィルタ２０で構成されている。

２１は信号検出部１５から出力される直流信号ＶＮをデ
ジタル信号ｖｏに変換するＡ／Ｄ変換器であり、その変
換信号Ｖｏは演算制御部２２に加えられる。演算制御部
２２は変換信号Ｖｏを取り込み、各Ｄ／Ａ変換器６，７
の設定値を制御するとともに各スイッチ１１．１４を駆
動制御する。２３は不揮発性のメモリであり、演算制御
部２２の演算結果を格納する。すなわち、演算制御部２
２は第２のＤ／Ａ変換器７の出力信号で第１のＤ／Ａ変
換器６の各ピットの重みを測定してその結果をメモリ２
３に格納するとともに、このメモリ２３に格納された重
み測定データに基づいて第１のＤ／Ａ変換器６の任意の
変換出力の補正を行う。

このように構成された装置の動作を説明する。

なお、以下の説明では、第１のＤ／Ａ変換器６として片
極性出力のものを用い、第２のＤ／Ａ変換器として両極
性出力のものを用いるものとする。

これらの組み合わせはＤ／Ａ変換器６．７のドリフト性
能によって選定すればよく、ドリフト性能の優れている
ものを第１のＤ／Ａ変換器６として用いるようにする。

まず、零校正にあたってはスイッチ１１をオフにし、ス
イッチ１４をＺとＭの間でデユーティ５０％で切り換え
る。そして、信号検出部１５のローパスフィルタ２０の
出力信号ｖＮが最小になるように各Ｄ／Ａ変換器６．７
の出力信号を調整してそのときの各Ｄ／Ａ変換器６．７
の設定値ＩＰＺ　。

ＥＳｚをメモリ２３に格納する。これにより、加算器８
の出力信号ｖｌｌｌｌｌはＶ、ｌｌ中Ｏになる。

次に、基準電圧校正にあたってはスイッチ１１をオフに
し、スイッチ１４をＭとＲの間でデユーティ５０％で切
り換える。そして、信号検出部１５のローパスフィルタ
２０の出力信号ｖＮが最小になるように各Ｄ／Ａ変換器
６．７の出力信号を調整してそのときの各Ｄ／Ａ変換器
６．７の設定値ＩＰＲ、ＥＳＲをメモリ２３に格納する
。これにより、加算器８の出力信号ｖ見はＶＱ中ｖＲに
なる。

第２図は、これらＩＰＲ、ＥＳＲを求める場合の各部の
波形図であり、（ａ）はスイッチ１４の出力信号■１を
示し、（ｂ）はバイパスフィルタ１６の出力信号ｖ２を
示し、（ｃ）はアンプ１７の出力信号■３を示し、（ｄ
）はバンドパスフィルタ１８の出力信号■４を示し、（
ｅ）はダイオード１９の出力信号ｖ５を示し、（ｆ）は
ローパスフィルタ２０の出力信号ＶＮを示し、（ｇ）は
Ａ／Ｄ変換器２１の出力信号Ｖｏを示している。ここで
、ＭとＲを切り換えるスイッチ１４のデユーティはＭ＞
ＲとＭＡＲの場合の信号検出部１５の検出感度差を決定
するものであり、必ずしも５０％に限るものではない、
第３図はＭとＲの大小とデユーティの関係説明図であり
、（ａ）はＭＡＲを示し、（ｂ）はＭ＝Ｒを示し、（ｃ
）はＭ＜Ｒを示している。第４図は第３図に関連した半
波整流特性図、第５図は第４図の原点近傍の拡大図であ
り、実線はデユーティ５０％の場合を示し、破線はＭの
デユーティが小さい場合を示し、−点鎖線はＭのデユー
ティが大きい場合を示している。これら各国から明らか
なように、現実の信号検出部１５はＭ中Ｒ付近に検知限
界があり、デユーティ５０％の場合には明らかにＭ、〉
ＲといえるＭ、と明らかにＭ２＞ＲといえるＭ２の平均
値（Ｍ、＋Ｍ２　）／２は極めてＲに近くなるが、デユ
ーティが４０＝６０まで狂うと同様に定めた平均値（Ｍ
　、十Ｍ　２　）／２はＲ±（検知限界値）Ｘ２／３ま
で変化することになる。

このようにして２点校正を行った後、スイッチ１４をＭ
に設定した状態で第１のＤ／Ａ変換器６の全ピットの重
みを第２のＤ／Ａ変換器７の出力ＥＳで相対的に値付け
する。

すなわち、（ＥＳ／　ＲＮ　）　＜　ＩＰノ）−き、Ｅ
Ｓノ直線性誤差、最大出力誤差およびオフセット誤差は
、加算器８の出力信号■−の誤差許容範囲に充分大るこ
とになる。

ＬＳＢ　　（ＩＰＩ　）の値付けにあたっては、ＩＰを
「０００・・・Ｏｌ」　（ＩＰＩ）に設定するとともに
ＥＳをＯに設定する第１の組合せとＩＰを「０００・・
・００」＜ＩＰｏ）に設定するとともにＥＳをＥＳ、に
設定する第２の組合せとをデユーティ５０％で出力する
ように制御し、ｖＮが最小になるＥＳ、を求めてメモリ
２３に格納する。次に、ＩＰを「０００・・・１０」（
ＩＰ２）に設定するとともにＥＳをＯに設定する第１の
組合せとＩＰを「０００・・・０ＩＪ（ＩＰＩ）に設定
するとともにＥＳをＥＳ、に設定する第２の組合せとを
デユーティ５０％で出力するように制御し、ＶＮが最小
になるＥＳ、を求めてメモリ２３に格納する。

これにより、 ＩＰ＋　＝　ＥＳ＋　＋　ＩＰ。

＝ＥＳ、　＋ＥＳ。

になり、第１のＤ／Ａ変換器６のＬＳＢ　　（ＩＰｌ）
の重みを第２のＤ／Ａ変換器７の出力［Ｓで相対的に値
付けすることができる。

以下、同様の手順でＬＳＢ　＋１　（ＩＰ２　）から１
４３Ｂ（ＩＰｉ）の各ピットについてそれぞれ値付けを
行う、これらの関係を式で示すと次のようになる。

ＩＰ２　　＝ＥＳ２　　＋　ＩＰ＋　　＋　ＩＰＯ＝Ｅ
Ｓ２　　＋ＥＳ１　　＋ＥＳＯ＋ＥＳＯ＝ＥＳ２　＋Ｅ
Ｓ、＋　　２ＥＳ０ ＩＰ、　＝ＥＳ、　＋ＩＰ２＋ＩＰ、　＋ＩＰ。

＝ＥＳ３　＋ＥＳ２　＋ＥＳ１　＋２ＥＳＯ＋ＥＳ１　
＋ＥＳＯ＋ＥＳＯ ＝ＥＳ３＋Ｅ１２　十２ＥＳ１　＋　４ＥＳＯＩＰｉ　
＝　ＥＳＩ　十ＥＳｉ−１＋２ＥＳｔ−１＋４ＥＪ−３
＋・・・＋　２”ＥＳＯ このような装置の具体例を説明する。

Ｄ／Ａ変換器６．７の分解能はいずれも４ビツトで精度
は±０．ＩＬＳＢとし、Ｉｈ　＝　７．９．　ＩＰ２　
＝４．１．　ＩＰ１＝　１．９．　ＩＰｏ　＝　１．１
．　ＥＳ３　＝−８，１，ＥＳ２　＝　　４．０．　Ｅ
Ｓｔ　＝　　２．１．　ＥＳｏ　＝　　０．９とし、Ｉ
ＰおよびＥＳがすべて０の時の全体のオフセット電圧ｖ
。

ｆｆは−０，２１１ａＸとし、ｖＲを１０とする。また
、スケールファクタは、 ｌＶｏ　ｔ　　＋ｌ＋１ＩＰｏｌｎａｘをＥＳ（約−８
から約７）がカバーしなければならないことから、 （０，２＋１．１）／２　　中　０．１８６中　０．１
９　　。

と仮定しておく。

これらに基づいてＥＳを計算すると次の表のようになる
。

ＥＳ７・・・０１１１＝７．０　　・・・ｘ　０．１９
＝１．３３０ＥＳ６・・・０１１０＝６．１　　・・・
ｘ　０．１９＝１．１５９ＥＳＳ・・・０１０１＝４．
９　　・・・ｘ　０．１９＝　０．９３１ＥＳ４・・・
０１００＝４．０　　・・・ｘ　０．１９＝　０．７６
０ＥＳ３・・・０Ｏ１１＝３．０　　・・・ｘ　Ｏ，１
９二〇、５７０ＥＳ２・・・０Ｏ１０＝２．１　　・・
・ｘ　０．１９＝　０．３９９ＥＳＩ　・・・０ＯＯ１
＝０．９　　・・・ｘ　　０．１９＝　０，１７１ＥＳ
Ｏ・・・ｏｏｏｏ＝ｏ、ｏ　　・・・ｘ　０．１９＝Ｏ
ＥＳ−１・・・１１１１　＝−１，１・・・ｘ　０．１
９＝−０，２０９ＥＳ−２・・・１１１０　＝−２，０
・・・ｘ　０．１９＝−０，３８０ＥＳ−３・・・１１
０１　＝−３，２・・・ｘ　０．１９＝−０，６０８Ｅ
Ｓ−４・・・１１００　＝−４，１・・・ｘ　Ｏ，１９
冨−０，７７９ＥＳ−５・・・１０１１　＝−５，１・
・・ｘ　０．１９＝−０，９６９ＥＳ−６・・・１０１
０　＝−６，０・・・ｘ　　Ｏ，１９・−１，１４０［
Ｓ−７・・・１００１　＝−７，２・・・ｘ　　０．１
９＝−１，３６８ＥＳ−８・・・１０００　＝−８，１
・・・ｘ　　０．１９ニー１．５３９これらから、零電
圧は、１ｙｏｉ　ｔ　＋ＥＳｌが最もＯに近くなるＥＳ
を選択すればよく、ＥＳ１＝０．１７１が得られる。

次に、基準電圧ＶＲは、Ｖｏ　ｔ　ｔ　＋ＩＰ＋ＥＳが
最もｖＲに近くなるＩＰ、ＥＳを選択すればよく、−０
，２＋ＩＰ　　、　　÷ＩＰ　　、　　＋ＥＳ２値　　
　　　　　？、９　　１．９　　０．３９９残　　　　
　　　？、７　　９．６　　９．９９９からＩＰｘ　、
　ＩＰ＋およびＥＳ２になる。

ＩＰＯ（１，１）は、Ｖｏ　ｔ　ｔ　＋ＩＰｏが最もＶ
ｏｆｆ＋ＥＳに近くなるＥＳを選択すればよく、ＩＰｏ
に最も近いＥＳはＥＳ６　（１，１５９）になる。

ＩＰ、　（１，９）は、Ｖｏ　ｔ　ｔ　＋ＩＰ１が最も
ＶＯ１４＋ｘｐ　Ｏ＋ＥＳに近くなるＥＳを選択すれば
よく、ＩＰ、　　中ＩＰ０　＋ＥＳ４＝ＥＳ６＋ＥＳ４
値１．９　１．１　０．７６ 残　　　　　０．８　　０．０４ からＥＳはＥＳ４　（０，７６０）になる。

以下同様に、 ＩＰ２　中　ＩＰ、　　　÷ＩＰ０　÷ＥＳ６＝　３Ｅ
Ｓ６−ＥＳ４値４．１　１．９　１．１　１．１５９残
　　　　　２．２　　１．１　　０．０５９になり、 ＩＰ、　　中ＩＰ２　　÷ＩＰ＋　　　−ＩＰｏ　＋Ｅ
Ｓ４＝５ＥＳ６÷ＥＳ４値７．９　４．１　１．９　１
．１　０．７６０残　　　　　３．８　　１．９　　０
．８　　０．０４になる。

このようにして求めたＩＰを使ってｖＲを再計算すると
、 ＶＲ＝ＩＰ、　　＋ＩＰ　　、　　十ＥＳ２＝　５ＥＳ
６＋３ＥＳ４＋ＥＳ６＋ＥＳＪ十ＥＳ２＝　６ＥＳ６＋
４ＥＳ４−ＥＳ２ になる。

ここで、ＥＳはスクールファクタが０．１９と小さいの
で、実質的にリニアとして扱える。これにより、 ｖＲ中、（６Ｘ６＋４Ｘ４　＋２）ＥＳ１＝　５４ＥＳ
１ 零電圧＝　ＩＥＳＩ ＩＰ、中６ＥＳＩ ＩＰ、中（６−４）ＥＳ１＝　ＩＱＥＳ１１Ｐ２中（３
ｘ　６＋４）ＥＳ１冨２２ＥＳＩＩＰ、　　キ　（５ｘ
　　　６＋３ｘ４）ＥＳｌ　　＝４２ＥＳ１になる。

これらｖＲおよび零電圧の値から任意の電圧Ｘを出力す
る場合には、 ＥＳｘ＝ａｘ＋ｂから、 ５４＝ａ　・１０＋ｂ １＝ａ　　・　ｏ十ｂ ｂ　＝　１　、　ａ　＝　（５４−１）／１０　＝　５
．３になり、 ＥＳｘ　＝　５．３ｘ　＋１ により、ＥＳｘを求めることができる。ここで、１／ａ
　＝１１５．３　＝　０．１１Ｇ４：なり、前述ノスケ
ールファクタと一致する０例えば１３，２を出力したい
場合には、 １３．２．ｘ　　　５．３啼１＝７０．９６　　中　７
１７１−４２（ＩＰ：＋　　）−２２（ＩＰ　　２　　
）−６（ＩＰｏ　　）＝１（ＥＳ）より、ＩＰ３　、Ｉ
Ｐ　２　、ＩＰ　ＯおよびＥＳｌを出力する。

実際の出力電圧ｖＴ：ｍは、 ７．９÷４．１÷１，１÷０．１７１−０．２＝１３．
０７になり、誤差は−０，１３になる。この誤差は、Ｄ
／Ａ変換器６，７のピット数が少ないことに起因する。

例えば、Ｄ／Ａ変換器６．７の分解能を共に１６ビツト
とし、Ｄ／Ａ変換器６の出力電圧をＯ〜１０ｖ、Ｄ／Ａ
変換器７の出力電圧を一１０〜１０■、全体のオフセッ
ト電圧を１ｎＶとすると、スケールファクタＳＦは、 ５Ｆ＝（１ｎＶ−ｆ１０Ｖ／６５５３６））／１０Ｖ　
中０．１２　ｘｌｏ−”中１　／８０００ になる、従って、Ｄ／Ａ変換器６と７の合計で、８００
０ｘ　　３２７６８　キ　２　′　３　×　２１５＝２
２０ になり、２８ビツト相当の分解能を得ることができる。

このように構成することにより、パルス幅変調方式の場
合のようなフィルタは不要になり、高速応答が得られる
。そして、基準電圧ｖＲの絶対値を標準電池などで値付
けすることにより、さらに確度の高い出力が得られる。

なお、信°号検出部１５を構成するダイオード１９を両
波整流回路に変えてもよい。

また、信号検出部１５として同期検波回路を用いてもよ
い、第１図に示すような整流回路によれば、Ｍ＞ＲもＭ
＜Ｒ＃Ｊ整流出力が同極性になるという欠点があるが、
同期検波回路によればＭ＞Ｈの検波出力極性とＭ＜Ｈの
検波出力極性は互いに逆極性になり、公知のバイナリサ
ーチ法を使って高速にＭ＝Ｒを見つけ出すことができる
。

また、第１図では、第１のＤ／Ａ変換器６として電流出
力型を用い、第２のＤ／Ａ変換器７として電圧出力型を
用いる例を示したが、任意の出方型の組合せであっても
よい。

第６図はＤ／Ａ変換器６．７として電圧出力型を用いる
例を示したものであり、Ｒ，＜Ｒ２に設定する。

第７図はＤ／Ａ変換器６．７として電流出力型を用いる
例を示したものであり、最大出力電流がＩｓ＜　ＩＰに
なるように設定する。

（発明の効果） 以上説明したように、本発明によれば、比較的簡単な構
成で高精度、高速の変換出力が得られるＤ／Ａ変換装置
が実現でき、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明の詳細な説明するための波形図、第３図はＭとＲの大
小とデユーティの関係説明図、第４図は第３図に関連し
た半波整流特性図、第５図は第４図の原点近傍の拡大図
、第６図および第７図はそれぞれ本発明の他の実施例を
示す回路図、第８図は電流加算型のＤ／Ａ変換器の一例
を示す概念構成図である。 ６．７・・・Ｄ／Ａ変換器、８・・・演算増幅器、１１
１４・・・スイッチ、１３・・・ツェナーダイオード、
１５・・・信号検出部、２１・・・Ａ／Ｄ変換器、２２
・・・演算制御部、２３・・・不揮発メモリ。 第１図 第２図 （ｂン　　ＶＺ　　　□　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　６第６図 第７図 ｐ ＩＦ　ｆａｕ　＞　Ｉｓ　ｆｕｌｌ 第Ｓ図

Claims (1)

1. 【特許請求の範囲】 第１のＤ／Ａ変換器と、 第２のＤ／Ａ変換器と、 基準電圧を出力する基準電圧発生手段と、 前記各Ｄ／Ａ変換器の出力信号の重みを異ならせて加算
   する加算器と、 この加算器の出力信号を選択的に外部に出力する第１の
   スイッチと、 前記加算器の出力信号、共通電位点および基準電圧のい
   ずれかを選択的に出力する第２のスイッチと、 第２のスイッチから出力される出力信号を検出する信号
   検出部と、 この信号検出部の出力信号をデジタル信号に変換するＡ
   ／Ｄ変換器と、 このＡ／Ｄ変換器の出力信号を取り込み、前記各Ｄ／Ａ
   変換器の設定値を制御するとともに各スイッチを駆動制
   御する演算制御部とを具備し、前記第２のＤ／Ａ変換器
   の出力信号で前記第１のＤ／Ａ変換器の各ピットの重み
   を測定してその結果をメモリに格納し、このメモリに格
   納された重み測定データに基づいて前記第１のＤ／Ａ変
   換器の任意の変換出力の補正を行うことを特徴とするＤ
   ／Ａ変換装置。