DE68917437T2

DE68917437T2 - In unterbereiche geteilter analog-digitalwandler mit eichung.

Info

Publication number: DE68917437T2
Application number: DE68917437T
Authority: DE
Inventors: Terrence Myers
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1988-05-23
Filing date: 1989-05-05
Publication date: 1995-04-20
Anticipated expiration: 2009-05-06
Also published as: WO1989011757A1; IL90289A0; JPH02504459A; US4947168A; EP0373211A1; IL90289A; DE68917437D1; EP0373211B1

Description

Die vorliegende Erfindung betrifft allgemein Analog-Digital- Wandler und genauer einen Analog-Digital-Wandler, der mit Teilbereichen arbeitet und automatische Kalibrierfähigkeiten aufweist.
Es gibt einen gegenwärtigen Bedarf an Analog-Digital-Wandlern (A/D) mit einer hohen Bitauflösung und einer Datenwandlungsrate im Megahertzbereich, die ein hohes Maß an Stabilität und Genauigkeit aufweisen.
Mit Teilbereichen arbeitende A/D-Wandler sind verwendet worden, um Vorteil aus der inhärenten Fähigkeit zu ziehen, eine Datenwandlung mit hoher Auflösung bei reduzierter Verzögerungszeit bei der Datenverarbeitung durchzuführen. Solche A/D-Wandler umfassen typischerweise wenigstens zwei parallele Schaltungspfade, von denen einer das analoge Signal in ein grob aufgelöstes digitales Wort wandelt, das für den Anteil des gewandelten analogen Signales mit dem höchstwertigen Bit kennzeichnend ist, und von denen der zweite das analoge Signal in ein fein aufgelöstes digitales Wort wandelt, das für die Anteile des gewandelten analogen Signales mit dem niedrigstwertigen Bit kennzeichnend ist. In dem Schaltungspfad für das grob aufgelöste Wort mit dem höchstwertigen Bit wird ein Flash-Wandler oder -Quantisierer verwendet, um das analoge Signal zu digitalisieren. Dieses digitalisierte Signal wird dann in ein analoges Signal zurückgewandelt, das für die höchstwertigen Bits oder den grob aufgelösten Wortanteil des gewandelten analogen Signales kennzeichnend ist, und von dem verzögerten analogen Eingangssignal in dem Schaltungspfad für das niedrigstwertige Bit oder das fein aufgelöste Wort substrahiert. Das sich ergebende analoge Differenzsignal wird digitalisiert, um den Anteil des digitalisierten Eingangssignales mit den niedrigstwertigen Bits oder dem fein aufgelösten Wort zu bilden. Die digitalisierten höchstwertigen Bits und niedrigstwertigen Bits werden dann kombiniert, um ein Ausgangssignal zu erzeugen.
Bei einer Anzahl von Anwendungen, wie z. B. bei Radarsystemen werden analoge Eingangsdaten allgemein während sehr kurzer Zeitintervalle gesammelt. In derartigen Anwendungen verwendbare A/D-Wandler arbeiten so, daß sie die analogen Eingangsdaten in sehr kleine Datenproben aufteilen und diese Datenproben dann zum Zweck der Verarbeitung in einem digitalen Signalprozessor in digitale Zahlen wandeln. Neben sehr hohen Wandlungsgeschwindigkeiten müssen für derartige Anwendungen verwendete A/D-Wandler in dem gewandelten digitalen Wort mehr Bits aufweisen, um die gewünschte Auflösung zu erreichen.
Die Anforderungen bezüglich hoher Geschwindigkeit und hoher Genauigkeit, die in verschiedenen Anwendungen an A/D-Wandler gestellt werden, bedeuten für die Schaltung typischerweise miteinander in Konflikt stehende Konstruktionsanforderungen. Um z. B. den Anforderungen nach hoher Geschwindigkeit gerecht zu werden, müssen konventionelle A/D-Wandlerschaltungen typischerweise mit kleinen Impedanzen arbeiten und andere Betriebscharakteristiken aufweisen, die allgemein die von solchen Schaltungen erreichbare Genauigkeit beschränken. Obwohl bestimmte Bauteile auf eine solche Weise konstruiert werden können, daß sowohl hohe Geschwindigkeit als auch akzeptierbare Genauigkeit erreicht werden, sind solche Bauteile typischerweise teuer und wirken in jedem Falle als der begrenzende Faktor bei der Geschwindigkeit und/oder Genauigkeit der Wandlerschaltung.
Darüberhinaus leiden viele moderne Wandler unter zusätzlichen Beschränkungen, die redundanten analogen Schaltkreisen zuzurechnen sind, die verwendet werden, um im Hinblick auf das Erzielen einer größeren Genauigkeit eine Reihe von Fehlerkorrektursignalen zu erzeugen.
In der in dem US-Patent Nr. 4 342 983, DYNAMICALLY CALIBRATED SUCCESSIVE RANGING A/D CONVERSION SYSTEM AND D/A CONVERTER FOR USE THEREIN von Weigand, wird z. B. eine Schaltung offenbart, in der ein analoges Testsignal in die Schaltung eingegeben und ein analoges Korrektursignal abgeleitet wird, um Fehler zu repräsentieren, die bestimmten Kardinalpunkten in dem Meßbereich der Schaltung entsprechen. Das Fehlersignal wird zurückgekoppelt, um ein analoges Signal in der Wandlerschaltung mit einem Offset zu versehen. Die Erzeugung eines Korrektursignales, das einem jeden der Kardinalpunkte entspricht, an denen eine Korrektur vorgenommen wird, erfordert eine ausschließlich zugeordnete analoge Schaltung für die Erzeugung eines jeden Korrektursignales. Diese Anforderung führt dazu, daß die Anzahl der verwendeten Korrekturpunkte begrenzt ist. Darüberhinaus ist die Schaltung auf Korrekturen in dem D/A-Schaltkreis beschränkt und erlaubt es nicht, Fehler in der digitalen Quantisierung zu kompensieren.
Andere moderne A/D-Wandler beinhalten Schaltkreise, die derart wirken, daß sie Fehler in der digitalen Quantisierung kompensieren, weisen jedoch keine Mittel auf, um für eine hochgenaue Kompensation von Fehlern in dem D/A-Schaltkreis zu sorgen.
Das Dokument US-A-4 612 533 offenbart einen mit Teilbereichen arbeitenden A/D-Wandler mit automatischen Kalibrierfähigkeiten, die Korrektur erfolgt jedoch auf der analogen Ebene. Zu diesem Zweck wird dem A/D-Wandler ein sinusförmiges Testsignal zugeführt und die gesamte digitale Ausgabe des A/D-Wandlers wird einem Mikroprozessor zugeführt, wo eine schnelle Fourier-Transformationsanalyse auf der digitalen Ausgabe durchgeführt wird. Der Mikroprozessor berechnet Korrekturparameter, die in einem RAM gespeichert werden, der durch die digitale Ausgabe des ersten A/D-Wandlers adressiert wird.
Im Betrieb liefert der RAM ein auf dem ersten digitalen Signal basierendes Korrektursignal. Dieses Korrektursignal wird einem D/A-Wandler zugeführt, der die gespeicherten Parameter in ein analoges Korrektursignal wandelt. Darüberhinaus wird das erste digitale Signal in einen zweiten D/A-Wandler eingegeben, der ein analoges Teilbereichsignal liefert, das zu dem analogen Korrektursignal hinzu addiert wird. Diese Summe wird dann mit dem analogen Eingangssignal verglichen und führt zu einem Teilbereichsdifferenzsignal. Dieses korrigierte analoge Teilbereichssignal wird dann wieder digitalisiert und mit dem ersten digitalen Signal kombiniert.
Zusammengefaßt werden also die Korrektursignale auf der analogen Ebene addiert und basierend auf einer mathematischen Theorie berechnet, was eine ausschließlich zugeordnete analoge Schaltung erfordert.
Darüberhinaus offenbart das Dokument DE-A-29 12 925 einen standardmäßigen A/D-Wandler mit automatischen Kalibrierfähigkeiten. Zu diesem Zweck sind Testmittel vorgesehen, die ein digitales Testsignal ausgeben, das wiederum in ein analoges Testsignal gewandelt wird. Dieses analoge Testsignal wird dem A/D-Wandler zugeführt und digitalisiert, um ein erstes digitales Signal zu bilden. Dieses erste digitale Signal wird mit dem digitalen Testsignal verglichen, um für den ganzen Meßbereich ein Korrektursignal zu liefern, das in einem RAM gespeichert wird.
Im Betrieb adressiert das erste digitale Signal den RAM zur Ausgabe der gespeicherten Korrekturparameter, die dann mit dem ersten digitalen Signal kombiniert werden, um das korrigierte digitale Ausgangssignal zu liefern. Folglich wird ein Korrektursignal zu dem unkorrigierten digitalen Ausgang des A/D-Wandlers addiert.
Im Hinblick hierauf ist es eine Aufgabe der vorliegenden Erfindung, zum Digitalisieren von Hochgeschwindigkeits-Eingangsdaten eine adaptive Fehlerkorrekturschaltung zu schaffen, die Fehler in allen Bauteilen der Schaltung kompensiert.
Erfindungsgemäß wird diese Aufgabe gelöst durch eine mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung zum Konvertieren eines analogen Eingangssignales in ein digitales Ausgangssignal, mit ersten Analog-Digital-Wandlermitteln, die an das analoge Eingangssignal gekoppelt sind, um das analoge Eingangssignal in ein erstes digitales Signal zu konvertieren, ersten Digital-Analog-Wandlermitteln zum Konvertieren des ersten digitalen Signales in ein zweites analoges Signal, Restverstärkermitteln zum Empfangen und Vergleichen des zweiten analogen Signales mit dem analogen Eingangssignal, um dadurch ein Teilbereichsdifferenzsignal zu liefern, zweiten Analog- Digital-Wandlermitteln zum Empfangen des analogen Teilbereichsdifferenzsignales und zum Liefern eines digitalen Teilbereichssignales, und mit einem Kombinierer zum Kombinieren des digitalen Teilbereichssignales mit dem ersten digitalen Signal, um zu dem digitalen Ausgangssignal zu gelangen, wobei die mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung weiter umfaßt:
Testmittel zum Erzeugen von einer Serie von digitalen Testsignalen, wobei jedes Testsignal einem analogen Teilbereich entspricht, sowie zweite Digital-Analog-Wandlermittel zum Konvertieren des digitalen Testsignales in ein analoges Testsignal,
Eingangsschaltungsmittel, um wahlweise analoge Eingangssignale oder die analogen Testsignale mit der mit Teilbereichen arbeitenden Analog-Digital-Wandlerschaltung zu verbinden, und
Vergleichsmittel, um das digitale Teilbereichssignal von den zweiten Analog-Digital-Wandlermitteln mit dem digitalen Testsignal von den Testmitteln zu vergleichen und dadurch ein Korrektursignal zu liefern,
wobei die Kombinierermittel Speichermittel umfassen, um das Korrektursignal zu speichern und in Abhängigkeit von dem ersten digitalen Signal das gespeicherte Korrektursignal zu liefern, und wobei ferner ein Kombinierer vorgesehen ist, um das digitale Teilbereichssignal mit dem von den Speichermitteln gelieferten Korrektursignal zu kombinieren, um so zu einem korrigierten digitalen Ausgangssignal zu gelangen.
Die vorliegende Erfindung vermeidet das Erfordernis von Bauteilen mit extrem hoher Geschwindigkeit und hoher Genauigkeit, indem Hochgeschwindigkeitsdatenwandlerschaltkreise von Fehlerkorrekturschaltkreisen mit hoher Genauigkeit getrennt werden. Die Erfindung sorgt für eine große Anzahl von Fehlerkorrekturpunkten, ohne daß redundante analoge Schaltkreise erforderlich sind.
Diese und andere Aufgaben sowie Vorteile der Erfindung sind im Zusammenhang mit den unten beschriebenen beispielhaften Ausführungsbeispielen beschrieben und dargestellt.
Ein sukzessiv mit Teilbereichen arbeitendes A/D-Wandlersystem ist offenbart, das eine adaptive Fehlerkorrektur für eine hochgenaue Digitalisierung von analogen Eingangssignalen beinhaltet. Die Schaltung umfaßt einen A/D-Wandler, der derart wirkt, daß er analoge Eingangssignale in ein digitales Ausgangssignal wandelt, sowie eine Testschaltung zum Erzeugen von digitalen Signalen, um Fehler in dem A/D-Wandler zu korrigieren. Die Testschaltung umfaßt Steuerschaltkreise zum Erzeugen von einer Serie von digitalen Testsignalen sowie einen ersten hochgenauen D/A-Wandler zum Erzeugen einer entsprechenden Serie von analogen Testsignalen, die dazu vorgesehen sind, mit der Eingangsschaltung zu kommunizieren. Es sind Schaltkreise vorgesehen, um die digitalen Testsignale mit entsprechenden Ausgängen des für das niedrigstwertige Bit (LSB) vorgesehenen Quantisierers des A/D-Wandlers zu kombinieren, und um ein digitales Korrektursignal zu erzeugen, das die dazwischen bestehenden Differenzen repräsentiert. Die Korrektursignale beinhalten Korrekturen für Restfehler, die durch den zweiten Hochgeschwindigkeits-D/A-Wandler und den zugeordneten Verstärker eingefügt werden. Eine erste Speichervorrichtung ist vorgesehen, um die Korrektursignale an Speicherstellen zu speichern, die durch Ausgangssignale von dem MSB-Quantisierer adressierbar sind. Summationsschaltkreise sind mit der Speichervorrichtung verbunden, um Fehlerkorrektursignale zu dem Ausgang des LSB-Quantisierers zu addieren, um jedem Teilbereichssegment des analogen Eingangssignales eigene Fehler zu korrigieren.
Der A/D-Wandler umfaßt eines MSB-Quantisierer, um eine grob aufgelöste digitale Signalwiedergabe des analogen Eingangs zu erzeugen. Das grob aufgelöste digitale Signal wird durch einen schnellen D/A-Wandler in ein analoges Signal gewandelt und dann in einem Restverstärker mit dem analogen Eingangssignal verglichen. Das von dem Restverstärker ausgegebene Differenzsignal wird in dem LSB-Quantisierer digitalisiert, der eine fein aufgelöste Korrektur für das grob aufgelöste digitale Signal liefert. (In der Kalibrierungsphase wird der Ausgang des LSB- Quantisierers mit dem entsprechenden digitalen Testsignal verglichen, wobei das sich ergebende Differenzsignal ein digitales Korrektursignal ist, das Korrekturen für alle Fehler innerhalb der Schaltung für jedes bestimmte Segment des analogen Eingangssignales beinhaltet). Das grob aufgelöste digitale Signal wird darüberhinaus als Adresse der ersten Speichervorrichtung zugeführt, die das digitale Korrektursignal für den Teilbereich speichert, der dem unkorrigierten oder grob aufgelösten MSB-Ausgangssignal zuzuordnen ist. Der Ausgang des LSB-Quantisierers wird mit dem digitalen Korrektursignal kombiniert und dann von der Schaltung ausgegeben.
In dem gegenwärtig bevorzugten Ausführungsbeispiel umfaßt die erste D/A-Wandlerschaltung eine D/A-Schaltung mit hoher Impedanz und hoher Genauigkeit, die bei einer relativ geringen Geschwindigkeit arbeitet, um eine hochgenaue analoge Wiedergabe der digitalen Testsignale zu erzeugen. Der zweite D/A-Wandler arbeitet bei einer hohen Geschwindigkeit und führt zu einer weniger genauen analogen Wandlung des Testsignales. Die Erfindung erlaubt eine hochgenaue Digitalisierung des Eingangssignales, ohne daß es erforderlich ist, daß der zweite D/A-Wandler hoch genau ist. Eine hohe Genauigkeit wird durch die vorteilhafte Verwendung des ersten D/A-Wandlers erreicht, der bei der geringeren Geschwindigkeit arbeitet, sowie durch die Schaltung zur Fehlerspeicherung und -korrektur, die eine hochgenaue Kalibrierinformation verwendet, die von dem ersten D/A-Wandler erzeugt wird. Folglich trennt die Erfindung die Anforderungen nach hoher Genauigkeit von denen nach hoher Geschwindigkeit, um beide Vorteile zu erzielen, ohne daß beide Funktionen von dem Betrieb einer einzelnen Vorrichtung abhängen müssen. Hochgenaue fehlerkorrigierende Informationen können automatisch während der Totzeitintervalle zwischen Abtastperioden akkumuliert werden, wobei alle Verstärkungs- und Offsetfehler aus den Bauteilkomponenten herauskalibriert werden, um eine genaueste Fehlerkorrektur zu erlauben.
In der beigefügten Zeichnung zeigen:
Fig. 1 ein schematisches Diagramm des bevorzugten Ausführungsbeispieles des Digital-Analog-Wandlers mit den Kalibrier- und Justiermerkmalen;
Fig. 2 ein Flußdiagramm, das die Betriebsart des Analog- Digital-Wandlers aus Fig. 1 darstellt; und
Fig. 3 ein Diagramm, das die Testworte illustriert, die für die Kalibrierung und Einstellung des Digital-Analog- Wandlers aus Fig. 2 verwendet werden.
Die ausführliche Beschreibung, die unten im Zusammenhang mit der beigefügten Zeichnung folgt, ist lediglich als Beschreibung eines gegenwärtig bevorzugten Ausführungsbeispieles der Erfindung gedacht und soll nicht die einzige Form wiedergeben, in der die vorliegende Erfindung ausgeführt oder verwendet werden kann. Die Beschreibung gibt im Zusammenhang mit dem illustrierten Ausführungsbeispiel die Funktionen und die Abfolge von Ereignissen wieder, die durch die Erfindung beeinflußt werden. Es ist jedoch zu verstehen, daß die selben oder äquivalente Funktionen oder Abfolgen durch unterschiedliche Ausführungsbeispiele erreicht werden können, die sich ebenfalls innerhalb des Bereiches der Erfindung befinden.
Die Prinzipien dieser Erfindung verkörpern sich in einem mit Teilbereichen arbeitenden A/D-Wandler, der zu einer automatischen Kalibrierung während periodischer Systemtotzeitintervalle in der Lage ist. Der den mit Teilbereichen arbeitenden A/D-Wandler umfassende Teil des Ausführungsbeispieles umfaßt einen Schaltungspfad mit grob auflösender Wandlung und einen Schaltungspfad mit fein auflösender Wandlung, um ein analoges Eingangssignal in ein für die höchstwertigen Bits kennzeichnendes grob aufgelöstes digitales Wort und ein für die niedrigstwertigen Bits kennzeichnendes fein aufgelöstes digitales Wort zu wandeln. Der grob auflösende A/D-Wandler verwendet einen Hochgeschwindigkeitswandler, wie z. B. einen Quantisierer oder einen Flash- Wandler, um ein für die höchstwertigen Bits kennzeichnendes Datenwort zu erzeugen. Das die höchstwertigen Bits umfassende Datenwort wird dann von einem digitalen in ein analoges Signal zurückgewandelt und in dem Schaltungspfad mit fein auflösender Wandlung von dem analogen Eingangssignal abgezogen, um ein analoges Restsignal zu erhalten, das dem Bereich der niedrigstwertigen Bits entspricht. Das analoge Restsignal wird dann in ein fein aufgelöstes digitales Wortsignal gewandelt, wobei ein Flash-Wandler hoher Geschwindigkeit verwendet wird.
Während periodischer Systemtotzeitintervalle kalibriert das Ausführungsbeispiel automatisch den Hochgeschwindigkeits-A/D- Wandler und die Hochgeschwindigkeits-A/D-Wandlerteile der Schaltung und korrigiert Fehler auf adaptive Weise. Dies wird mit einer Präzisions-D/A-Rückkoppelschleife erreicht, die unter der Kontrolle eines digitalen Prozessors ist. Alle Verstärkungsfehler und Offset-Fehler werden automatisch aus der Schaltung herauskalibriert, wobei digitale Testworte von dem digitalen Prozessor verwendet werden.
Genauer gesagt erzeugt der digitale Prozessor eine Serie von Testworten, die schrittweise die Mittelpunkte eines jeden Teilbereichssegmentes durchlaufen und für diese kennzeichnend sind. Das digitale Testwort wird dem Präzisions-D/A-Wandler zugeführt, um ein entsprechendes analoges Testsignal für jeden Testbereich zu erzeugen. Das analoge Testsignal wird dann den grob auflösenden und den fein auflösenden Schaltungen zugeführt, wobei der sich ergebende fein aufgelöste Wortteil von dem digitalen Testsignal abgezogen wird. Das Differenzsignal ist die Korrekturzahl, die zu dem Ausgang des fein auflösenden Quantisierers hinzu addiert werden muß, wann immer das selbe Teilbereichssegment bei der Abtastung aktueller Signalspannungen besetzt wird. Sie wird in einem RAM-Speicher mit einer Adresse gespeichert, die durch den Zustand des MSB-Quantisierers, d. h. des grob auflösenden A/D-Wandlers identifiziert ist (der MSB-Quantisierer gibt einen Satz von Bits aus, die die RAM-Speicher- Adresse identifizieren). Für die Implementierungen dieser Erfindung mit höherer Auflösung wird empfohlen, daß an jedem Kalibrierpunkt mehrere Abtastwerte digitaler Daten genommen und in dem digitalen Prozessor gemittelt werden, um vor der Speicherung in dem RAM die Einflüsse von Rauschen zu reduzieren. Nach der Beendigung der Kalibriersequenz beinhaltet der RAM einen Satz von eindeutigen Korrekturzahlen für jedes Teilbereichssegment. Beim Datenbetrieb erzeugt der Wandler korrigierte digitale Ausgangssignale oder -worte, indem der Ausgang des LSB-Quantisierers zu der Korrekturzahl hinzu addiert wird, die durch den Zustand des das höchstwertige Bit umfassenden Wortes bestimmt ist. Die Korrekturzahlen können kontinuierlich aktualisiert werden, indem die ganze oder ein Teil der Fehlerkorrektursequenz während einer jeden Systemtotzeit wiederholt wird.
Merkmale und Vorteile dieser Erfindung umfassen die Trennung der Schaltungselemente für die Hochgeschwindigkeitsdatenwandlung von den eine geringere Geschwindigkeit aufweisenden Präzisionsschaltungselementen, die für Kalibrierung und Justierung verwendet werden. Im Ergebnis kann die Schaltung Vorteil aus den günstigen Charakteristiken einer jeden der Schaltungen ziehen, ohne daß Abstriche oder Kompromisse auf der Basis Geschwindigkeit gegenüber Genauigkeit gemacht werden müssen. Erfindungsgemäß können folglich schnell einstellende, eine hohe Geschwindigkeit aufweisende Datenschaltungen verwendet werden, ohne daß die Kompromisse gemacht werden müssen, die notwendig wären, um gleichzeitig eine hohe Genauigkeit und eine geringe Drift in den Schaltungen zu bewahren. Durch die Verwendung eines digitalen Prozessors ist es möglich, daß die Schaltung sich zu Beginn automatisch einstellt, ohne daß manuelle Abstimmung und Einstellungen erforderlich wären. Darüberhinaus sind die meisten Schaltungen in dem System digitaler Natur, wodurch verglichen mit analogen Schaltungen Vorteile aus den geringeren Produktionskosten, der höheren Zuverlässigkeit und der Anpaßbarkeit bezüglich der Anordnung in kleinen Bereichen gezogen werden können. Wegen der kontinuierlichen adaptiven Einstellungen der Schaltung gibt es darüberhinaus keinen Bedarf an periodischen manuellen Kalibrierungen. Dies ermöglicht folglich eine automatische Nachführung über einen großen Temperaturbereich.
Unter nunmehriger genauerer Bezugnahme auf die Zeichnung zeigt
Fig. 1 schematisch einen A/D-Wandler 11 des mit Teilbereichen arbeitenden Typs mit den Fähigkeiten der Eingangseinstellung und automatischen Kalibrierung.
Wie es nachstehend noch genauer erklärt werden wird, konvertiert der mit Teilbereichen arbeitende A/D-Wandler 11 von einem Schalter 15 empfangene analoge Eingangssignale mittels einer grob auflösenden Schaltung, die das analoge Signal in das die höchstwertigen Bits repräsentierende digitale Wort konvertiert, und mittels einer fein auflösenden Schaltung, die das analoge Eingangssignal in ein die niedrigstwertigen Bits repräsentierendes digitales Wort konvertiert.
Genauer gesagt arbeitet eine Dateneingabevorrichtung 13 derart, daß sie analoge Daten erzeugt, die über den Schalter 15 in den Wandler 11 eingegeben werden. Die analogen Daten werden sowohl zu einem grob auflösenden als auch zu einem fein auflösenden Wandlungspfad übertragen, die beide derart arbeiten, daß sie digitale Ausgangssignale erzeugen. Von dem Eingangsschalter 15 empfangene analoge Daten werden zu dem Quantisierer für das höchstwertige Bit (MSB) übertragen, der eine grobe Digitalisierung des empfangenen analogen Signales durchführt. Das grob aufgelöste digitale Signal wird zu einem schnellen Digital- Analog-Wandler (DAC 21) übertragen, in dem das Signal in ein analoges Signal zurückgewandelt wird, das grob dem über den Eingangsschalter 15 empfangenen Signaleingang entspricht. Das analoge Signal von dem schnellen DAC 21 wird zu einem Restverstärker 23 übertragen, der gleichfalls das analoge Eingangssignal von dem Eingangsschalter 15 empfängt, das durch eine Abtast- und Haltevorrichtung 25 verzögert wird. Der DAC 21 kann z. B. durch ein Modell ADC 00300 implementiert werden, das von ILC Data Devices Corporation, 105 Wilbur Place, Bohemia, New York, gefertigt wird. Das verzögerte analoge Eingangssignal und die analoge Wiedergabe des grob aufgelösten digitalen Signales werden in dem Restverstärker 23 verglichen und das sich ergebende Differenzsignal wird zu dem Quantisierer 27 für das niedrigstwertige Bit (LSB) übertragen. Der Ausgang des Restverstärkers 23 ist allgemein repräsentativ für den Unterschied zwischen dem verzögerten Eingangssignal und dem wiederhergestellten analogen Signal; er ist eine analoge Wiedergabe der Ungenauigkeit in dem grob auflösenden Signalpfad. Der LSB-Quantisierer 27 wirkt derart, daß er ein digitales Signal erzeugt, das das von dem Restverstärker 23 ausgegebene analoge Signal repräsentiert. Die digitale Ausgabe des LSB-Quantisierers 27 wird in einer Summierschaltung 29 mit einem Signal kombiniert, das in einem RAM 49 gespeichert ist (das grob aufgelöste digitale Signal, das wie nachstehend beschrieben korrigiert wurde). Das Signal aus der Summierschaltung 29 repräsentiert eine hochgenaue Digitalisierung der Datensignaleingabe von der Dateneingabevorrichtung 13. Das Signal wird zu einem Ausgangsregister 31 und zu einer Vorrichtung 33 für die Detektierung einer Bereichsüberschreitung übertragen.
Die Korrektur der grob auflösenden digitalen Signalausgabe aus dem MSB-Quantisierer 17 erfolgt auf die folgende Weise: Zunächst ist zu bemerken, daß der schnelle DAC 21, der Restverstärker 23 und der LSB-Quantisierer 27 kalibriert werden müssen, um Nullpunktfehler in den Bauteilen zu entfernen und im Hinblick auf Meßbereichsänderungen zu justieren. Wie unten beschrieben, wird eine derartige Kalibrierung durch einen Digital-Analog- Wandler (DAC 35) zur Einstellung der Verstärkung, einen DAC 37 zur Einstellung des Offset und einen DAC 39 zur Einstellung der Referenz bewirkt. Die DAC 35, 37 und 39 können zum Beispiel durch ein Modell AD 558 von Analog Devices, One Technology Way, Norwood, Massachusetts 02062-9106 implementiert werden. Sobald derartige Kalibrierprozeduren implementiert wurden, ist die Schaltung für eine weitere Fehlerkorrektur ausgelegt, um eine hochgenaue digitale Wiedergabe des analogen Eingangssignales zu erzeugen.
Die Wandlerschaltung 11 wirkt derart, daß sie eine Serie von digitalen Testsignalen erzeugt, die verwendet werden, um die Genauigkeit der Wandlerschaltung für eine große Anzahl von Eingangssignalsegmenten zu bestimmen. Das Korrektursignal für jedes Segment wird gespeichert und später wieder aufgerufen, wann immer das Eingangssignal dem entsprechenden Segment entspricht.
Der Mikrocomputer 41 ist ein digitaler Prozessor, der derart wirkt, daß er eine Serie von digitalen Testsignalen erzeugt, deren analoge Wandlung einem definierbaren analogen Signalsegment entspricht, für das das entsprechende Fehlersignal zu bestimmen und zu speichern ist. Der Mikrocomputer 41 wirkt derart, daß er die digitalen Testsignale zu dem Referenz-DAC 43 überträgt. Der Referenz-DAC 43 ist eine Vorrichtung mit hoher Impedanz und hoher Genauigkeit, sowie der DAC 02900, der von ILC Data Devices gefertigt wird, der ein analoges Signal erzeugen kann, das eine hochgenaue analoge Wiedergabe des von dem Mikrocomputer 41 empfangenen digitalen Testsignales ist. Um für die hochgenaue analoge Wandlung zu sorgen, ist der Referenz DAC 43 typischerweise durch eine längere Einstellzeit von z. B. 10 Mikrosekunden und durch eine höhere Impedanz gekennzeichnet, als es allgemein zu verwenden akzeptierbar wäre, um die Funktionen des schnellen DAC 21 auszuführen. Im Vergleich hat der schnelle DAC 21 eine viel kürzere Einstellzeit von z. B. fünfzig Nanosekunden und eine geringere Impedanz. Dementsprechend ist der Referenz-DAC 43 besonders dazu geeignet, ein hoch genaues analoges Testsignal zu erzeugen, das dazu verwendet werden kann, Fehlerkorrekturinformationen abzuleiten, die Veränderungen bei dem Betrieb eines jeden der Bauteile in dem grob auflösenden und fein auflösenden digitalen Signalpfad über einem breiten Spektrum analoger Signalsegmente entsprechen.
Die analoge Testsignalausgabe des Referenz-DAC 43 wird dem Eingangsschalter 15 zugeführt, der unter der Kontrolle des Mikrocomputers 41 derart arbeitet, daß er das analoge Testsignal so in die Schaltung eingibt wie ein analoges Datensignal von der Dateneingabevorrichtung 13. Wie bei der Dateneingabe wird das Testsignal zu dem MSB-Quantisierer 13 geleitet, der eine grob aufgelöste digitale Wiedergabe des analogen Testsignales erzeugt. Das Signal wird dann dem Register 45 und dem Mikrocomputer 41 zugeführt. Der Mikrocomputer 41 empfängt ebenfalls das fein aufgelöste digitale Signal, das von dem Ausgang des LSB-Quantisierers 27 übertragen wird. Ein Vergleicher 47 arbeitet derart, daß er das digitale Testsignal mit der fein aufgelösten digitalen Signalausgabe aus dem LSB-Quantisierer 27 vergleicht. Die Differenz zwischen diesen Signalen wird dem RAM 49 zugeführt, der gleichfalls das grob aufgelöste digitale Signal von dem LSB-Quantisierer 17 empfängt, das durch das Register 45 verzögert wurde. Der RAM 49 arbeitet derart, daß er das Differenzsignal aus dem Vergleicher 47 an Adreßstellen speichert, die dem grob aufgelösten digitalen Signal entsprechen, das von dem Register 45 empfangen wurde. Während der Mikrocomputer 41 fortschreitend durch eine Anzahl von digitalen Testsignalen schaltet, werden entsprechende Fehlersignale in dem RAM 49 gespeichert, der durch die Signalausgabe aus dem MSB-Quantisierer 17 adressierbar ist. Es sollte daher verstanden werden, das das Signal von dem Subtrahierer 47 die Korrekturzahl für das Teilbereichssegment repräsentiert, d. h. den Unterschied zwischen dem fein aufgelösten Digitalisierungssignal 27 und der gewünschten voll aufgelösten Ausgabe aus dem A/D-Wandlersystem, und zwar für das Teilbereichssegment, das jedem einzelnen Testsignalschritt entspricht. Die Fehlerkorrektur für den Betrieb der Schaltungsbauteile wird daher in die Signalausgabe aus dem grob auflösenden Quantisierer 17 eingefügt.
Wenn die Wandlerschaltung 11 dann in einem Dateneingabeverfahren betrieben wird, wird das geeignete korrigierte digitale Signal von dem RAM 49 in Antwort auf eine Adreßinformation erzeugt, die von dem MSB-Quantisierer 17 erhalten wird. Die Ausgabe des RAM 49 wird mit der Ausgabe des LSB-Quantisierers 27 in der Summierschaltung 29 kombiniert und danach zu externen Schaltkreisen ausgegeben.
Wie es vorstehend schon angedeutet wurde, erfolgt die Kalibrierung verschiedener Schaltungsbauteile bevor die oben beschriebene Fehlerkorrekturtechnik implementiert wird. Die folgende Beschreibung gibt die Kalibrierroutine in größerem Detail wieder.

Kalibriersequenz

Es ist zu verstehen, daß die bestimmte Kalibriersequenz sich in Übereinstimmung mit den bestimmten Schaltkreisen ändert, die verwendet werden, um die Erfindung zu implementieren. Das gemeinsame Merkmal der ausgewählten Sequenz liegt darin, daß sie derart wirkt, daß sie Offsetfehler zu Null macht und die Verstärkung der Schaltungsbauteile für eine geeignete Meßbereichsänderung über einen großen Bereich von Eingangssignalpegeln einstellt. Das unten beschriebene Verfahren ist daher dazu vorgesehen, nur eine aus einer Anzahl von möglichen Kalibriersequenzen wiederzugeben, um die Merkmale der Nullpunkteinstellung und Verstärkungseinstellung zu implementieren. Die Einstellungen können für jedes Eingangssignalsegment wiederholt und gespeichert werden, um wieder aufgerufen zu werden, wenn das entsprechende Signalsegment erkannt wird. Die Auflösung der Kalibriersequenz, d. h. die Anzahl von Punkten, für die die Schaltung für jedes Signalsegment kalibriert wird, kann nach Wunsch variiert werden. In dem gegenwärtig bevorzugten Ausführungsbeispiel wird eine Kalibrierung für jedes Signalsegment, also für jeden Teilbereich durchgeführt, wobei die Kalibrierung im wesentlichen bei dem Mittelpunkt eines jeden Teilbereiches erfolgt. Eine beispielhafte Kalibrierprozedur ist unten aufgeführt, wobei sich die entsprechende Darstellung in den Fig. 2 und 3 findet.
Fig. 2 ist ein Flußdiagramm einer beispielhaften Kalibriersequenz. Ein Balkendiagramm, das die beispielhaften Teilbereichssegmente illustriert, für die die Kalibrierroutine durchgeführt wird, ist in Fig. 3 angegeben. Eine beispielhafte Kalibrierprozedur für einen 11-Bit-Wandler sieht wie folgt aus:

Initialisierung

Initialisiere den DAC 35 für die Einstellung der Verstärkung auf den halben Meßbereich (10000000). Initialisiere den DAC 37 für die Einstellung des Offset auf den halben Meßbereich (10000000). Initialisiere den DAC 39 für die Einstellung der Referenz auf den halben Meßbereich (10000000).

Auf Null setzen

Schalte die Videodateneingabe ab und setze den Eingangsschalter 15 so, daß er den Referenz DAC 43 verbindet. Setze den Referenz DAC 43 so, daß er ein maximales negatives Signal (000000000000) ausgibt. Dies erzeugt einen 000000 Code von dem MSB-Quantisierer 17, so daß er das Ergebnis des Nullsetzens nicht beeinflußt.
Lies den Ausgangscode von dem LSB-Quantisierer 27 und vergleiche ihn mit dem idealen Code von 010000. Wenn der ideale Code nicht ausgegeben wird, justiere den DAC 37 für die Offseteinstellung, bis dieser Code von dem LSB-Quantisierer 27 ausgegeben wird.

Meßbereichseinstellung des schnellen DAC

Schalte die Videodateneingabe ab und verbinde den Betriebsschalter 15 so, daß er ein Testsignal von dem Referenz-DAC 43 eingibt. Setze den Referenz-DAC auf die Mitte des oberen Teilbereichssegmentes (111111100000).
Lies den Ausgangscode von dem LSB-Quantisierer 27 und vergleich ihn mit dem idealen Code von 100000. Justiere den DAC 35 für die Verstärkungseinstellung solange, bis jener Code von dem LSB-Quantisierer 27 ausgegeben wird.

Referenzeinstellung des LSB-Ouantisierers

Schalte die Videodateneingabe ab und betätige den Schalter 15 so, daß er ein Testsignal von dem Referenz-DAC 43 eingibt. Setze den Referenz-DAC 43 auf die Mitte des auf das obere Teilbereichssegment folgenden Segmentes (111110100000).
Aktiviere die Treiberschaltung 19 (die verdrahtete ODER-Schaltungen auf die Ausgabe des grob auflösenden Quantisierers anwendet), was es bewirkt, daß der schnelle DAC 21 auf 11111100 geht.
Lies den Ausgangscode des LSB-Quantisierers. Wenn er nicht Null ist, berechne das Inkrement, das ihn unter Null bringt und modifiziere die Einstellung des DAC 37 für die Offseteinstellung entsprechend. Wenn er Null ist, erhöhe die Einstellung des DAC 37 für die Offseteinstellung um ein LSB.
Wiederhole dies, bis der Ausgangscode des LSB-Quantisierers auf 000001 wechselt. Dies etabliert das untere Ende des Bereiches des fein auflösenden Quantisierers. Der erste Bitübergang wird von dem unteren Ende etabliert, um Hysteresefehler zu vermeiden.
Stelle den Referenz DAC 43 auf kurz vor vollen Meßbereich (111111111100).
Lies den Ausgangscode von dem LSB-Quantisierer 27 und vergleich ihn mit 101110.
Inkrementiere oder dekrementiere den DAC 39 für die Referenzeinstellung, um den Ausgangscode des LSB-Quantisierers auf 101110 zu bringen.
Warte nach jeder Einstellung lange genug, bis sich der Restverstärker 23 gefangen hat.
Wiederhole dies, bis der Ausgangscode des LSB-Quantisierers 101110 ist.
Inkrementiere den Zustand des DAC 39 für die Referenzeinstellung des LSB-Quantisierers zur Zeit immer nur um ein LSB, wobei nach jedem Schritt gewartet wird, bis der Ausgangscode des LSB-Quantisierers auf 101111 wechselt. Dies etabliert die Verstärkung bei ungefähr dem 3/4-Punkt des Bereiches des fein auflösenden Quantisierers.

Speicherung des Segment-Offsets

Schalte die Videodateneingabe ab und verbinde den Referenz-DAC. Setze den Referenz-DAC 43 auf 000000100000.
Takte den RAM 49, so daß er die Differenz zwischen der idealen und der tatsächlichen Ausgabe des LSB-Quantisierers einschreibt. Schreibe den Zustand des Referenz-DAC 43 um 000001000000 fort.
Die Schritte sind 000000100000, 000001100000, 000010100000, etc.
Wiederhole die vorstehenden zwei Schritte bis alle 64 Segmente abgetastet wurden (der letzte Schritt ist 111111100000).

Beibehalten der Kalibrierung

Die obigen Schritte (mit der Ausnahme der Initialisierung) können periodisch während der Systemtotzeiten wiederholt werden. Die Prozeduren des Nullsetzens und der Bereichseinstellung des schnellen DAC können mit Akzeptanzfenstern versehen werden, die dem Maß an redundanten Zuständen entsprechen, mit denen bei diesen Fehlerquellen gerechnet werden muß.
Für den Fachmann ist offenbar, daß verschiedene andere Verfahrensweisen und Kalibrierroutinen verwendet werden können, um die neuen Merkmale der vorliegenden Erfindung zu implementieren. Für Anwendungen mit höherer Auflösung (z. B. mit Eingangssignalen von 13 Bits oder mehr) können z. B. die Wirkungsgrade nicht verfügbar sein, die durch gleichzeitiges Ausführen der Funktionen des MSB-Quantisierers 17 und der Abtast- und Halteschaltung 25 erreicht werden. In derartigen Anwendungen ist vorgesehen, daß der MSB-Quantisierer 17 und die Abtast- und Halteschaltung 25 seriell verbunden werden, um sicherzustellen, daß geeignete Signale an den Eingängen des Restverstärkers 23 in der richtigen Zeit erscheinen. Das bestimmte Datenformat, die Verarbeitungsweise und die Kalibrierroutine können daher in Übereinstimmung mit der speziellen Anwendung variiert werden.

Claims

1. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung (11) zum Konvertieren eines analogen Eingangssignales in ein digitales Ausgangssignal, mit ersten Analog-Digital- Wandlermitteln (17), die an das analoge Eingangssignal gekoppelt sind, um das analoge Eingangssignal in ein erstes digitales Signal zu konvertieren, ersten Digital-Analog- Wandlermitteln (21) zum Konvertieren des ersten digitalen Signales in ein zweites analoges Signal, Restverstärkermitteln (23) zum Empfangen und Vergleichen des zweiten analogen Signales mit dem analogen Eingangssignal, um dadurch ein Teilbereichsdifferenzsignal zu liefern, zweiten Analog-Digital-Konvertermitteln (27) zum Empfangen des analogen Teilbereichsdifferenzsignales und zum Liefern eines digitalen Teilbereichssignales, und mit einem Kombinierer (29, 49) zum Kombinieren des digitalen Teilbereichssignales mit dem ersten digitalen Signal, um zu dem digitalen Ausgangssignal zu gelangen, wobei die mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung (11) weiter umfaßt:

- Testmittel (41) zum Erzeugen von einer Serie von digitalen Testsignalen, wobei jedes Testsignal einem analogen Teilbereich entspricht, und zweite Digital- Analog-Wandlermittel (43) zum Konvertieren des digitalen Testsignales in ein analoges Testsignal,

- Eingangsschaltungsmittel (15), um wahlweise analoge Eingangssignale oder die analogen Testsignale mit der mit Teilbereichen arbeitenden Analog-Digital- Wandlerschaltung (11) zu verbinden,

- Vergleichsmittel (47), um das digitale Teilbereichssignal von den zweiten Analog-Digital-Wandlermitteln (27) mit dem digitalen Testsignal von den Testmitteln (41) zu vergleichen und dadurch ein Korrektursignal zu liefern,

wobei die Kombinierermittel (29, 49) Speichermittel (49) umfassen, um das Korrektursignal zu speichern und in Abhängigkeit von dem ersten digitalen Signal das gespeicherte Korrektursignal zu liefern, und wobei ferner ein Kombinierer (29) vorgesehen ist, um das digitale Teilbereichssignal mit dem von den Speichermitteln (49) gelieferten Korrektursignal zu kombinieren, um so zu einem korrigierten digitalen Ausgangssignal zu gelangen.

2. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Speichermittel (49) das Korrektursignal für einen derartigen Teilbereich an einer bestimmten Speicherstelle speichern, die durch das erste digitale Signal adressierbar ist.

3. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Serie von digitalen Testsignalen wenigstens ein Testsignal für jeden Teilbereich umfaßt, und daß die Speichermittel (49) jedes Korrektursignal an adressierbaren Speicherstellen speichern, die durch das erste digitale Signal adressierbar sind.

4. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß jedes der digitalen Testsignale dem Mittelpunkt eines entsprechenden Teilbereiches entspricht.

5. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß:

- die ersten Analog-Digital-Wandlermittel (17) einen Quantisierer für die höchstwertigen Bits umfassen, der mit den Eingangsschaltungsmitteln (15) verbunden ist,

- die ersten Digital-Analog-Wandlermittel (21) einen Eingang aufweisen, der so geschaltet ist, daß er das erste digitale Signal von dem Quantisierer für die höchstwertigen Bits empfängt,

- die Restverstärkermittel (23) einen ersten Eingang aufweisen, der sich in elektrischer Kommunikation mit den ersten Digital-Analog-Wandlermitteln (21) befindet, und einen zweiten Eingang umfassen, der sich in elektrischer Kommunikation mit den Eingangsschaltungsmitteln (15) befindet, und

- die zweiten Analog-Digital-Wandlermittel (27) einen Quantisierer für die niedrigstwertigen Bits umfassen, der einen Eingang aufweist, der mit den Restverstärkermitteln (23) verbunden ist, und einen Ausgang umfaßt, der mit den Vergleichsmitteln (47) verbunden ist.

6. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach Anspruch 5, weiter dadurch gekennzeichnet, daß sie weiter eine Schaltung (35) zur Einstellung des Verstärkungsfaktors umfaßt, um den Verstärkungsfaktor der ersten Digital-Analog-Wandlermittel (21) einzustellen, eine Schaltung (37) zur Einstellung des Versatzes umfaßt, um Nullpunkt-Fehler von den Restverstärkermitteln (23) zu beseitigen, sowie eine Schaltung (39) zur Einstellung der Referenz aufweist, um den Verstärkungsfaktor des Quantisierers (27) für die niedrigstwertigen Bits einzustellen.

7. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die ersten Digital-Analog-Wandlermittel (21) eine Einstellzeit von ungefähr fünfzig Nanosekunden aufweisen.

8. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die zweiten Digital-Analog-Wandlermittel (43) eine Einstellzeit von ungefähr zehn Mikrosekunden aufweisen.

9. Mit Teilbereichen arbeitende Analog-Digital-Wandlerschaltung nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß das erste digitale Signal eine grobe digitale Quantisierung des analogen Eingangssignales präsentiert, daß das digitale Teilbereichssignal eine feine digitale Quantisierung des analogen Eingangssignales repräsentiert, und daß das Korrektursignal eine digitale Quantisierung des analogen Eingangssignales repräsentiert, das korrigiert ist, um Fehler zu beseitigen, die dem Betrieb der mit Teilbereichen arbeitenden Analog-Digital-Wandlerschaltung entsprechen.