KR100764348B1 - 디지털/아날로그 컨버터 - Google Patents

디지털/아날로그 컨버터 Download PDF

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Abstract

디지털/아날로그 컨버터는 MOS 트랜지스터에서 발생되는 차지 펌핑 메카니즘(Charge pumping mechanism)을 이용하여 디지털 데이터를 아날로그 신호로 변환시키며, 이를 위하여 디지털 데이터의 각 비트에 대응되며 기준전압과 각 비트 데이터를 클럭신호로써 스위칭하는 복수의 스위칭부와, 이에 일대일로 대응되면서 게이트에 인가되는 스위칭부의 각각의 출력에 의하여 동작되며 게이트 절연막과 기판 간의 계면 트랩에 차징되는 전류를 펌핑하여 출력하는 복수의 MOS 트랜지스터를 구비한다. 그리고, 펌핑된 전류를 아날로그 전압으로 출력하기 위하여 적분기와 증폭기가 구성된다. 따라서, 저항의 매칭 특성이 개선되고, 면적면에서 효율적이면서 실용적인 디지털/아날로그 컨버터가 제공될 수 있다.

Description

디지털/아날로그 컨버터{Digital to analog converter}
도 1은 본 발명에 따른 디지털/아날로그 컨버터의 바람직한 실시예를 나타내는 회로도
도 2는 본 발명에 이용되는 차지 펌핑 메카니즘을 설명하기 위한 MOSFET 모식도
도 3은 MOSFET의 게이트에 인가되는 펄스의 파형도
도 4는 본 발명에 따른 다른 실시예를 나타내는 회로도
본 발명은 디지털/아날로그 컨버터에 관한 것으로서, 보다 상세하게는 MOS 트랜지스터에서 발생되는 차지 펌핑 메카니즘(Charge pumping mechanism)을 이용하여 복수의 MOS 트랜지스터로써 디지털 데이터를 아날로그 신호로 변환시키는 디지털/아날로그 컨버터에 관한 것이다.
초기 디지털 데이터를 아날로그 신호로 변환하는 디지털/아날로그 컨버터는 R-2R 래더(ladder) 구조를 가지며, 이 구조는 바이폴라 기술과 C-MOS 기술에서 모두 적용 가능한 장점이 있다. 그러나, 저항간 매칭 특성이 우수해야하고, 스위칭 특성 면에서 취약한 단점이 있다.
이러한 R-2R 구조의 디지털/아날로그 컨버터는 세그멘티드 레지스터 스트링(Segmented resistor string) 구조로 대체된 바 있다. 이 구조는 소자간 매칭 특성이 보다 덜 민감하며 스위칭 특성이 양호하다.
그러나, 이러한 구조를 갖기 위하여 n 비트의 데이터를 아날로그 신호로 변환시키기 위해서 필요한 저항의 수는 2n개가 필요하여 면적면에서 불리한 점이 있고, 많은 수의 저항을 사용한 바 소자의 균일성과, 스위칭 특성 문제 및 면적 문제로 인한 비용 증가 문제점을 갖는 단점이 있다.
따라서, 저항의 매칭 특성과, 면적면에서 유리하며 저가의 실용적인 디지털/아날로그 컨버터의 개발이 소망되고 있다.
본 발명의 목적은 MOS 트랜지스터에서 발생되는 차지 펌핑 메카니즘을 이용하여 디지털/아날로그 컨버터를 구현함에 있다.
본 발명의 다른 목적은 MOS 트랜지스터를 이용하여 저항의 매칭 특성을 개선시키면서 면적면에서 효율적이며 실용적인 디지털/아날로그 컨버터를 구현함에 있다.
본 발명에 따른 디지털/아날로그 컨버터는 디지털 데이터의 각 비트에 대응되며 기준전압과 각 비트 데이터를 클럭신호로써 스위칭하는 복수의 스위칭부와, 이에 일대일로 대응되면서 게이트에 인가되는 스위칭부의 각각의 출력에 의하여 동작되며 게이트 절연막과 기판 간의 계면 트랩에 차징되는 전류를 펌핑하여 출력하는 복수의 MOS 트랜지스터를 구비하여 이루어진다.
그리고, 펌핑된 전류를 아날로그 전압으로 출력하기 위하여 적분기와 증폭기가 구성된다.
여기에서, 펌핑되는 전류는 MOS 트랜지스터의 게이트 면적을 일정 비율로 조절하거나, 스위칭부를 스위칭하는 클럭신호의 주파수를 다르게 적용하여 그 양이 조절될 수 있다.
또한, 다결정 박막 트랜지스터가 전류를 펌핑하는 소자로 이용될 수 있으며, 이 경우 각 다결정 박막 트랜지스터의 각 게이트의 상부와 하부에 전자와 정공을 공급하기 위한 p+ 불순물이 주입된 영역과 n+ 불순물이 주입된 영역이 하나씩 형성되어 바디컨택의 필요성을 배제하도록 구성됨이 바람직하다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 1을 참조하면, 본 발명에 따른 실시예는 복수(도 1에서는 4비트가 예시됨)의 비트 라인 b0, b1, b2, b3으로 구성된 데이터 버스 B는 디지털 신호를 각 비트별 데이터를 전송하는 비트 라인들을 포함하며, 각 비트 라인 b0, b1, b2, b3은 각각에 대응되는 스위칭부 SW1∼SW4의 입력측으로 연결된다. 그리고, 각 스위칭부 SW1∼SW4는 비트라인을 통하여 디지털 신호가 입력되고 다른 입력측에는 기준전압 Vref가 인가되도록 구성된다.
또한, 스위칭부 SW1∼SW4는 제어신호로써 클럭신호가 인가되도록 구성되며, 실시예로써 스위칭부 SW1, SW2는 클럭신호 clk1을 제어신호로 입력받고, 스위칭부 SW3, SW4는 클럭신호 clk2를 제어신호로 입력받도록 구성된다.
그리고, 스위칭부 SW1∼SW4는 각각에 대응되는 엔모스 트랜지스터 T1∼T4의 게이트로 스위칭된 출력신호를 인가하도록 구성된다.
각 스위칭부 SW1∼SW4는 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터의 게이트가 공유되어서 클럭신호 clk1 또는 clk2가 입력되며, 각 엔모스 트랜지스터는 디지털 신호가 인가되고 피모스 트랜지스터는 기준전압 Vref가 인가되도록 구성된다. 따라서, 각 스위칭부 SW1∼SW4는 엔모스 트랜지스터와 피모스 트랜지스터가 교차되는 스위칭 상태에 따라서 공통 출력단자를 통하여 대응되는 엔모스 트랜지스터 T1∼T4의 게이트에 각각 인가하도록 구성된다.
그리고, 실시예는 각 엔모스 트랜지스터 T1∼T4의 바디(Body)가 공통으로 적분기(10)에 연결되어서 이들로부터 출력되는 전류 I1∼I4를 합산한 전류 It를 공급하도록 구성되고, 적분기(10)는 전압을 적분하여 증폭기(12)로 인가하도록 구성되며, 증폭기(12)는 입력 전압을 비반전 증폭하여 아날로그 신호 즉 출력전압 Vout으로 출력하도록 구성된다.
본 발명에 따른 도 1의 실시예에서 각 엔모스 트랜지스터는 도 2에서 설명되는 차지 펌핑 메카니즘에 의하여 전류를 공급한다.
먼저, 도 2를 참조하면, 엔모스 트랜지스터는 기판(13)에 불순물이 주입된 소스(14)와 드레인(16)을 가지고, 이들 상부에 게이트 절연막(18)과 게이트(20)가 구성되며, 소스(14)와 드레인(16) 및 게이트(20)에는 엔모스 트랜지스터 구동을 위한 소스 전원 Vs, 드레인 전원 VD, 게이트 전원 VG가 구성된다.
도 2의 엔모스 트랜지스터의 게이트(20)에 펄스가 인가되고, 펄스는 도 3과 같이 하이 레벨의 전압 Vh가 문턱전압 VTH 이상이 되도록 하고, 로우 레벨의 전압 Vb는 플래트 밴드 전압(Flat band voltage) VFB 이하가 되도록 설정된다.
엔모스 트랜지스터의 게이트(20)에 하이 레벨의 전압 Vh가 인가되면 채널은 인버젼(inversion)되며, 이때 일부 전자는 게이트(20)와 게이트 절연막(18)의 사이에 존재하는 인터페이스 트랩(Interface trap)에 잔류된다.
이 상태에서 게이트(20)의 인가전압이 로우 레벨의 전압 Vb으로 바뀌면 인버젼 레이어(inversion layer)를 형성하고 있던 전자(mobile electron)들은 소스와 드레인으로 역류(drift back)하고, 기판에서 공급되는 다수 캐리어 즉 정공이 게이트(20)의 하부에 축적된다.
게이트(20)의 하부에 축적되는 정공 중 일부가 게이트(20)의 인가 전압이 Vh인 상태에 잔류되던 전자와 재결합된다. 이러한 재결합으로 발생되는 전류가 차지 펌핑 전류이며, 차지 펌핑 전류는 계면에 존재하는 트랩의 밀도와 게이트 면적 그리고 게이트에 인가되는 펄스의 주파수에 정비례한다. 실시예에서 엔모스의 경우 계면에 존재하는 트랩은 밀도가 균일하므로 차지 펌핑 전류는 트랜지스터의 게이트 면적과 게이트에 인가되는 펄스의 주파수로 제어된다.
상술한 도 2 및 도 3을 참조하여 설명된 메카니즘을 이용하여 도 1과 같이 구성되는 실시예의 작용 및 효과에 대하여 설명한다.
디지털 신호는 데이터 버스 B에 포함된 비트 라인 b0∼b3을 통하여 논리적 하이 상태 '1' 또는 논리적 로우 상태 '0'에 해당하는 전압을 갖도록 전송되며, 이들 각 비트 라인의 디지털 신호는 해당 스위칭부 SW1∼SW4에 인가된다.
스위칭부 SW1∼SW4는 입력되는 데이터 신호나 기준전압 Vref 중 어느 하나를 클럭신호의 하이 또는 로우 상태에 따라서 선택하여 해당 엔모스 트랜지스터 T1∼T4의 게이트로 인가한다. 클럭신호가 하이 레벨이면 스위칭부 SW1∼SW4는 데이터 신호를 엔모스 트랜지스터 T1∼T4의 게이트에 전달하고, 클럭신호가 로우 레벨이면 스위칭부 SW1∼SW4는 기준전압 Vref 즉 Vb를 엔모스 트랜지스터 T1∼T4의 게이트에 전달한다.
이때 클럭신호는 엔모스 트랜지스터 T1∼T4의 게이트 면적에 따라서 다르게 설정될 수 있다.
구체적으로, 도 1의 실시예에서는 엔모스 트랜지스터 T1의 게이트 면적보다 엔모스 트랜지스터 T2의 게이트 면적이 두 배 넓은 것으로 설정되고, 엔모스 트랜지스터 T2와 엔모스 트랜지스터 T3의 게이트 면적이 동일한 것으로 설정되며, 엔모스 트랜지스터 T3의 게이트 면적보다 엔모스 트랜지스터 T4의 게이트 면적이 두 배 넓은 것으로 설정된다.
또한, 이와 같은 게이트 면적 비에 따라서 엔모스 트랜지스터 T1 : T2 : T3 : T4의 차지 펌핑 전류의 비가 1 : 2 : 4 : 8이 될 수 있도록, 스위칭부 SW1과 SW2는 주파수가 'f(f는 임의의 주파수값)'인 클럭신호 clk1에 의하여 비트라인 b0, b1 을 통하여 전송되는 디지털 신호를 스위칭하여 엔모스 트랜지스터 T1, T2로 전송하도록 동작되며, 스위칭부 SW3과 SW4는 주파수가 '2f'인 클럭신호 clk2에 의하여 비트라인 b2, b3을 통하여 전송되는 디지털 신호를 스위칭하여 엔모스 트랜지스터 T3, T4로 전송하도록 동작된다.
이러한 설정은 차지 펌핑 전류는 엔모스 트랜지스터의 게이트 면적과 주파수에 정비례하기 때문에 엔모스 트랜지스터 T1에서 출력될 수 있는 전류 I1의 값이 'i(i는 임의의 전류값)'이며, 엔모스 트랜지스터 T2에서 출력될 수 있는 전류 I2의 값이 '2i'이고, 엔모스 트랜지스터 T3에서 출력될 수 있는 전류 I3의 값이 '4i'이며, 엔모스 트랜지스터 T4에서 출력될 수 있는 전류 I4의 값이 '8i'가 되도록 하기 위함이다.
결국, 엔모스 트랜지스터 T1∼T4는 게이트에 인가되는 디지털 신호에 따라서 전류 I1∼I4를 출력하며, 이들 전류가 합산되어서 전류 It로 적분기(10)에 공급되고, 증폭기(12)는 아날로그 값을 갖는 출력 전압 Vout을 출력한다.
즉, 데이터 버스 B를 통하여 전송되는 (0010)2의 디지털 신호에 대하여 차지 펌핑 전류 It는 2i의 값을 가지며, 그에 대응되는 아날로그 전압이 Vout으로 출력된다. 그리고, 데이터 버스 B를 통하여 전송되는 (1111)2의 디지털 신호에 대하여 차지 펌핑 전류 It는 15i의 값을 가지며 그에 대응되는 아날로그 전압이 Vout으로 출력된다.
도 1의 실시예는 엔모스 트랜지스터의 게이트 면적의 증가를 줄이기 위하여 엔모스 트랜지스터 T1∼T4의 게이트 면적을 조절하고 클럭신호의 주파수를 다르게 적용한 것이며, 모든 엔모스 트랜지스터 T1∼T4에 대하여 동일한 주파수의 클럭신호를 인가하는 경우 각 엔모스 트랜지스터는 비트 라인의 수가 n개인 경우 2의 승수배로 게이트 면적이 증가하여 최종 n번째 엔모스 트랜지스터의 게이트는 첫 번째 비트 라인에 대응되는 엔모스 트랜지스터의 게이트 면적에 비하여 2n-1배가 되도록 구성된다.
이러한 트랜지스터 면적의 조절은 인가되는 클럭신호의 주파수를 고려하여 이루어질 수 있다.
도 1의 실시예와 같이 면적이나 클럭신호의 주파수에 의한 제어 방법외에 소스와 드레인 전류를 이용하는 방법이 고려될 수 있다.
차지 펌핑 메카니즘에서 바디에 흐르는 전류는 소스와 드레인에 흐르는 전류의 절반에 해당되는 값이며, 따라서 차지 펌핑 전류를 소스 또는 드레인에서 출력시키고 다음 트랜지스터는 게이트 면적을 그대로 하면서 기판에 흐르는 전류를 출력으로 사용한다면 전류의 출력이 조절될 수 있다. 즉, 기판에 흐르는 전류는 소스 또는 드레인에서 출력되는 전류의 두 배가 되므로 게이트 면적 및 클럭신호의 주파수를 두 배로 하는 효과를 얻을 수 있다. 따라서, 면적 증가에 대한 부담 및 클럭신호의 주파수 증가에 대한 부담이 해결될 수 있을 것이며, 이에 대한 구성은 본 발명의 기술적 사상을 이해한 수준에서 제작자에 의하여 용이하게 실시될 수 있으므로 구체적인 개시는 생략한다.
한편, 다결정 실리콘 트랜지스터는 절연막 위에 형성이 가능하므로, 이를 이용하여 디지털/아날로그 컨버터를 제작할 경우 삼차원의 적층 구조를 이룬다.
도 4를 참조하면, 도 4의 실시예는 다결정 실리콘 트랜지스터는 바디가 플로팅된다. 이를 위하여 도 4의 F에 도시된 바와 같이 기판의 게이트 상부와 하부에 전자와 정공을 공급하기 위한 p+ 불순물이 주입된 영역과 n+ 불순물이 주입된 영역이 하나씩 형성되며, 이에 의하여 바디 컨택(contact)의 필요없이 디지털/아날로그 컨버터가 제작될 수 있다.
그리고, 각 스위칭부에 게이트가 연결되는 다결정 실리콘 트랜지스터 T11∼T14는 소스를 통하여 차지 펌핑 전류를 출력하고, 클럭신호 clk1은 클럭신호 clk2의 두 배의 주파수를 가지며, 트랜지스터 T12는 트랜지스터 T11의 게이트보다 두 배 면적의 게이트를 가지며, 트랜지스터 T12와 트랜지스터 T13의 게이트 면적은 동일하고, 트랜지스터 T14는 트랜지스터 T13의 게이트 보다 두 배 면적의 게이트를 갖는다.
이러한 도 4의 실시예에 의하여 디지털 신호가 그에 대응되는 아날로그 전압을 생성하기 위한 값을 갖는 전류 It로 제공될 수 있다.
본 발명에 의하면 MOS 트랜지스터를 이용하여 디지털/아날로그 컨버터가 구성되고, 그에 따라서 저항의 매칭 특성이 개선되고, 면적면에서 효율적이면서 실용적인 컨버터가 제공될 수 있는 효과가 있다.
특히, 본 발명에 의한 디지털/아날로그 컨버터는 저주파 클럭신호에 의하여 동작되는 디지털/아날로그 컨버터를 구현함에 적합하다.

Claims (8)

  1. 디지털 데이터의 각 비트에 대응되며 기준전압과 상기 각 비트 데이터를 클럭신호로써 스위칭하는 상기 비트 수에 대응되는 스위칭 수단;
    상기 스위칭 수단에 일대일로 대응되며, 게이트에 인가되는 상기 스위칭 수단의 각각의 출력에 의하여 동작되며 게이트 절연막과 기판 간의 계면 트랩에 차징되는 전류를 펌핑하여 출력하는 복수의 MOS 트랜지스터; 및
    상기 복수의 MOS 트랜지스터로부터 출력되는 전류를 적분하는 적분 수단; 및
    상기 적분 수단의 출력을 증폭하는 증폭수단을 구비함을 특징으로 하는 디지털/아날로그 컨버터.
  2. 제 1 항에 있어서,
    상기 스위칭 수단은 공통 게이트를 갖는 엔모스 트랜지스터와 피모스 트랜지스터로 구성되며, 상기 엔모스 트랜지스터에 각 비트별 데이터가 입력되고, 상기 피모스 트랜지스터에 기준전압이 인가되며, 상기 공통 게이트에 클럭이 입력되도록 구성됨으로써 상기 데이터와 기준전압을 스위칭하여 선택적으로 출력함을 특징으로 하는 디지털/아날로그 컨버터.
  3. 제 1 항에 있어서,
    상기 MOS 트랜지스터들은 서로 다른 게이트 면적을 가지며, 상기 스위칭 수단으로 제공되는 클럭신호의 주파수가 모두 동일함을 특징으로 하는 디지털/아날로그 컨버터.
  4. 제 1 항에 있어서,
    상기 MOS 트랜지스터들은 서로 다른 게이트 면적을 갖는 복수의 그룹을 포함하며, 상기 복수의 그룹 별로 대응되는 상기 스위칭 수단으로 클럭신호가 서로 다른 주파수로 제공됨을 특징으로 하는 디지털/아날로그 컨버터.
  5. 디지털 데이터의 각 비트에 대응되며 기준전압과 상기 각 비트 데이터를 클럭신호로써 스위칭하는 상기 비트 수에 대응되는 스위칭 수단;
    상기 스위칭 수단에 일대일로 대응되며, 게이트에 인가되는 상기 스위칭 수단의 각각의 출력에 의하여 동작되며 게이트 절연막과 기판 간의 계면 트랩에 차징되는 전류를 펌핑하여 출력하는 복수의 다결정 박막 트랜지스터를 구비함으로써,
    상기 다결정 박막트랜지스터로부터 출력되는 전류를 아날로그 전압으로 변환시켜 출력하는 디지털/아날로그 컨버터.
  6. 제 5 항에 있어서,
    상기 복수의 다결정 박막 트랜지스터는 서로 다른 게이트 면적을 가지며, 상기 스위칭 수단으로 제공되는 클럭신호의 주파수가 모두 동일함을 특징으로 하는 디지털/아날로그 컨버터.
  7. 제 5 항에 있어서,
    상기 복수의 다결정 박막트랜지스터는 서로 다른 게이트 면적을 갖는 복수의 그룹을 포함하며, 상기 복수의 그룹 별로 대응되는 상기 스위칭 수단으로 클록신호가 서로 다른 주파수로 제공됨을 특징으로 하는 디지털/아날로그 컨버터.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 복수의 다결정 박막 트랜지스터의 각 게이트에 상부와 하부에 전자와 정공을 공급하기 위한 p+ 불순물이 주입된 영역과 n+ 불순물이 주입된 영역이 하나씩 형성됨을 특징으로 하는 디지털/아날로그 컨버터.
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