JPH1021696A

JPH1021696A - サンプルホールド回路

Info

Publication number: JPH1021696A
Application number: JP8195525A
Authority: JP
Inventors: Fujihiko Sugibashi; 不二彦杉橋
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 1998-01-23
Anticipated expiration: 2016-07-05
Also published as: JP3916274B2

Abstract

(57)【要約】【課題】寄生容量の影響を受けないサンプルホールド
回路を提供する。【解決手段】サンプル状態ではホールド容量Ｃ_H1をサ
ンプリング電圧で充放電し、ホールド状態では入力電圧
からホールド容量Ｃ_H1を切り離し、そのホールド容量Ｃ
_H1に接続されたMOSFET５４に電流を流して動作させ、ホ
ールド電圧に対応する電圧を出力させる。MOSFET５４
に、サンプル状態とホールド状態とで略同じ大きさの電
流を流すようにすると、サンプル状態からホールド状態
に移行する際のMOSFET５４の端子の電圧変動が小さくな
るので、寄生容量がホールド電圧に与える影響を少なく
することができる。そのMOSFET５４のソース端子とドレ
イン端子の電位を、サンプル状態とホールド状態とで略
等しくなるようにしておくと、寄生容量がホールド電圧
に与える影響を更に少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサンプルホールド回
路の分野にかかり、特に、ホールド電圧をMOSFETのゲー
ト端子に入力するサンプルホールド回路に関する。

【０００２】

【従来の技術】一般に、サンプルホールド回路はＡ・Ｄ
コンバーター等の変換装置の入力段に設けられており、
所定のタイミングで入力電圧をサンプリングし、次い
で、次段に設けられた変換装置が変換作業を完了するま
で、そのサンプリングした電圧をホールドする回路であ
る。そのようなサンプルホールド回路のうち、２入力・
１出力の従来技術のものを図３(ａ)の符号１０２に示
す。

【０００３】このサンプルホールド回路１０２は、大き
く分けて差動段と出力段とで構成されており、差動段
は、ｐチャネルMOSFETによって構成された定電流源１４
１と、２つのサンプル電圧Ｖ_in1、Ｖ_in2が個別に入力さ
れる２系統の差動ブロック１５１、１６１と、ｎチャネ
ルMOSFET１４４、１４５によって構成されたカレントミ
ラー１４３とを有している。出力段は、ｐチャネルMOSF
ETによって構成された定電流源１４２と、ｎチャネルMO
SFETで構成された出力トランジスタ１４７とを有してい
る。

【０００４】その２系統の差動ブロック１５１(第１系
統)、１６１(第２系統)は、ｐチャネルMOSFETで構成さ
れたスイッチ１５２、１６２と差動回路１５３、１６３
とをそれぞれ有しており、各差動回路１５３、１６３は
スイッチ１５２、１６２を介して同じ定電流源１４１に
接続されている。

【０００５】スイッチ１５２、１６２のゲート端子に
は、その論理レベルが互いに逆となるＸＳＥＬ₁信号と
ＸＳＥＬ₂信号とがそれぞれ入力されており、いずれか
一方のスイッチだけがＯＮできるようにされている。従
って、差動回路の一方に電流が供給されるときは、他方
の差動回路には電流は供給されないようになっている。

【０００６】第１系統の差動回路１５３は、ｐチャネル
MOSFET１５４、１５５がソース端子を共通にして構成さ
れており、また、第２系統の差動回路１６３は、ｐチャ
ネルMOSFET１６４、１６５がソース端子を共通にして構
成されている。各差動ブロック１５１、１６１が有する
ホールド容量Ｃ_H1、Ｃ_H2の一端は、ｐチャネルMOSFET１
５４、１６４のゲート端子にそれぞれ接続されている。

【０００７】第１、第２系統の差動回路１５３、１６３
は、それぞれ共通するカレントミラー１４３を負荷とし
て同じ出力トランジスタ１４７を駆動するように構成さ
れており、各差動回路１５３、１６３の一方のｐチャネ
ルMOSFET１５５、１６５のゲート端子には、その出力ト
ランジスタ１４７の出力端子が接続されており、他方の
ｐチャネルMOSFET１５４、１６４のゲート端子には第
１、第２系統のホールド容量Ｃ_H1、Ｃ_H2の一端が接続さ
れている。

【０００８】各ホールド容量Ｃ_H1、Ｃ_H2の一端とｐチャ
ネルMOSFET１５４、１６４のゲート端子の接続中点に
は、スイッチＳＷ₁、ＳＷ₂がそれぞれ設けられており、
各スイッチＳＷ₁、ＳＷ₂をＯＮさせるとサンプリングす
べき電圧Ｖ_in1、Ｖ_in2でホールド容量Ｃ_H1、Ｃ_H2を充放
電させられるように構成されている。

【０００９】いま、第１系統の差動ブロック１５１側の
スイッチＳＷ₁がＯＮ、その差動ブロック１５１内のス
イッチ１５２がＯＦＦしており、第２系統の差動ブロッ
ク１６１側のスイッチＳＷ₂がＯＦＦ、その差動ブロッ
ク１６１内のスイッチ１６２がＯＮしているものとす
る。このとき、第１系統のホールド容量Ｃ_H1には、スイ
ッチＳＷ₁を介して印加されたサンプリング電圧Ｖ_in1が
ホールド電圧として現れており(サンプル動作)、スイッ
チＳＷ₂はＯＦＦしているため、第２系統のホールド容
量Ｃ_H1にはサンプリング電圧電圧Ｖ_in2は印加されてい
ない(ホールド動作)。

【００１０】その状態からスイッチ１６２がＯＦＦし、
第２系統の差動ブロック１６１の動作が停止され、続い
てＳＷ₁がＯＦＦし、第１系統のホールド容量Ｃ_H1がサ
ンプリング電圧Ｖ_in1から開放された後、スイッチ１５
２がＯＮし、第１系統の差動ブロック１５１に電流が供
給されると、その第１系統の差動ブロック１５１内の差
動回路１５３の動作が開始する。

【００１１】このサンプルホールド回路１０２は、ホー
ルド容量Ｃ_H1、Ｃ_H2の電圧のうち、動作している方の差
動ブロック内のホールド容量の電圧が出力トランジスタ
１４７の出力電圧Ｖ_outとして出力されるボルテージフ
ォロワーの構成にされており、いま、第１系統のスイッ
チ１５２がＯＮしており、第１系統の差動回路１５３が
動作しているため、出力電圧Ｖ_outには第１系統のホー
ルド電圧Ｖ_CH1が現れている。

【００１２】他方、第２系統のスイッチ１６２はＯＦＦ
し、第２系統の差動回路１６３は停止している。このと
き、第２系統のスイッチＳＷ₂はＯＮしており、ホール
ド容量Ｃ_H2にはサンプリング電圧Ｖ_in2が印加され、そ
の電圧で充放電されている。

【００１３】この状態は、サンプルホールド回路１０２
の次段に設けられた変換回路が第１系統のホールド電圧
Ｖ_CH1の値を変換し終わるまで維持され、その後、第１
系統のスイッチ１５２がＯＦＦし、第１系統の差動回路
１５３の動作は停止する。次いで、第２系統のスイッチ
ＳＷ₂がＯＦＦし、ホールド容量Ｃ_H2をサンプリング電
圧Ｖ_in2から開放した後、スイッチ１６２がＯＮする
と、第２系統の差動回路１６３が動作を開始する。

【００１４】スイッチ１６２のＯＮにより、第２系統の
ホールド容量Ｃ_H2に接続されたｐチャネルMOSFET１６４
が動作を開始するが、そのｐチャネルMOSFET１６４は、
図４(ａ)に示すように、Ｐ型シリコン基板に不純物が拡
散されて形成されており、ｎ^-領域(ｎウェル)がバック
ゲートＢ、該バックゲートＢ(ｎウェル)内に拡散された
２個のｐ⁺層がソース領域Ｓとドレイン領域Ｄにされ、
また、ゲート酸化膜を介して設けられたポリシリコン膜
によってゲート電極Ｇが形成されて構成されている。

【００１５】このような図４(ａ)の構成から、一般的な
MOSFETでは、ゲート電極ＧとバックゲートＢ、ゲート電
極Ｇとソース領域Ｓ、ゲート電極とドレイン領域Ｄとの
間には、それぞれ寄生容量Ｃ_GB、Ｃ_GS、Ｃ_GDが形成され
てしまうことが知られている。上述のｐチャネルMOSFET
１６４では、これら寄生容量Ｃ_GB、Ｃ_GS、Ｃ_GDは、同図
(ｂ)に示すような状態で接続されている。

【００１６】これら寄生容量Ｃ_GS、Ｃ_GD、Ｃ_GBとホール
ド容量Ｃ_H2の一端は、全てｐチャネルMOSFET１６４のゲ
ート電極Ｇ(ゲート端子)に接続されている。第２系統の
差動ブロック１６１が停止しており、ｐチャネルMOSFET
１６４がＯＦＦの状態では、ｐチャネルMOSFET１６５の
ゲート端子に第１系統の差動ブロック１５１のホールド
電圧Ｖ_CH1と同じ電圧であるＶ_OUTが印加されるため、一
般的に寄生容量Ｃ_GS、Ｃ_GBのソース端子側の電位はＶ
_CH1＋Ｖ_thとなる(Ｖ_thはｐチャネルMOSFET１６５のスレ
ッショルド電圧)。

【００１７】また、ｐチャネルMOSFET１６４のドレイン
端子はｐチャネルMOSFET１５４のドレイン端子に接続さ
れているため、第１系統の差動ブロック１５１が動作し
ているときのｐチャネルMOSFET１６４のドレイン端子の
電圧は、出力トランジスタ１４７が第１系統のホールド
電圧Ｖ_CH1を出力するときのゲート端子の電位Ｖ_x1とな
る。従って、寄生容量Ｃ_GDのドレイン側の電位はＶ_X1で
ある。このときの各寄生容量Ｃ_GS、Ｃ_GD、Ｃ_GBは、ホー
ルド容量Ｃ_H2に対し、図４(ｃ)に示すような電位の関係
にある。

【００１８】その状態からスイッチＳＷ₂がＯＦＦした
後、スイッチ１６２がＯＮし、第２系統の差動ブロック
１６１がサンプル状態からホールド状態に移行し、第２
系統の差動回路１６３に電流が供給され始めると、各寄
生容量Ｃ_GS、Ｃ_GBの一端の電位はＶ_CH1＋Ｖ_thから定電
流源１４１のドレイン端子の電位まで上昇する。また、
寄生容量Ｃ_GDの一端の電位は、前述の電位Ｖ_x1から、出
力トランジスタ１４７が第２系統のホールド電位Ｖ_CH2
を出力するときのゲート端子の電位Ｖ_x2へと変化してし
まう。

【００１９】このように、サンプル状態からホールド状
態に移行する際に、ホールド容量Ｃ_H2に接続されたｐチ
ャネルMOSFET１６４の端子電位が変化するため、そのｐ
チャネルMOSFET１６４の寄生容量Ｃ_GS、Ｃ_GD、Ｃ_GBを充
放電させるための電流がホールド容量Ｃ_H2を介して流れ
てしまい、ホールド状態に移行した後のホールド容量Ｃ
_H2の電圧がサンプル状態にあったときのホールド容量Ｃ
_H2の電圧と異なってしまい、検出電圧に誤差を生じる原
因となっていた。

【００２０】このような寄生容量Ｃ_GS、Ｃ_GD、Ｃ_GBのう
ち、ゲート・バックゲート間の寄生容量Ｃ_GBについて
は、バックゲートＢに電源電圧Ｖ_eeを印加しておけば、
サンプル状態とホールド状態とで電位の変動はないの
で、その影響を除くことは可能である。

【００２１】しかし、サンプル状態にある側のホールド
容量に接続されたMOSFETのソース端子とドレイン端子の
電位については、他方のホールド状態にある系統が出力
する出力電圧Ｖ_outの値に影響されるので、寄生容量Ｃ
_GS、Ｃ_GDの影響を除くことはできず、解決が望まれてい
た。

【００２２】

【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたもので、その目的
は、寄生容量の影響を受けないサンプルホールド回路を
提供することにある。

【００２３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ホールド容量と、前記ホー
ルド容量の一端にゲート端子が接続されたMOSFETとを有
し、サンプル状態にあるときは、サンプリングすべき電
圧で前記ホールド容量が充放電され、ホールド状態にあ
るときは前記ホールド容量はサンプリングすべき電圧か
ら切り離され、そのホールド容量に接続されているMOSF
ETの動作によって前記ホールド容量の電圧に対応する電
圧がそのドレイン端子を介して出力されるように構成さ
れたサンプルホールド回路であって、前記MOSFETは、前
記サンプル状態にあるときに、前記ホールド状態にある
ときに流れる電流と略等しい大きさの電流を流せるよう
に構成されたことを特徴とする。

【００２４】また、請求項２記載の発明は、複数のホー
ルド容量と、前記各ホールド容量の一端にゲート端子が
それぞれ接続された複数のMOSFETとを有し、サンプル状
態にあるときは、サンプリングすべき電圧で前記各ホー
ルド容量がそれぞれ充放電され、ホールド状態にあると
きは前記各ホールド容量はサンプリングすべき電圧から
切り離され、その切り離されたホールド容量に接続され
たMOSFETのうち、選択されたMOSFETの動作によって、そ
のゲート端子に接続されたホールド容量の電圧に対応す
る電圧がドレイン端子を介して出力されるように構成さ
れたサンプルホールド回路であって、前記各MOSFETは、
前記サンプル状態にあるときに、前記ホールド状態にあ
るときに流れる電流と略等しい大きさの電流を流せるよ
うに構成されたことを特徴とする。

【００２５】このような請求項１又は請求項２のいずれ
か１項記載のサンプルホールド回路については、請求項
３記載の発明のように、前記MOSFETのソース端子を、前
記サンプル状態にあるときと前記ホールド状態にあると
きとで略等しい電位に置けるように構成しておくとよ
い。

【００２６】また、請求項４記載の発明のように、前記
MOSFETのドレイン端子を、前記サンプル状態にあるとき
と前記ホールド状態にあるときとで略等しい電位に置け
るように構成しておいてもよい。

【００２７】上述した本発明のサンプルホールド回路で
は、ホールド容量と、該ホールド容量の一端にゲート端
子が接続されたMOSFETとを有しており、そのホールド容
量は、サンプル状態にあるときはサンプリングすべき電
圧で充放電され、ホールド状態にあるときはサンプリン
グすべき電圧から切り離され、その切り離されたホール
ド容量に接続されたMOSFETが動作してホールド容量に現
れたホールド電圧に対応する電圧がドレイン端子を介し
て出力されるように構成されており、ホールド容量とMO
SFETとを所定タイミングでサンプル状態からホールド状
態に移行させるようにすれば、移行の際にホールド容量
に入力されていた電圧をサンプリング・ホールドするこ
とができる。

【００２８】そのMOSFETについては、サンプル状態にあ
るときとホールド状態にあるときとで略等しい大きさの
電流を流せるようにしたので、サンプル状態でのMOSFET
の動作状態とホールド状態でのMOSFETの動作状態を同じ
にすることができる。従って、サンプル状態からホール
ド状態に移行する際に、ホールド容量に接続されたMOSF
ETの端子間電圧に変化は生じず、寄生容量の充放電を防
止することができる。

【００２９】そのようなサンプルホールド回路のうち、
ホールド容量とMOSFETとを複数有し、サンプル状態にあ
るときに各ホールド容量がサンプリングすべき電圧でそ
れぞれ充放電され、ホールド状態にあるときは各ホール
ド容量はサンプリングすべき電圧から切り離され、その
切り離されたホールド容量に接続されたMOSFETのうち、
選択されたMOSFETを動作させ、そのゲート端子に接続さ
れたホールド容量の電圧に対応する電圧がドレイン端子
から出力されるように構成されたサンプルホールド回路
については、各MOSFETがサンプル状態にあるときとホー
ルド状態にあるときとで略等しい大きさの電流を流せる
ようにしておけば、サンプル状態での各MOSFETの動作状
態とホールド状態での各MOSFETの動作状態とを同じにす
ることができるので、サンプル状態からホールド状態に
移行する際の寄生容量の充放電を防止でき、ホールド容
量の電圧誤差を小さくすることができる。

【００３０】ゲート端子がホールド容量に接続されたMO
SFETのソース端子については、サンプル状態にあるとき
とホールド状態にあるときとで略等しい電位に置けるよ
うに構成しておけば、サンプル状態からホールド状態に
移行する際に、ゲート・ソース間の寄生容量がホールド
容量に与える影響を無くすことができる。

【００３１】このようにソース端子の電位をサンプル状
態とホールド状態とで略等しくなるようにしておく場合
には、バックゲートをソース端子と短絡させれば、MOSF
ETのバックゲートの電位を電源電圧でクランプしておか
なくても、ゲート・バックゲート間の寄生容量の充放電
を防止できる。

【００３２】更に、そのMOSFETのドレイン端子について
も、サンプル状態にあるときとホールド状態にあるとき
とで略等しい電位に置けるように構成しておけば、サン
プル状態からホールド状態に移行する際に、ゲート・ド
レイン間の寄生容量がホールド容量に与える影響を無く
すことができる。

【００３３】

【発明の実施の形態】本発明の実施の形態について図面
を用いて説明する。図１を参照し、符号２は、本発明の
一例のサンプルホールド回路であり、図３に示した従来
技術のサンプルホールド回路１０２と同様に、大きく分
けて差動段と出力段とで構成されている。

【００３４】その差動段は、定電流源４１と、第１、第
２系統の差動ブロック５１、６１と、カレントミラー回
路４３と、バイアス電流供給回路３と、選択回路４と、
電位調整回路５とを有しており、第１、第２系統の差動
ブロック５１、６１によって、２系統のサンプリング電
圧Ｖ_in1、Ｖ_in2をサンプル・ホールドできるように構成
されている。

【００３５】他方、出力段は、定電流源４２と出力トラ
ンジスタ４７とを有しており、第１、第２系統の差動ブ
ロック５１、６１のいずれか一方の出力を、定電流源４
２を負荷として、出力トランジスタ４７の出力端子から
出力できるように構成されている。

【００３６】バイアス電流供給回路３は、定電流源１
１、２１を有しており、前述の定電流源４１、４２を含
め、各定電流源１１、２１、４１、４２はそれぞれｐチ
ャネルMOSFETで構成されている。それら各ｐチャネルMO
SFETのソース端子には、電源電圧Ｖ_eeが印加されてお
り、ゲート端子には、定電圧Ｖ_biasが印加されている。
従って、定電圧Ｖ_biasの値とｐチャネルMOSFETのチャネ
ル長及びチャネル幅で決まる大きさの電流が各定電流源
１１、２１、４１、４２のドレイン端子から供給される
ように構成されている。

【００３７】第１、第２系統の差動ブロック５１、６１
は、スイッチ５２、６２と、差動回路５３、６３とをそ
れぞれ有している。

【００３８】スイッチ５２、６２は、それぞれｐチャネ
ルMOSFETで構成されている。第１系統の差動回路５３は
ソース端子が共通のｐチャネルMOSFET５４、５５から構
成されており、第２系統の差動回路６３は、ソース端子
が共通のｐチャネルMOSFET６４、６５から構成されてい
る。

【００３９】他方、バイアス電流供給回路３内には、ス
イッチ１２、２２が設けられている。第１、第２系統の
差動回路５３、６３は、それぞれスイッチ１２、２２を
介して定電流源１１、２１に接続されており、同時にそ
れぞれスイッチ５２、６２を介して同じ定電流源４１に
接続されている。

【００４０】バイアス電流供給回路３内のスイッチ１
２、２２はｐチャネルMOSFETで構成されており、そのゲ
ート端子はグラウンド電位に接続され、各スイッチ１
２、２２は常時ＯＮ状態になるようにされており、各定
電流源１１、２１から差動回路５３、６３に常時定電流
を供給できるように構成されている。

【００４１】第１、第２差動ブロック５１、６１内のス
イッチ５２、６２のゲート端子には、その論理レベルが
互いに相補(反対)の関係にあるＸＳＥＬ₁信号とＸＳＥ
Ｌ₂信号がそれぞれ入力されており、スイッチ５２、６
２のいずれか一方がＯＮ状態になるようにされている。
従って、定電流源４１からは、差動回路５３、６３のう
ち、いずれか一方の差動回路のみに定電流が供給される
ように構成されている。

【００４２】第１、第２系統の差動ブロック５１、６１
は、選択回路４を介して、カレントミラー回路４３と電
位調整回路５とに接続されている。

【００４３】カレントミラー回路４３は、ｎチャネルMO
SFET４４、４５を有しており、そのｎチャネルMOSFET４
４、４５のゲート端子は互いに接続され、ｎチャネルMO
SFET４５のゲート・ドレイン間は短絡されて構成されて
いる。この２個のｎチャネルMOSFET４４、４５のソース
端子はグラウンド電位に接続されており、ｎチャネルMO
SFET４５に流れた電流と同じ大きさの電流をｎチャネル
MOSFET４４に流せるように構成されている。

【００４４】電位調整回路５は、ソース端子がグラウン
ド電位に接続され、ゲート・ドレイン間がそれぞれ短絡
されたｎチャネルMOSFET１９、２９を有しており、各ｎ
チャネルMOSFET１９、２９に、カレントミラー回路４３
のｎチャネルMOSFET４４、４５に流れる電流と同じ大き
さの電流が流されたときに、そのｎチャネルMOSFET１
９、２９のドレイン端子の電位が、ｎチャネルMOSFET４
４、４５のドレイン端子の電位と同じになるように構成
されている。

【００４５】選択回路４は、スイッチ１６〜１８とスイ
ッチ２６〜２８とを有している。カレントミラー回路４
３を構成するｎチャネルMOSFET４４、４５は、スイッチ
１６、１７を介して第１系統の差動回路５３を構成する
ｐチャネルMOSFET５４、５５にそれぞれ接続され、同時
に、スイッチ２６、２７を介して第２系統の差動回路６
３を構成するｐチャネルMOSFET６４、６５にそれぞれ接
続されている。また、電位調整回路５内のｎチャネルMO
SFET１９、２９は、スイッチ１８、２８を介してｐチャ
ネルMOSFET５４、６４にそれぞれ接続されている。

【００４６】第１、第２系統の差動ブロック５１、６１
内にはホールド容量Ｃ_H1、Ｃ_H2が設けられており、各ホ
ールド容量Ｃ_H1、Ｃ_H2の一端には、スイッチＳＷ₁、Ｓ
Ｗ₂を介してサンプル電圧Ｖ_in1、Ｖ_in2を印加できるよ
うに構成されている。そのホールド容量Ｃ_H1、Ｃ_H2の他
端は、第１、第２系統の差動回路５３、６３内の一方の
ｐチャネルMOSFET５４、６４のゲート端子に接続されて
おり、各ホールド容量Ｃ_H1、Ｃ_H2が印加されたサンプル
電圧Ｖ_in1、Ｖ_in2によって充放電されたときに、ｐチャ
ネルMOSFET５４、６４のゲート端子にホールド容量
Ｃ_H1、Ｃ_H2の電圧が印加されるように構成されている。

【００４７】第１、第２系統の差動回路５３、６３内の
他方のｐチャネルMOSFET５５、６５のゲート端子には、
出力トランジスタ４７の出力電圧Ｖ_outが入力されてい
る。その出力トランジスタ４７はｎチャネルMOSFETで構
成されており、そのソース端子はグラウンド電位に接続
され、ドレイン端子は定電流源４２のドレイン端子に接
続されている。また、そのゲート端子はカレントミラー
回路４３のｎチャネルMOSFET４４のドレイン端子に接続
されている。

【００４８】以上説明した接続により、定電流源１１、
２１、４１、４２と、差動ブロック５１、６１と、カレ
ントミラー回路４３と、出力トランジスタ４７とで増幅
器が構成されており、差動回路５３、６３の一方のｐチ
ャネルMOSFET５４、６４のゲート端子が、その増幅器の
非反転入力端子となり、他方のｐチャネルMOSFET５５、
６５のゲート端子が反転入力端子となるようにされてい
る。そして、出力電圧Ｖ_outがそのまま反転入力端子に
入力されているので、差動ブロック５１、６１のうち、
いずれか一方の差動ブロックが動作したときに、その差
動ブロックで構成される増幅器が、非反転入力端子を構
成するｐチャネルMOSFET５４又はｐチャネルMOSFET６４
のゲート端子に入力される電圧のボルテージフォロワー
になるようにされている。

【００４９】いずれの差動ブロックを動作させるかは、
外部から入力されるＳＥＬ₁信号、ＳＥＬ₂信号、ＸＳＥ
Ｌ₁信号、ＸＳＥＬ₂信号の論理状態によって切換えられ
る。そのＳＥＬ₁信号とＳＥＬ₂信号とは、外部回路によ
って論理状態が互いに反転（相補)関係になるようにさ
れており、また、ＸＳＥＬ₁信号とＸＳＥＬ₂信号とも、
その論理状態が互いに反転(相補)関係になるようにされ
ている。更に、ＳＥＬ₁信号とＸＳＥＬ₁信号とも、その
論理状態が互いに反転(相補)関係になるようにされてい
る。

【００５０】スイッチ１６、１７のゲート端子とスイッ
チ２６、２７のゲート端子には、ＳＥＬ₁信号とＳＥＬ₂
信号とがそれぞれ入力されており、また、スイッチ１
８、２８のゲート端子には、前述のスイッチ５２、６２
と共に、ＸＳＥＬ₁信号とＸＳＥＬ₂信号とがそれぞれ入
力されている。

【００５１】それらＳＥＬ₁信号、ＳＥＬ₂信号、ＸＳＥ
Ｌ₁信号、及びＸＳＥＬ₂信号のタイミングチャートを図
２に示す。ＳＥＬ₁信号がロー状態のときはＳＥＬ₂信号
はハイ状態であり、その状態ではスイッチ１６、１７が
ＯＦＦし、スイッチ２６、２７がＯＮするので、カレン
トミラー回路４３には第２系統の差動回路６３が接続さ
れる。このＳＥＬ₁信号がロー状態であってＳＥＬ₂信号
がハイ状態のときは、ＸＳＥＬ₁信号はハイ状態、ＸＳ
ＥＬ₂信号はロー状態になるので、スイッチ５２はＯＦ
Ｆ、スイッチ６２はＯＮし、定電流源４１からは第２系
統の差動回路６３に電流が供給される。なお、この状態
では、第１系統の差動回路５３はカレントミラー回路４
３に接続されておらず、定電流源４１からも電流は供給
されない。

【００５２】従って、第１系統の差動回路５３は動作せ
ず、第２系統の差動回路６３が動作しており、そのｐチ
ャネルMOSFET６４、６５がカレントミラー回路４３を負
荷としてゲート端子に入力された電圧の差を出力トラン
ジスタ４７に出力している。

【００５３】この、ＳＥＬ₁信号がロー状態のときは、
スイッチＳＷ₁がＯＮし、スイッチＳＷ₂がＯＦＦするよ
うにされており、第１系統の差動ブロック５１はサンプ
ル状態に置かれ、第１系統のホールド容量Ｃ_H1にはサン
プリング電圧Ｖ_in1が印加されている。他方、第２系統
の差動ブロック６１はホールド状態(動作状態)に置か
れ、第２のホールド容量Ｃ_H2はサンプリング電圧Ｖ_in2
から切り離されている。

【００５４】このとき、第２のホールド容量Ｃ_H2には直
流的には電流が流れる経路がないので、ホールド容量Ｃ
_H2の電圧は保持され、動作状態にある第２系統の差動ブ
ロック６１内のｐチャネルMOSFET６４のドレイン端子を
介して、そのホールド容量Ｃ_H2に現れたホールド電圧の
値が出力電圧Ｖ_outとして出力される。

【００５５】このときはスイッチ１６、１７、５２はＯ
ＦＦしており、第１系統の差動ブロック５１は動作でき
ないが、このサンプルホールド回路２には、バイアス電
流供給回路３と電位調整回路５とが設けられており、ハ
イ状態のＸＳＥＬ₁信号によってスイッチ１８がＯＮ
し、ｐチャネルMOSFET５４のドレイン端子は電位調整回
路５のｎチャネルMOSFET１９を介してグラウンド電位に
接続されている。また、ｐチャネルMOSFET５４のゲート
端子には、ホールド容量Ｃ_H1の電圧が印加されており、
そのため、バイアス電流供給回路３内の定電流源１１か
ら供給された定電流は、ｐチャネルMOSFET５４を通って
ｎチャネルMOSFET１９へと流れることができる。従っ
て、第１系統の差動回路５３のｐチャネルMOSFET５５は
ＯＦＦしているが、ｐチャネルMOSFET５４は動作したと
きと同じ状態になっている。

【００５６】その状態のｐチャネルMOSFET５４のドレイ
ン電流をＩ_d、定電流源１１の供給する電流をＩ₁とする
と、Ｉ_d ＝Ｉ₁ である。

【００５７】次に、出力すべき電圧(ホールド電圧)を切
換えるために、ＳＥＬ₁信号がハイ、ＸＳＥＬ₁信号がロ
ー、ＳＥＬ₂信号がロー、ＸＳＥＬ₂信号がハイの状態に
なると、スイッチ２６、２７がＯＦＦ、スイッチ１６、
１７がＯＮするため、第２系統の差動ブロック６１はカ
レントミラー回路４３から切り離され、第１系統の差動
ブロック５１がカレントミラー回路４３に接続される。

【００５８】このときスイッチ１８がＯＦＦし、第１系
統の差動回路５３内のｐチャネルMOSFET５４は電位調整
回路５から切り離され、また、スイッチ５２がＯＮ、ス
イッチ６２がＯＦＦし、第１系統の差動回路５３が定電
流源４１に接続される。

【００５９】いま、定電流源４１の供給する定電流Ｉ₀
が、定電流源１１の供給する電流Ｉ₁と等しく、Ｉ₀ ＝Ｉ₁ である場合、動作状態にある差動回路５３には、定電流
源４１と定電流源１１とからＩ₁×２の量の電流が供給
される。他方、差動回路５３の負荷はカレントミラー回
路４３であり、平衡状態ではｐチャネルMOSFET５４、５
５に流れる電流は同じ値になるため、ｐチャネルMOSFET
５４、５５に流れる電流の大きさは共にＩ₁と等しくな
る。従って、ｐチャネルMOSFET５４には、第１系統の差
動ブロック５１がサンプル状態にあるときでもホールド
状態にあるときでも同じ大きさの電流Ｉ₁が流れている
ことになり、端子間電圧はサンプル状態にあるときとホ
ールド状態にあるときとで略等しくなる。

【００６０】このようなｐチャネルMOSFET５４の端子の
電位について説明すると、そのｐチャネルMOSFET５４の
ソース端子には、サンプル状態ではスイッチ１２と定電
流源１１とを介して電源電圧Ｖ_eeが印加されており、ホ
ールド状態ではスイッチ１２と定電流源１１とを介して
電源電圧Ｖ_eeが印加されると共にスイッチ５２と定電流
源４１とを介して電源電圧Ｖ_eeが印加されている。

【００６１】サンプル状態とホールド状態とでｐチャネ
ルMOSFET５４に流れる電流は同じ値Ｉ₁であるため、定
電流源１１、４１を構成するｐチャネルMOSFETのチャネ
ル長及びチャネル幅を同じにし、また、スイッチ１２、
５２を構成するｐチャネルMOSFETのチャネル長及びチャ
ネル幅を同じにしておけば、定電流源１１とスイッチ１
２との電圧ドロップと、定電流源４１とスイッチ５２と
の電圧ドロップとが略等しくなるため、ｐチャネルMOSF
ET５４のソース端子の電位は、サンプル状態にあるとき
と、そのサンプル状態から移行してホールド状態にある
ときとで略等しくすることができる。

【００６２】また、ｐチャネルMOSFET５４のドレイン端
子は、サンプル状態ではスイッチ１８とｎチャネルMOSF
ET１９とを介してグラウンド電位に接続されており、ホ
ールド状態ではスイッチ１６とｎチャネルMOSFET４４を
介してグラウンド電位に接続されている。

【００６３】従って、スイッチ１８、１６を構成するｎ
チャネルMOSFETのチャネル長及びチャネル幅を同じに
し、また、ｎチャネルMOSFET１９、４４のチャネル長及
びチャネル幅を同じにしておけば、スイッチ１８とｎチ
ャネルMOSFET１９の電圧ドロップと、スイッチ１６とｎ
チャネルMOSFET４４の電圧ドロップとは略等しくなるの
で、ｐチャネルMOSFET５４のドレイン端子の電位を、サ
ンプル状態と、そのサンプル状態から移行したホールド
状態との間で略等しくすることができる。

【００６４】なお、このｐチャネルMOSFET５４のバック
ゲートはソース端子と短絡されているため、以上のよう
に、ソース端子とドレイン端子の電位がサンプル状態に
あるときとホールド状態にあるときとで略等しくなるよ
うにしておくと、サンプル状態からホールド状態に移行
する際の各寄生容量Ｃ_GD、Ｃ_GS、Ｃ_GBの充放電は小さく
なり、正確なサンプルホールドを行うことができる。

【００６５】以上の電位関係は第１系統の差動ブロック
５１内のｐチャネルMOSFET５４について説明したが、第
２系統の差動ブロック６１内のｐチャネルMOSFET６４に
ついても同様であり、第２系統の差動ブロック６１がサ
ンプル状態からホールド状態に移行する際に、ｐチャネ
ルMOSFET６４の寄生容量の充放電によってホールド容量
Ｃ_H2に電流が流れることがない。

【００６６】また、本発明が適用できるサンプルホール
ド回路の出力段は、定電流源４２と出力トランジスタ４
７とで構成される場合に限定されるものではなく、種々
のものを用いることができる。また、本発明は、ホール
ド容量に接続されたMOSFETがｐチャネルMOSFETである場
合に限定されるものではなく、ｎチャネルMOSFETであっ
てもよい。

【００６７】このサンプルホールド回路２は、２系統の
差動ブロック５１、６１を有する場合であったが、１系
統の差動ブロックを有する場合であっても、上述したよ
うに、ホールド容量がゲート端子に接続されたMOSFETの
寄生容量の充放電を防止することができ、正確なサンプ
ルホールドを行うことが可能となる。

【００６８】他方、３系統以上の差動ブロックを有する
サンプルホールド回路についても同様に本発明を用い、
寄生容量の影響のないサンプルホールドを行うことがで
きる。

【００６９】なお、上述のサンプルホールド回路２のス
イッチ１２、２２は、スイッチ５２、６２に生じる電圧
ドロップを補償し、サンプル状態とホールド状態とで、
ｐチャネルMOSFET５４、６４のソース電位が一定になる
ようにするために設けたものであるが、そのスイッチ１
２、２２は、必ずしも常時ＯＮしている必要はない。

【００７０】例えば、スイッチ１２についてはスイッチ
ＳＷ₁がＯＦＦする直前にＯＮし、スイッチ２２につい
てはスイッチＳＷ₂がＯＦＦする直前にＯＮするように
すれば、各差動ブロックがサンプル状態からホールド状
態に移行する際のｐチャネルMOSFET５４、６４のソース
電位が一定値に保たれるので、寄生容量の充放電を防止
することができる。この場合には、サンプル状態にある
期間の少なくとも前半は定電流源１１、２１から電流を
供給させないようにできるので、低消費電力化を図れて
都合がよい。

【００７１】そのようにスイッチ１２、２２を制御する
場合には、スイッチ１２、２２を構成するｐチャネルMO
SFETのゲート端子に印加する電圧を制御すればよい。

【００７２】

【発明の効果】サンプル状態からホールド状態に移行す
る際に、ホールド容量の電圧が寄生容量の影響を受けな
いで済む。従って、正確なサンプルホールドを行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の一例のサンプルホールド回路を示す
回路図

【図２】その動作を説明するためのタイミングチャー
ト

【図３】従来技術のサンプルホールド回路を示す回路
図

【図４】(ａ)：ｐチャネルMOSFETの拡散構造を示す断面
図 (ｂ)：MOSFETに生じる寄生容量を説明するための図 (ｃ)：寄生容量とホールド容量の電位の関係を説明する
ための図

【符号の説明】

２……サンプルホールド回路５４、６４……MOSF
ET Ｃ_H1、Ｃ_H2……ホールド容量

Claims

【特許請求の範囲】

【請求項１】ホールド容量と、前記ホールド容量の一端にゲート端子が接続されたMOSF
ETとを有し、サンプル状態にあるときはサンプリングすべき電圧で前
記ホールド容量が充放電され、ホールド状態にあるときは前記ホールド容量はサンプリ
ングすべき電圧から切り離され、そのホールド容量に接
続されているMOSFETの動作によって前記ホールド容量の
電圧に対応する電圧がそのドレイン端子を介して出力さ
れるように構成されたサンプルホールド回路であって、前記MOSFETは、前記サンプル状態にあるときに、前記ホ
ールド状態にあるときに流れる電流と略等しい大きさの
電流を流せるように構成されたことを特徴とするサンプ
ルホールド回路。
【請求項２】複数のホールド容量と、前記各ホールド容量の一端にゲート端子がそれぞれ接続
された複数のMOSFETとを有し、サンプル状態にあるときはサンプリングすべき電圧で前
記各ホールド容量がそれぞれ充放電され、ホールド状態にあるときは前記各ホールド容量はサンプ
リングすべき電圧から切り離され、その切り離されたホ
ールド容量に接続されたMOSFETのうち、選択されたMOSF
ETの動作によって、そのゲート端子に接続されたホール
ド容量の電圧に対応する電圧がドレイン端子を介して出
力されるように構成されたサンプルホールド回路であっ
て、前記各MOSFETは、前記サンプル状態にあるときに、前記
ホールド状態にあるときに流れる電流と略等しい大きさ
の電流を流せるように構成されたことを特徴とするサン
プルホールド回路。
【請求項３】前記MOSFETのソース端子は、前記サンプ
ル状態にあるときと前記ホールド状態にあるときとで略
等しい電位に置けるように構成されたことを特徴とする
請求項１又は請求項２のいずれか１項記載のサンプルホ
ールド回路。
【請求項４】前記MOSFETのドレイン端子は、前記サン
プル状態にあるときと前記ホールド状態にあるときとで
略等しい電位に置けるように構成されたことを特徴とす
る請求項１又は請求項２のいずれか１項記載のサンプル
ホールド回路。