JP2002076798A - インピーダンス変換回路 - Google Patents
インピーダンス変換回路Info
- Publication number
- JP2002076798A JP2002076798A JP2000253674A JP2000253674A JP2002076798A JP 2002076798 A JP2002076798 A JP 2002076798A JP 2000253674 A JP2000253674 A JP 2000253674A JP 2000253674 A JP2000253674 A JP 2000253674A JP 2002076798 A JP2002076798 A JP 2002076798A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- constant current
- current
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 差動入力部における入力段ＭＯＳトランジス
タのゲート容量による入力信号への影響を少なくして、
精度の高い出力信号を得ること。 【解決手段】 このインピーダンス変換回路は、高イン
ピーダンスを有する一対の電圧出力回路１０，１４より
交互に出力される電圧信号Ｖa，Ｖbを一対の差動入力部
２６，４８に高入力インピーダンスでそれぞれ入力し
て、出力部６２より低出力インピーダンスで負荷（図示
せず）に出力する。一方の差動入力部２６が電圧出力回
路１０からの入力電圧Ｖaに対して差動増幅動作を行っ
ている時、他方の差動入力部４８ではスタンバイ用の定
電流回路７８がオン（通電）状態にあり、入力段正極側
のＰＭＯＳトランジスタ５０には定電流源８０からの定
電流Ｉo／２が飽和状態で供給される。
タのゲート容量による入力信号への影響を少なくして、
精度の高い出力信号を得ること。 【解決手段】 このインピーダンス変換回路は、高イン
ピーダンスを有する一対の電圧出力回路１０，１４より
交互に出力される電圧信号Ｖa，Ｖbを一対の差動入力部
２６，４８に高入力インピーダンスでそれぞれ入力し
て、出力部６２より低出力インピーダンスで負荷（図示
せず）に出力する。一方の差動入力部２６が電圧出力回
路１０からの入力電圧Ｖaに対して差動増幅動作を行っ
ている時、他方の差動入力部４８ではスタンバイ用の定
電流回路７８がオン（通電）状態にあり、入力段正極側
のＰＭＯＳトランジスタ５０には定電流源８０からの定
電流Ｉo／２が飽和状態で供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、インピーダンス変
換回路に係り、特にＭＯＳトランジスタで構成されるイ
ンピーダンス変換回路に関する。
換回路に係り、特にＭＯＳトランジスタで構成されるイ
ンピーダンス変換回路に関する。
【０００２】
【従来の技術】図１２に、この種のインピーダンス変換
回路の従来例を示す。このインピーダンス変換回路は、
高インピーダンスを有する一対の電圧出力回路１００，
１０４より交互に出力される電圧信号ｖa，ｖbを一対の
差動入力部１１２，１２２に高入力インピーダンスでそ
れぞれ入力して、出力部１３２より低出力インピーダン
スで負荷（図示せず）に出力するように構成されてい
る。
回路の従来例を示す。このインピーダンス変換回路は、
高インピーダンスを有する一対の電圧出力回路１００，
１０４より交互に出力される電圧信号ｖa，ｖbを一対の
差動入力部１１２，１２２に高入力インピーダンスでそ
れぞれ入力して、出力部１３２より低出力インピーダン
スで負荷（図示せず）に出力するように構成されてい
る。
【０００３】電圧出力回路１００，１０４はたとえば電
荷再分配型Ｄ／Ａコンバータの出力コンデンサ１０２，
１０６からなり、各コンデンサ１０２，１０６よりＤ／
Ａ変換の結果として得られるアナログの出力電圧ｖa，
ｖbが開閉スイッチ１０８，１１０を介して交互に与え
られる。
荷再分配型Ｄ／Ａコンバータの出力コンデンサ１０２，
１０６からなり、各コンデンサ１０２，１０６よりＤ／
Ａ変換の結果として得られるアナログの出力電圧ｖa，
ｖbが開閉スイッチ１０８，１１０を介して交互に与え
られる。
【０００４】図示の状態では、スイッチ１０８がオフ
（開）状態、スイッチ１１０がオン（閉）状態で、定電
流源１１８が切換スイッチ１２０により差動入力部１２
２側に切り換えられており、一対のＮＭＯＳトランジス
タ１２８，１３０は差動入力部１２２の電流ミラー回路
として動作し、出力部１３２のノードＮoutにはコンデ
ンサ１０６からの入力電圧ｖbと対応する（理想的には
等しい）出力電圧ｖoutが得られる。出力部１３２は、
正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの
間に直列接続された定電流源１３４および駆動用のＮＭ
ＯＳトランジスタ１３６で構成され、ノードＮoutが出
力端子として負荷に接続されるとともに両差動入力部１
１２，１２２における入力段負極側のＰＭＯＳトランジ
スタ１１６，１２６のゲート端子に接続されている。
（開）状態、スイッチ１１０がオン（閉）状態で、定電
流源１１８が切換スイッチ１２０により差動入力部１２
２側に切り換えられており、一対のＮＭＯＳトランジス
タ１２８，１３０は差動入力部１２２の電流ミラー回路
として動作し、出力部１３２のノードＮoutにはコンデ
ンサ１０６からの入力電圧ｖbと対応する（理想的には
等しい）出力電圧ｖoutが得られる。出力部１３２は、
正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの
間に直列接続された定電流源１３４および駆動用のＮＭ
ＯＳトランジスタ１３６で構成され、ノードＮoutが出
力端子として負荷に接続されるとともに両差動入力部１
１２，１２２における入力段負極側のＰＭＯＳトランジ
スタ１１６，１２６のゲート端子に接続されている。
【０００５】コンデンサ１０２にＤ／Ａ変換結果のアナ
ログ電圧ｖaが得られると、所定のタイミングでスイッ
チ１０８がオン状態になり、コンデンサ１０２の電圧ｖ
aが差動入力部１１２における入力段正極側のＰＭＯＳ
トランジスタ１１４のゲート端子に与えられる。次い
で、定電流源１１８が切換スイッチ１２０により差動入
力部１１２側に切り換えられる。また、スイッチ１１０
がオフ状態になる。これにより、ＮＭＯＳトランジスタ
１２８，１３０は差動入力部１１２の電流ミラー回路と
して動作し、出力部１３２のノードＮoutにはコンデン
サ１０２からの入力電圧ｖaと対応する（理想的には等
しい）出力電圧ｖoutが得られる。
ログ電圧ｖaが得られると、所定のタイミングでスイッ
チ１０８がオン状態になり、コンデンサ１０２の電圧ｖ
aが差動入力部１１２における入力段正極側のＰＭＯＳ
トランジスタ１１４のゲート端子に与えられる。次い
で、定電流源１１８が切換スイッチ１２０により差動入
力部１１２側に切り換えられる。また、スイッチ１１０
がオフ状態になる。これにより、ＮＭＯＳトランジスタ
１２８，１３０は差動入力部１１２の電流ミラー回路と
して動作し、出力部１３２のノードＮoutにはコンデン
サ１０２からの入力電圧ｖaと対応する（理想的には等
しい）出力電圧ｖoutが得られる。
【０００６】
【発明が解決しようとする課題】上記のようなインピー
ダンス変換回路では、ドライブ能力をほとんど持たない
各電圧出力回路１００，１０４（コンデンサ１０２，１
０６）からの電圧ｖa，ｖbが各差動入力部１１２，１２
２における入力段正極側のＰＭＯＳトランジスタ１１
４，１２４のゲート端子に入力または転送された時に、
各コンデンサ１０２，１０６の容量Ｃa，Ｃbと各ＰＭＯ
Ｓトランジスタ１１４，１２４のゲート容量（ゲート端
子と基板との間の容量）ＣGとの間で無視できないほど
大きな電荷の移動または分配が起こって、各入力電圧ｖ
a，ｖbの値が変わってしまい、結果として出力部１３２
の出力ノードＮoutに得られる各出力電圧ｖoutが各入力
電圧ｖa，ｖbの本来の値からずれる（オフセットする）
という問題がある。
ダンス変換回路では、ドライブ能力をほとんど持たない
各電圧出力回路１００，１０４（コンデンサ１０２，１
０６）からの電圧ｖa，ｖbが各差動入力部１１２，１２
２における入力段正極側のＰＭＯＳトランジスタ１１
４，１２４のゲート端子に入力または転送された時に、
各コンデンサ１０２，１０６の容量Ｃa，Ｃbと各ＰＭＯ
Ｓトランジスタ１１４，１２４のゲート容量（ゲート端
子と基板との間の容量）ＣGとの間で無視できないほど
大きな電荷の移動または分配が起こって、各入力電圧ｖ
a，ｖbの値が変わってしまい、結果として出力部１３２
の出力ノードＮoutに得られる各出力電圧ｖoutが各入力
電圧ｖa，ｖbの本来の値からずれる（オフセットする）
という問題がある。
【０００７】さらに、差動入力部１１２，１２２間で切
換が行われた直後に、入力電圧ｖa，ｖbを入力している
各入力段正極側のＰＭＯＳトランジスタ１１４，１２４
に定電流源１１８からの電流が流れ始めると、基板電位
つまりゲート電極と対向する基板領域の電位が変化し
て、ゲート容量ＣGに電荷が出入りする。このこともゲ
ート容量ＣGを通じて入力電圧ｖa，ｖbを変動させる原
因となり、ひいては出力電圧ｖoutのオフセットを拡大
させる原因となっていた。
換が行われた直後に、入力電圧ｖa，ｖbを入力している
各入力段正極側のＰＭＯＳトランジスタ１１４，１２４
に定電流源１１８からの電流が流れ始めると、基板電位
つまりゲート電極と対向する基板領域の電位が変化し
て、ゲート容量ＣGに電荷が出入りする。このこともゲ
ート容量ＣGを通じて入力電圧ｖa，ｖbを変動させる原
因となり、ひいては出力電圧ｖoutのオフセットを拡大
させる原因となっていた。
【０００８】本発明は、かかる問題点に鑑みてなされた
もので、差動入力部における入力段ＭＯＳトランジスタ
のゲート容量による入力信号への影響を少なくして、精
度の高い出力信号を得るようにしたインピーダンス変換
回路を提供することを目的とする。
もので、差動入力部における入力段ＭＯＳトランジスタ
のゲート容量による入力信号への影響を少なくして、精
度の高い出力信号を得るようにしたインピーダンス変換
回路を提供することを目的とする。
【０００９】本発明の別の目的は、高インピーダンスの
電圧出力または保持回路からの入力信号に対しても低オ
フセットで精度の高い出力信号を得るようにしたインピ
ーダンス変換回路を提供することにある。
電圧出力または保持回路からの入力信号に対しても低オ
フセットで精度の高い出力信号を得るようにしたインピ
ーダンス変換回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のインピーダンス変換回路は、差動
接続された第１および第２のＭＯＳトランジスタと、前
記第１および第２のＭＯＳトランジスタに第１の電流を
ほぼ２等分して供給するための第１の定電流回路とを含
む差動入力部と、電気的負荷に接続され、前記差動入力
部の出力信号を増幅して前記負荷に供給する出力部と、
前記出力部より得られる出力信号を前記第２のＭＯＳト
ランジスタのゲート端子に帰還させる帰還回路と、前記
第１のＭＯＳトランジスタに前記第１の電流のほぼ１／
２の電流値を有する第２の電流を供給するための第２の
定電流回路と、所望の電圧レベルを有する入力信号が前
記第１のＭＯＳトランジスタのゲート端子に入力するに
先立って前記第１の定電流回路をオフ状態にするととも
に前記第２の定電流回路をオン状態にして前記第１のＭ
ＯＳトランジスタに前記第２の電流を供給させ、前記入
力信号が前記第１のＭＯＳトランジスタのゲート端子に
入力した後に前記第１の定電流回路をオン状態に切り換
えるとともに前記第２の定電流回路をオフ状態に切り換
えて、前記第１および第２のＭＯＳトランジスタに前記
第１の電流をほぼ２等分して供給させる制御回路とを有
する構成とした。
めに、本発明の第１のインピーダンス変換回路は、差動
接続された第１および第２のＭＯＳトランジスタと、前
記第１および第２のＭＯＳトランジスタに第１の電流を
ほぼ２等分して供給するための第１の定電流回路とを含
む差動入力部と、電気的負荷に接続され、前記差動入力
部の出力信号を増幅して前記負荷に供給する出力部と、
前記出力部より得られる出力信号を前記第２のＭＯＳト
ランジスタのゲート端子に帰還させる帰還回路と、前記
第１のＭＯＳトランジスタに前記第１の電流のほぼ１／
２の電流値を有する第２の電流を供給するための第２の
定電流回路と、所望の電圧レベルを有する入力信号が前
記第１のＭＯＳトランジスタのゲート端子に入力するに
先立って前記第１の定電流回路をオフ状態にするととも
に前記第２の定電流回路をオン状態にして前記第１のＭ
ＯＳトランジスタに前記第２の電流を供給させ、前記入
力信号が前記第１のＭＯＳトランジスタのゲート端子に
入力した後に前記第１の定電流回路をオン状態に切り換
えるとともに前記第２の定電流回路をオフ状態に切り換
えて、前記第１および第２のＭＯＳトランジスタに前記
第１の電流をほぼ２等分して供給させる制御回路とを有
する構成とした。
【００１１】上記の構成においては、入力信号が第１の
ＭＯＳトランジスタのゲート端子に入力してゲート電位
が変動しても、第２の電流により第１のＭＯＳトランジ
スタのゲート容量への電荷の出入りを阻止して、入力信
号への影響を防ぐことができる。そして、入力信号に対
して第１の定電流回路がオン状態になっても第１のＭＯ
Ｓトランジスタに流れる電流は変わらないため、ゲート
容量の電荷は一定に維持され、入力信号に影響すること
はない。
ＭＯＳトランジスタのゲート端子に入力してゲート電位
が変動しても、第２の電流により第１のＭＯＳトランジ
スタのゲート容量への電荷の出入りを阻止して、入力信
号への影響を防ぐことができる。そして、入力信号に対
して第１の定電流回路がオン状態になっても第１のＭＯ
Ｓトランジスタに流れる電流は変わらないため、ゲート
容量の電荷は一定に維持され、入力信号に影響すること
はない。
【００１２】上記第１のインピーダンス変換回路におい
て、好ましくは、前記第１のＭＯＳトランジスタに前記
第２の電流を供給するに先立って前記第１のＭＯＳトラ
ンジスタのゲート端子にリセット用の所定の基準電圧を
与えるリセット回路を有する構成としてよい。かかるリ
セット機能により、該ゲート端子回りの浮遊容量の影響
を少なくすることができる。
て、好ましくは、前記第１のＭＯＳトランジスタに前記
第２の電流を供給するに先立って前記第１のＭＯＳトラ
ンジスタのゲート端子にリセット用の所定の基準電圧を
与えるリセット回路を有する構成としてよい。かかるリ
セット機能により、該ゲート端子回りの浮遊容量の影響
を少なくすることができる。
【００１３】本発明の第２のインピーダンス変換回路
は、差動接続された第１および第２のＭＯＳトランジス
タと、前記第１および第２のＭＯＳトランジスタに第１
の電流をほぼ２等分して供給するための第１の定電流回
路とを含む第１の差動入力部と、差動接続された第３お
よび第４のＭＯＳトランジスタと、前記第３および第４
のＭＯＳトランジスタに前記第１の電流とほぼ等しい電
流値を有する第２の電流をほぼ２等分して供給するため
の第２の定電流回路とを含む第２の差動入力部と、電気
的負荷に接続され、前記第１または第２の差動入力部の
出力信号を増幅して前記負荷に供給する出力部と、前記
出力部より得られる出力信号を前記第２のＭＯＳトラン
ジスタのゲート端子に帰還させる第１の帰還回路と、前
記出力部より得られる出力信号を前記第４のＭＯＳトラ
ンジスタのゲート端子に帰還させる第２の帰還回路と、
前記第１のＭＯＳトランジスタに前記第１の電流のほぼ
１／２の電流値を有する第３の電流を供給するための第
３の定電流回路と、前記第３のＭＯＳトランジスタに前
記第２の電流のほぼ１／２の電流値を有する第４の電流
を供給するための第４の定電流回路と、所望の電圧レベ
ルを有する第１の入力信号が前記第１のＭＯＳトランジ
スタのゲート端子に入力するに先立って前記第１の定電
流回路をオフ状態にするとともに前記第２の定電流回路
をオン状態にして前記第１のＭＯＳトランジスタに前記
第２の電流を供給させ、前記入力信号が前記第１のＭＯ
Ｓトランジスタのゲート端子に入力した後に前記第１の
定電流回路をオン状態に切り換えるとともに前記第２の
定電流回路をオフ状態に切り換えて、前記第１および第
２のＭＯＳトランジスタに前記第１の電流をほぼ２等分
して供給させる第１の制御回路と、所望の電圧レベルを
有する第２の入力信号が前記第３のＭＯＳトランジスタ
のゲート端子に入力するに先立って前記第２の定電流回
路をオフ状態にしたまま前記第４の定電流回路をオン状
態にして前記第３のＭＯＳトランジスタに前記第４の電
流を供給させ、前記入力信号が前記第３のＭＯＳトラン
ジスタのゲート端子に入力している状態の下で前記第２
の定電流回路をオン状態に切り換えるとともに前記第４
の定電流回路をオフ状態に切り換えて、前記第３および
第４のＭＯＳトランジスタに前記第１の電流をほぼ２等
分して供給させる第２の制御回路と、前記第１の差動入
力部の出力信号と前記第２の差動入力部の出力信号とを
選択的に切り換えて前記出力部に供給させる第３の制御
回路とを有する構成とした。
は、差動接続された第１および第２のＭＯＳトランジス
タと、前記第１および第２のＭＯＳトランジスタに第１
の電流をほぼ２等分して供給するための第１の定電流回
路とを含む第１の差動入力部と、差動接続された第３お
よび第４のＭＯＳトランジスタと、前記第３および第４
のＭＯＳトランジスタに前記第１の電流とほぼ等しい電
流値を有する第２の電流をほぼ２等分して供給するため
の第２の定電流回路とを含む第２の差動入力部と、電気
的負荷に接続され、前記第１または第２の差動入力部の
出力信号を増幅して前記負荷に供給する出力部と、前記
出力部より得られる出力信号を前記第２のＭＯＳトラン
ジスタのゲート端子に帰還させる第１の帰還回路と、前
記出力部より得られる出力信号を前記第４のＭＯＳトラ
ンジスタのゲート端子に帰還させる第２の帰還回路と、
前記第１のＭＯＳトランジスタに前記第１の電流のほぼ
１／２の電流値を有する第３の電流を供給するための第
３の定電流回路と、前記第３のＭＯＳトランジスタに前
記第２の電流のほぼ１／２の電流値を有する第４の電流
を供給するための第４の定電流回路と、所望の電圧レベ
ルを有する第１の入力信号が前記第１のＭＯＳトランジ
スタのゲート端子に入力するに先立って前記第１の定電
流回路をオフ状態にするとともに前記第２の定電流回路
をオン状態にして前記第１のＭＯＳトランジスタに前記
第２の電流を供給させ、前記入力信号が前記第１のＭＯ
Ｓトランジスタのゲート端子に入力した後に前記第１の
定電流回路をオン状態に切り換えるとともに前記第２の
定電流回路をオフ状態に切り換えて、前記第１および第
２のＭＯＳトランジスタに前記第１の電流をほぼ２等分
して供給させる第１の制御回路と、所望の電圧レベルを
有する第２の入力信号が前記第３のＭＯＳトランジスタ
のゲート端子に入力するに先立って前記第２の定電流回
路をオフ状態にしたまま前記第４の定電流回路をオン状
態にして前記第３のＭＯＳトランジスタに前記第４の電
流を供給させ、前記入力信号が前記第３のＭＯＳトラン
ジスタのゲート端子に入力している状態の下で前記第２
の定電流回路をオン状態に切り換えるとともに前記第４
の定電流回路をオフ状態に切り換えて、前記第３および
第４のＭＯＳトランジスタに前記第１の電流をほぼ２等
分して供給させる第２の制御回路と、前記第１の差動入
力部の出力信号と前記第２の差動入力部の出力信号とを
選択的に切り換えて前記出力部に供給させる第３の制御
回路とを有する構成とした。
【００１４】上記の構成においては、前段の回路より交
互に与えられる第１および第２の入力信号をそれぞれ入
力する第１および第２の差動入力部の第１および第３の
ＭＯＳトランジスタについて上記第１のインピーダンス
変換回路と同様の作用が奏されることにより、該ＭＯＳ
トランジスタのゲート容量による入力信号への影響を無
くし、精度の高い出力電圧を得ることができる。
互に与えられる第１および第２の入力信号をそれぞれ入
力する第１および第２の差動入力部の第１および第３の
ＭＯＳトランジスタについて上記第１のインピーダンス
変換回路と同様の作用が奏されることにより、該ＭＯＳ
トランジスタのゲート容量による入力信号への影響を無
くし、精度の高い出力電圧を得ることができる。
【００１５】上記第２のインピーダンス変換回路におい
て、好ましくは、前記第１および第２の差動入力部が共
通の電流ミラー回路を含む構成であってよい。第１およ
び第２の差動入力部は選択的または相補的に動作するた
め、共通の電流ミラー回路を切り換えて共有することが
できる。
て、好ましくは、前記第１および第２の差動入力部が共
通の電流ミラー回路を含む構成であってよい。第１およ
び第２の差動入力部は選択的または相補的に動作するた
め、共通の電流ミラー回路を切り換えて共有することが
できる。
【００１６】本発明のインピーダンス変換回路は、特に
入力信号が高インピーダンスの電圧出力または保持回路
より与えられるアプリケーションにおいて大なる利点を
有する。
入力信号が高インピーダンスの電圧出力または保持回路
より与えられるアプリケーションにおいて大なる利点を
有する。
【００１７】
【発明の実施の形態】以下、図１〜図１１を参照して本
発明の好適な実施形態を説明する。
発明の好適な実施形態を説明する。
【００１８】図１および図２を参照して本発明で用いる
技法の要点を説明する。図１に示す定電流回路は、正極
側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間に
定電流源１、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３を直列に接続したものである。図２に、こ
の定電流回路におけるＰＭＯＳトランジスタ２およびＮ
ＭＯＳトランジスタ３のデバイス構造を示す。Ｐ型シリ
コン基板４の主面にＮウエル５およびＰウエル６を並べ
て形成し、Ｎウエル５内にＰＭＯＳトランジスタ２を、
Ｐウエル６内にＮＭＯＳトランジスタ３をそれぞれ形成
している。
技法の要点を説明する。図１に示す定電流回路は、正極
側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間に
定電流源１、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３を直列に接続したものである。図２に、こ
の定電流回路におけるＰＭＯＳトランジスタ２およびＮ
ＭＯＳトランジスタ３のデバイス構造を示す。Ｐ型シリ
コン基板４の主面にＮウエル５およびＰウエル６を並べ
て形成し、Ｎウエル５内にＰＭＯＳトランジスタ２を、
Ｐウエル６内にＮＭＯＳトランジスタ３をそれぞれ形成
している。
【００１９】ＰＭＯＳトランジスタ２は、ソース端子と
基板（Ｎウエル５）とを相互に接続してなり、インピー
ダンス変換回路の差動入力部における入力段正極側のト
ランジスタであってよい。ＮＭＯＳトランジスタ３は、
ドレイン端子とゲート端子とを相互接続してなり、定電
流源１と協働してＰＭＯＳトランジスタ２に一定の電流
Ｉを流すための定電流回路を構成している。
基板（Ｎウエル５）とを相互に接続してなり、インピー
ダンス変換回路の差動入力部における入力段正極側のト
ランジスタであってよい。ＮＭＯＳトランジスタ３は、
ドレイン端子とゲート端子とを相互接続してなり、定電
流源１と協働してＰＭＯＳトランジスタ２に一定の電流
Ｉを流すための定電流回路を構成している。
【００２０】ＰＭＯＳトランジスタ２においては、ゲー
ト電極とそれと対向する基板側対向電極との間に一定の
ゲート容量ＣGが存在する。このゲート電極（端子）に
は、前段の電圧出力または保持回路（図示せず）より所
望の電圧レベルを有するアナログの電圧信号Ｖinが与え
られる。
ト電極とそれと対向する基板側対向電極との間に一定の
ゲート容量ＣGが存在する。このゲート電極（端子）に
は、前段の電圧出力または保持回路（図示せず）より所
望の電圧レベルを有するアナログの電圧信号Ｖinが与え
られる。
【００２１】いま、ＰＭＯＳトランジスタ２に飽和領域
で電流（ドレイン電流）Ｉが流れているとする。この
時、ゲート・ソース間の電圧ＶGSは電流Ｉの大きさに依
存して一義的に決まる。したがって、たとえば入力信号
Ｖinが入力してゲート電極の電位が変化すると、電流Ｉ
が一定に維持される限りゲート・ソース間電圧ＶGSも一
定に維持されるようにＰＭＯＳトランジスタ２が動作す
る。つまり、ゲート電極の電位変化分をキャンセルする
ように基板側対向電極の電位（ノードＮ1の電位ＶN1）
を変化させるように動作する。したがって、次の式
（１）が成り立つ。 ＶN1＝Ｖin＋ＶGS ‥‥‥（１）
で電流（ドレイン電流）Ｉが流れているとする。この
時、ゲート・ソース間の電圧ＶGSは電流Ｉの大きさに依
存して一義的に決まる。したがって、たとえば入力信号
Ｖinが入力してゲート電極の電位が変化すると、電流Ｉ
が一定に維持される限りゲート・ソース間電圧ＶGSも一
定に維持されるようにＰＭＯＳトランジスタ２が動作す
る。つまり、ゲート電極の電位変化分をキャンセルする
ように基板側対向電極の電位（ノードＮ1の電位ＶN1）
を変化させるように動作する。したがって、次の式
（１）が成り立つ。 ＶN1＝Ｖin＋ＶGS ‥‥‥（１）
【００２２】一方、ゲート容量ＣGに蓄えられる電荷Ｑ
は次式（２）で与えられる。 Ｑ＝（ＶN1−Ｖin）ＣG ‥‥‥（２）
は次式（２）で与えられる。 Ｑ＝（ＶN1−Ｖin）ＣG ‥‥‥（２）
【００２３】式（２）に式（１）を代入すると、次の式
（３）が得られる。 Ｑ＝ＶGSＣG ‥‥‥（３）
（３）が得られる。 Ｑ＝ＶGSＣG ‥‥‥（３）
【００２４】このように、定電流Ｉが流れているＰＭＯ
Ｓトランジスタ２のゲート容量ＣGに保持される電荷Ｑ
はゲート電圧または入力電圧Ｖinに依存せず一定であ
り、ゲート容量ＣGに電荷の出入りが生ずることはな
い。入力段ＰＭＯＳトランジスタ２のゲート容量ＣGに
電荷の出入りが生じないということは、前段の電圧出力
または保持回路からみるとゲート容量ＣGの見掛け上の
値が限りなく小さく、事実上無視できるということであ
る。なお、ＰＭＯＳトランジスタ２をＮＭＯＳトランジ
スタに置き換えた回路構成も可能である。
Ｓトランジスタ２のゲート容量ＣGに保持される電荷Ｑ
はゲート電圧または入力電圧Ｖinに依存せず一定であ
り、ゲート容量ＣGに電荷の出入りが生ずることはな
い。入力段ＰＭＯＳトランジスタ２のゲート容量ＣGに
電荷の出入りが生じないということは、前段の電圧出力
または保持回路からみるとゲート容量ＣGの見掛け上の
値が限りなく小さく、事実上無視できるということであ
る。なお、ＰＭＯＳトランジスタ２をＮＭＯＳトランジ
スタに置き換えた回路構成も可能である。
【００２５】本発明では、上記のようなＭＯＳトランジ
スタ（２）の特性をインピーダンス変換回路の中で利用
する。つまり、入力信号が入力段ＭＯＳトランジスタの
ゲート端子に入力される時点の前後で該ＭＯＳトランジ
スタに一定の電流Ｉを流し続けることにより、該ＭＯＳ
トランジスタのゲート容量による入力信号への影響を無
くし、ひいては入出力オフセットを少なくするようにし
ている。
スタ（２）の特性をインピーダンス変換回路の中で利用
する。つまり、入力信号が入力段ＭＯＳトランジスタの
ゲート端子に入力される時点の前後で該ＭＯＳトランジ
スタに一定の電流Ｉを流し続けることにより、該ＭＯＳ
トランジスタのゲート容量による入力信号への影響を無
くし、ひいては入出力オフセットを少なくするようにし
ている。
【００２６】図３に、本発明の一実施形態によるインピ
ーダンス変換回路の構成を示す。このインピーダンス変
換回路は、高インピーダンスを有する一対の電圧出力回
路１０，１４より交互に出力される電圧信号Ｖa，Ｖbを
一対の差動入力部２６，４８に高入力インピーダンスで
それぞれ入力して、出力部６２より低出力インピーダン
スで負荷（図示せず）に出力するように構成されてい
る。
ーダンス変換回路の構成を示す。このインピーダンス変
換回路は、高インピーダンスを有する一対の電圧出力回
路１０，１４より交互に出力される電圧信号Ｖa，Ｖbを
一対の差動入力部２６，４８に高入力インピーダンスで
それぞれ入力して、出力部６２より低出力インピーダン
スで負荷（図示せず）に出力するように構成されてい
る。
【００２７】電圧出力回路１０，１４はたとえば電荷再
分配型Ｄ／Ａコンバータの出力コンデンサ１２，１６か
らなり、各コンデンサ１２，１６よりＤ／Ａ変換の結果
として得られるアナログの出力電圧Ｖa，Ｖbが開閉スイ
ッチ１８，２０を介して交互に与えられる。
分配型Ｄ／Ａコンバータの出力コンデンサ１２，１６か
らなり、各コンデンサ１２，１６よりＤ／Ａ変換の結果
として得られるアナログの出力電圧Ｖa，Ｖbが開閉スイ
ッチ１８，２０を介して交互に与えられる。
【００２８】このインピーダンス変換回路において、第
１の差動入力部２６は、差動接続された一対のＰＭＯＳ
トランジスタ２８，３０と、差動入力中にこれらのＰＭ
ＯＳトランジスタ２８，３０に所定の定電流Ｉoをほぼ
２等分して供給するための差動増幅用の定電流回路３２
とを有している。ここで、定電流回路３２は、正極側電
源電圧端子Ｖdd側から上記定電流Ｉoを供給する定電流
源３４と、一対のＮＭＯＳトランジスタ３６，３８から
なる電流ミラー回路４０とで構成されている。定電流源
３４の電流出力端子は、スイッチ４２を介して両ＰＭＯ
Ｓトランジスタ２８，３０のソース端子および基板（対
向電極）に接続可能となっている。ＮＭＯＳトランジス
タ３６，３８は、それぞれのドレイン端子がスイッチ４
４，４６を介してＰＭＯＳトランジスタ２８，３０のド
レイン端子に接続されるとともに、それぞれのソース端
子が負極側電源電圧端子Ｖssに接続され、それぞれのゲ
ート端子が相互接続されるとともにスイッチ４６を介し
てＰＭＯＳトランジスタ３０のドレイン端子に接続可能
となっている。
１の差動入力部２６は、差動接続された一対のＰＭＯＳ
トランジスタ２８，３０と、差動入力中にこれらのＰＭ
ＯＳトランジスタ２８，３０に所定の定電流Ｉoをほぼ
２等分して供給するための差動増幅用の定電流回路３２
とを有している。ここで、定電流回路３２は、正極側電
源電圧端子Ｖdd側から上記定電流Ｉoを供給する定電流
源３４と、一対のＮＭＯＳトランジスタ３６，３８から
なる電流ミラー回路４０とで構成されている。定電流源
３４の電流出力端子は、スイッチ４２を介して両ＰＭＯ
Ｓトランジスタ２８，３０のソース端子および基板（対
向電極）に接続可能となっている。ＮＭＯＳトランジス
タ３６，３８は、それぞれのドレイン端子がスイッチ４
４，４６を介してＰＭＯＳトランジスタ２８，３０のド
レイン端子に接続されるとともに、それぞれのソース端
子が負極側電源電圧端子Ｖssに接続され、それぞれのゲ
ート端子が相互接続されるとともにスイッチ４６を介し
てＰＭＯＳトランジスタ３０のドレイン端子に接続可能
となっている。
【００２９】第２の差動入力部４８は、差動接続された
一対のＰＭＯＳトランジスタ５０，５２と、差動入力中
にこれらのＰＭＯＳトランジスタ５０，５２に上記と同
じ大きさの定電流Ｉoをほぼ２等分して供給するための
差動増幅用の定電流回路５４とを有している。ここで、
定電流回路５４は、上記の定電流源３４と電流ミラー回
路４０とで構成されている。定電流源３４の電流出力端
子は、スイッチ５６を介して両ＰＭＯＳトランジスタ５
０，５２のソース端子および基板（対向電極）に接続可
能となっている。電流ミラー回路４０のＮＭＯＳトラン
ジスタ３６，３８は、それぞれのドレイン端子がスイッ
チ５８，６０を介してＰＭＯＳトランジスタ５０，５２
のドレイン端子に接続可能となっている。
一対のＰＭＯＳトランジスタ５０，５２と、差動入力中
にこれらのＰＭＯＳトランジスタ５０，５２に上記と同
じ大きさの定電流Ｉoをほぼ２等分して供給するための
差動増幅用の定電流回路５４とを有している。ここで、
定電流回路５４は、上記の定電流源３４と電流ミラー回
路４０とで構成されている。定電流源３４の電流出力端
子は、スイッチ５６を介して両ＰＭＯＳトランジスタ５
０，５２のソース端子および基板（対向電極）に接続可
能となっている。電流ミラー回路４０のＮＭＯＳトラン
ジスタ３６，３８は、それぞれのドレイン端子がスイッ
チ５８，６０を介してＰＭＯＳトランジスタ５０，５２
のドレイン端子に接続可能となっている。
【００３０】このように、第１および第２の差動入力部
２６，４８における定電流回路３２，５４は共通の定電
流源３４と電流ミラー回路４０とで構成されており、ス
イッチ（４２，４４，４６）、（５６，５８，６０）を
切り換えて定電流回路３２，５４のどちらかを選択的ま
たは排他的に動作させるようにしている。より詳細に
は、第１の差動入力部２６を動作させるときは、スイッ
チ（４２，４４，４６）をオン（閉）状態にするととも
にスイッチ（５６，５８，６０）をオフ（開）状態にす
ることで、定電流回路３２をオン（通電）状態、定電流
回路５４をオフ（非通電）状態とする。また、第２の差
動入力部４８を動作させるときは、スイッチ（４２，４
４，４６）をオフ（開）状態にするとともにスイッチ
（５６，５８，６０）をオン（閉）状態にすることで、
定電流回路３２をオフ（非通電）状態、定電流回路５４
をオン（通電）状態とするようになっている。
２６，４８における定電流回路３２，５４は共通の定電
流源３４と電流ミラー回路４０とで構成されており、ス
イッチ（４２，４４，４６）、（５６，５８，６０）を
切り換えて定電流回路３２，５４のどちらかを選択的ま
たは排他的に動作させるようにしている。より詳細に
は、第１の差動入力部２６を動作させるときは、スイッ
チ（４２，４４，４６）をオン（閉）状態にするととも
にスイッチ（５６，５８，６０）をオフ（開）状態にす
ることで、定電流回路３２をオン（通電）状態、定電流
回路５４をオフ（非通電）状態とする。また、第２の差
動入力部４８を動作させるときは、スイッチ（４２，４
４，４６）をオフ（開）状態にするとともにスイッチ
（５６，５８，６０）をオン（閉）状態にすることで、
定電流回路３２をオフ（非通電）状態、定電流回路５４
をオン（通電）状態とするようになっている。
【００３１】出力部６２は、正極側電源電圧端子Ｖddと
負極側電源電圧端子Ｖssとの間に直列接続された定電流
源６４および駆動用のＮＭＯＳトランジスタ６６で構成
され、定電流源６４とＮＭＯＳトランジスタ６６との間
のノードＮoutが出力端子として負荷に接続されるとと
もに、両差動入力部２６，４８における負極側のＰＭＯ
Ｓトランジスタ３０，５２のゲート端子にスルーの帰還
回路を介して接続されている。
負極側電源電圧端子Ｖssとの間に直列接続された定電流
源６４および駆動用のＮＭＯＳトランジスタ６６で構成
され、定電流源６４とＮＭＯＳトランジスタ６６との間
のノードＮoutが出力端子として負荷に接続されるとと
もに、両差動入力部２６，４８における負極側のＰＭＯ
Ｓトランジスタ３０，５２のゲート端子にスルーの帰還
回路を介して接続されている。
【００３２】このインピーダンス変換回路には、第１お
よび第２の差動入力部２６，４８に、それぞれの差動入
力動作が開始する前に入力段正極側のＰＭＯＳトランジ
スタ２８，５０に上記定電流Ｉoのほぼ１／２の大きさ
の定電流Ｉo／２を流すためのスタンバイ用定電流回路
６８，７８が設けられている。これらのスタンバイ用定
電流回路６８，７８は図１の定電流回路に相当するもの
である。
よび第２の差動入力部２６，４８に、それぞれの差動入
力動作が開始する前に入力段正極側のＰＭＯＳトランジ
スタ２８，５０に上記定電流Ｉoのほぼ１／２の大きさ
の定電流Ｉo／２を流すためのスタンバイ用定電流回路
６８，７８が設けられている。これらのスタンバイ用定
電流回路６８，７８は図１の定電流回路に相当するもの
である。
【００３３】第１の差動入力部２６側のスタンバイ用定
電流回路６８は、正極側電源電圧端子Ｖddと負極側電源
電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジ
スタ２８と選択的に直列接続可能な定電流源７０および
ＮＭＯＳトランジスタ７２で構成されている。定電流源
７０は正極側電源電圧端子Ｖdd側から上記定電流Ｉo／
２を与えるものであり、その電流出力端子はスイッチ７
４を介してＰＭＯＳトランジスタ２８のソース端子およ
び基板（対向電極）に接続可能となっている。ＮＭＯＳ
トランジスタ７２は、ドレイン端子がスイッチ７６を介
してＰＭＯＳトランジスタ２８のドレイン端子に接続可
能であり、ソース端子が負極側電源電圧端子Ｖssに接続
され、ゲート端子とドレイン端子とが相互接続されてい
る。
電流回路６８は、正極側電源電圧端子Ｖddと負極側電源
電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジ
スタ２８と選択的に直列接続可能な定電流源７０および
ＮＭＯＳトランジスタ７２で構成されている。定電流源
７０は正極側電源電圧端子Ｖdd側から上記定電流Ｉo／
２を与えるものであり、その電流出力端子はスイッチ７
４を介してＰＭＯＳトランジスタ２８のソース端子およ
び基板（対向電極）に接続可能となっている。ＮＭＯＳ
トランジスタ７２は、ドレイン端子がスイッチ７６を介
してＰＭＯＳトランジスタ２８のドレイン端子に接続可
能であり、ソース端子が負極側電源電圧端子Ｖssに接続
され、ゲート端子とドレイン端子とが相互接続されてい
る。
【００３４】このスタンバイ用定電流回路６８をオン
（通電）状態にするには、両スイッチ７４，７６をオン
（閉）状態にすればよい。スタンバイ用定電流回路６８
をオフ（非通電）状態にするには、両スイッチ７４，７
６をオフ（開）状態にすればよい。
（通電）状態にするには、両スイッチ７４，７６をオン
（閉）状態にすればよい。スタンバイ用定電流回路６８
をオフ（非通電）状態にするには、両スイッチ７４，７
６をオフ（開）状態にすればよい。
【００３５】第２の差動入力部４８側のスタンバイ用定
電流回路７８は、正極側電源電圧端子Ｖddと負極側電源
電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジ
スタ５０と選択的に直列接続可能な定電流源８０および
ＮＭＯＳトランジスタ８２を有している。定電流源８０
も正極側電源電圧端子Ｖdd側から上記定電流Ｉo／２を
与えるものであり、その電流出力端子はスイッチ８４を
介してＰＭＯＳトランジスタ５０のソース端子および基
板（対向電極）に接続可能となっている。ＮＭＯＳトラ
ンジスタ８２では、ドレイン端子がスイッチ８６を介し
てＰＭＯＳトランジスタ５０のドレイン端子に接続可能
となっており、ソース端子が負極側電源電圧端子Ｖssに
接続され、ゲート端子とドレイン端子とが相互接続され
ている。
電流回路７８は、正極側電源電圧端子Ｖddと負極側電源
電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジ
スタ５０と選択的に直列接続可能な定電流源８０および
ＮＭＯＳトランジスタ８２を有している。定電流源８０
も正極側電源電圧端子Ｖdd側から上記定電流Ｉo／２を
与えるものであり、その電流出力端子はスイッチ８４を
介してＰＭＯＳトランジスタ５０のソース端子および基
板（対向電極）に接続可能となっている。ＮＭＯＳトラ
ンジスタ８２では、ドレイン端子がスイッチ８６を介し
てＰＭＯＳトランジスタ５０のドレイン端子に接続可能
となっており、ソース端子が負極側電源電圧端子Ｖssに
接続され、ゲート端子とドレイン端子とが相互接続され
ている。
【００３６】両スイッチ８４，８６をオン（閉）状態に
することでスタンバイ用定電流回路７８をオン（通電）
状態に切り換え、両スイッチ８４，８６をオフ（開）状
態にすることでスタンバイ用定電流回路７８をオフ（非
通電）状態に切り換えられるようになっている。
することでスタンバイ用定電流回路７８をオン（通電）
状態に切り換え、両スイッチ８４，８６をオフ（開）状
態にすることでスタンバイ用定電流回路７８をオフ（非
通電）状態に切り換えられるようになっている。
【００３７】図４に、この実施形態において電圧出力回
路１０，１４を与える電荷再分配型Ｄ／Ａコンバータの
回路構成例を示す。このＤ／Ａコンバータには同一の値
（Ｃ）に設定されたキャパシタンスを有する３個のコン
デンサ８０，１２，１６が含まれており、その中のコン
デンサ１２，１６がＤ／Ａ変換結果のアナログ出力電圧
Ｖa，Ｖbを保持ないし出力する出力コンデンサであり、
電圧出力回路１０，１４を構成している。コンデンサ８
０は、一方の電極がスイッチ８２を介して論理値“１”
の基準電位Ｖddに接続可能であるとともにスイッチ８４
を介して論理値“０”の基準電位Ｖssに接続可能であ
り、他方の電極が基準電位Ｖssに定常的に接続されてい
る。
路１０，１４を与える電荷再分配型Ｄ／Ａコンバータの
回路構成例を示す。このＤ／Ａコンバータには同一の値
（Ｃ）に設定されたキャパシタンスを有する３個のコン
デンサ８０，１２，１６が含まれており、その中のコン
デンサ１２，１６がＤ／Ａ変換結果のアナログ出力電圧
Ｖa，Ｖbを保持ないし出力する出力コンデンサであり、
電圧出力回路１０，１４を構成している。コンデンサ８
０は、一方の電極がスイッチ８２を介して論理値“１”
の基準電位Ｖddに接続可能であるとともにスイッチ８４
を介して論理値“０”の基準電位Ｖssに接続可能であ
り、他方の電極が基準電位Ｖssに定常的に接続されてい
る。
【００３８】コンデンサ１２の一方の端子は、スイッチ
８６を介してコンデンサ８０の一方の電極に接続される
とともにスイッチ２２を介して基準電位Ｖcomに接続さ
れ、さらにはスイッチ１８を介してインピーダンス変換
回路の第１の差動入力部２６（図３）に接続される。コ
ンデンサ１２の他方の端子は基準電位Ｖssに接続され
る。
８６を介してコンデンサ８０の一方の電極に接続される
とともにスイッチ２２を介して基準電位Ｖcomに接続さ
れ、さらにはスイッチ１８を介してインピーダンス変換
回路の第１の差動入力部２６（図３）に接続される。コ
ンデンサ１２の他方の端子は基準電位Ｖssに接続され
る。
【００３９】コンデンサ１６の一方の端子は、スイッチ
９０を介してコンデンサ８０の一方の電極に接続される
とともにスイッチ２４を介して基準電位Ｖcomに接続さ
れ、さらにはスイッチ２０を介してインピーダンス変換
回路の第２の差動入力部４８（図３）に接続される。コ
ンデンサ１６の他方の端子は基準電位Ｖssに接続され
る。
９０を介してコンデンサ８０の一方の電極に接続される
とともにスイッチ２４を介して基準電位Ｖcomに接続さ
れ、さらにはスイッチ２０を介してインピーダンス変換
回路の第２の差動入力部４８（図３）に接続される。コ
ンデンサ１６の他方の端子は基準電位Ｖssに接続され
る。
【００４０】このＤ／Ａコンバータでは、入力ディジタ
ル信号の各バイナリコード［Ｄm‥‥Ｄ1Ｄ0］に対し
て、以下のような手順でスイッチ８２，８４，９０，１
８，２０，２０，２４のオン（閉）／オフ（開）を制御
して、出力コンデンサ１２，１６の一方にＤ／Ａ変換結
果のアナログ出力電圧ＶaもしくはＶbを得るようにして
いる。なお、以下の手順の中で特に言及しないスイッチ
はオフ状態にあるものとする。
ル信号の各バイナリコード［Ｄm‥‥Ｄ1Ｄ0］に対し
て、以下のような手順でスイッチ８２，８４，９０，１
８，２０，２０，２４のオン（閉）／オフ（開）を制御
して、出力コンデンサ１２，１６の一方にＤ／Ａ変換結
果のアナログ出力電圧ＶaもしくはＶbを得るようにして
いる。なお、以下の手順の中で特に言及しないスイッチ
はオフ状態にあるものとする。
【００４１】（1） 先ず、スイッチ２２，１８をそれ
ぞれオンにして出力コンデンサ１２の充電電圧（電荷）
を基準電圧Ｖcomにリセットする。その後、スイッチ２
２，１８をそれぞれオフにする。
ぞれオンにして出力コンデンサ１２の充電電圧（電荷）
を基準電圧Ｖcomにリセットする。その後、スイッチ２
２，１８をそれぞれオフにする。
【００４２】（2） 入力バイナリコードの最下位ビッ
トＤ0に対して、そのビットの論理値が“１”
（“０”）のときはスイッチ８２（８４）をオンにし、
コンデンサ８０を基準電位Ｖddでチャージ（基準電位Ｖ
ssでディスチャージ）する。その後、当該スイッチ８２
（８４）をオフにする。
トＤ0に対して、そのビットの論理値が“１”
（“０”）のときはスイッチ８２（８４）をオンにし、
コンデンサ８０を基準電位Ｖddでチャージ（基準電位Ｖ
ssでディスチャージ）する。その後、当該スイッチ８２
（８４）をオフにする。
【００４３】（3） スイッチ８６をオンにしてコンデ
ンサ８０に蓄積されている電荷を第１および第２のコン
デンサ８０，１２間で各１／２に分配させる。その後、
スイッチ８６をオフにする。
ンサ８０に蓄積されている電荷を第１および第２のコン
デンサ８０，１２間で各１／２に分配させる。その後、
スイッチ８６をオフにする。
【００４４】（4） 上記（2）、（3）の動作を最上位
ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して
繰り返す。
ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して
繰り返す。
【００４５】（5） 最上位ビットに対する上記（3）の
動作の後にスイッチ２４，２０をそれぞれオンにしてコ
ンデンサ１６の充電電圧（電荷）を基準電圧Ｖcomにリ
セットする。その後、スイッチ２４，２０をそれぞれオ
フにする。
動作の後にスイッチ２４，２０をそれぞれオンにしてコ
ンデンサ１６の充電電圧（電荷）を基準電圧Ｖcomにリ
セットする。その後、スイッチ２４，２０をそれぞれオ
フにする。
【００４６】（6） スイッチ１８をオンにして、コン
デンサ１２の充電電圧Ｖaを上記入力バイナリコードに
対応するアナログ出力電圧Ｖaとして出力する。
デンサ１２の充電電圧Ｖaを上記入力バイナリコードに
対応するアナログ出力電圧Ｖaとして出力する。
【００４７】（7） 次の入力バイナリコードに対し
て、コンデンサ１２をコンデンサ１６に置き換えるとと
もにスイッチ８６，１８をスイッチ９０，２０にそれぞ
れ置き換えて、上記の動作（1）〜（6）を繰り返し、最
終的にコンデンサ１６に得られる充電電圧をＤ／Ａ変換
結果のアナログ出力電圧Ｖbとして出力する。
て、コンデンサ１２をコンデンサ１６に置き換えるとと
もにスイッチ８６，１８をスイッチ９０，２０にそれぞ
れ置き換えて、上記の動作（1）〜（6）を繰り返し、最
終的にコンデンサ１６に得られる充電電圧をＤ／Ａ変換
結果のアナログ出力電圧Ｖbとして出力する。
【００４８】図５に、上記Ｄ／Ａコンバータ（図４）お
よびインピーダンス変換回路（図３）における各部のス
イッチを制御し、ひいては全体の動作シーケンスを制御
するための制御回路を示す。この制御回路は、Ｄ／Ａ変
換を受けるべき入力ディジタル信号の各バイナリコード
ＤＡＴＡ［Ｄm‥‥Ｄ1Ｄ0］を一定周期のタイミングパ
ルスＴＰ1に応動して入力（ラッチ）し、Ｄ／Ａ変換用
クロックDACCLKおよびシステムクロックSCLKを基に所定
のシーケンスで各スイッチ（８２，８４，‥‥、８６，
９０，２２，２４，‥１８，２０）を各対応する制御信
号Ｓによって制御する。
よびインピーダンス変換回路（図３）における各部のス
イッチを制御し、ひいては全体の動作シーケンスを制御
するための制御回路を示す。この制御回路は、Ｄ／Ａ変
換を受けるべき入力ディジタル信号の各バイナリコード
ＤＡＴＡ［Ｄm‥‥Ｄ1Ｄ0］を一定周期のタイミングパ
ルスＴＰ1に応動して入力（ラッチ）し、Ｄ／Ａ変換用
クロックDACCLKおよびシステムクロックSCLKを基に所定
のシーケンスで各スイッチ（８２，８４，‥‥、８６，
９０，２２，２４，‥１８，２０）を各対応する制御信
号Ｓによって制御する。
【００４９】図６に、図３のインピーダンス変換回路お
よび前段のＤ／Ａコンバータ出力回路１０，１４におけ
る各スイッチの具体的構成例を示す。Ｄ／Ａコンバータ
出力回路１０，１４において、スイッチ１８，２０はＣ
ＭＯＳトランスミッションゲートで構成され、スイッチ
２２，２４はそれぞれＰＭＯＳトランジスタで構成され
る。インピーダンス変換回路において、スイッチ４２，
５６，７４，８４はそれぞれＰＭＯＳトランジスタで構
成され、スイッチ４４，４６，５８，６０，７６，８６
はそれぞれＮＭＯＳトランジスタで構成される。
よび前段のＤ／Ａコンバータ出力回路１０，１４におけ
る各スイッチの具体的構成例を示す。Ｄ／Ａコンバータ
出力回路１０，１４において、スイッチ１８，２０はＣ
ＭＯＳトランスミッションゲートで構成され、スイッチ
２２，２４はそれぞれＰＭＯＳトランジスタで構成され
る。インピーダンス変換回路において、スイッチ４２，
５６，７４，８４はそれぞれＰＭＯＳトランジスタで構
成され、スイッチ４４，４６，５８，６０，７６，８６
はそれぞれＮＭＯＳトランジスタで構成される。
【００５０】次に、図７〜図１１につきこの実施形態に
おけるインピーダンス変換回路の動作シーケンスを説明
する。なお、図７のタイミング図において、スイッチ類
（１８，２０‥‥）のＨレベルはオン（閉）状態を示
し、Ｌレベルはオフ（開）状態を示す。
おけるインピーダンス変換回路の動作シーケンスを説明
する。なお、図７のタイミング図において、スイッチ類
（１８，２０‥‥）のＨレベルはオン（閉）状態を示
し、Ｌレベルはオフ（開）状態を示す。
【００５１】図８に、タイミングパルスＴＰ1がアクテ
ィブ（Ｈレベル）になる前の時点たとえば図７の時点ｔ
0における各部の状態を示す。
ィブ（Ｈレベル）になる前の時点たとえば図７の時点ｔ
0における各部の状態を示す。
【００５２】この時、Ｄ／Ａコンバータ出力回路１０，
１４においては、一方の信号転送用スイッチ１８はオン
状態、他方の信号転送用スイッチ２０はオフ状態にあ
り、リセット用スイッチ２２，２４はどちらもオフ状態
にある。Ｄ／Ａコンバータ（図４）内では、一方の出力
コンデンサ１２が前回の入力バイナリコードに対応する
アナログ出力電圧Ｖaをフローティング状態で保持して
おり、他方の出力コンデンサ１６は今回（現時）の入力
バイナリコードに対するデコーディングに使用されてい
る。
１４においては、一方の信号転送用スイッチ１８はオン
状態、他方の信号転送用スイッチ２０はオフ状態にあ
り、リセット用スイッチ２２，２４はどちらもオフ状態
にある。Ｄ／Ａコンバータ（図４）内では、一方の出力
コンデンサ１２が前回の入力バイナリコードに対応する
アナログ出力電圧Ｖaをフローティング状態で保持して
おり、他方の出力コンデンサ１６は今回（現時）の入力
バイナリコードに対するデコーディングに使用されてい
る。
【００５３】インピーダンス変換回路においては、第１
の差動入力部２６側でスイッチ４２，４４，４６がそれ
ぞれオン状態になっていて差動増幅用の定電流回路３２
が通電し、入力段の両ＰＭＯＳトランジスタ２８，３０
には定電流源３４からの定電流Ｉoを２等分した電流Ｉo
／２がそれぞれ流れ、Ｄ／Ａコンバータ出力回路１０
（コンデンサ１２）からの電圧Ｖaと出力部６２からの
出力電圧Ｖoutとに対して差動入力ないし増幅動作が行
われている。出力部６２では、第１の差動入力部２６か
らの出力信号（ノードＮaの電圧）に応動して駆動用の
ＮＭＯＳトランジスタ６６が非飽和状態で動作し、ノー
ドＮoutより入力電圧Ｖaにほぼ等しい出力電圧Ｖoutが
出力される。
の差動入力部２６側でスイッチ４２，４４，４６がそれ
ぞれオン状態になっていて差動増幅用の定電流回路３２
が通電し、入力段の両ＰＭＯＳトランジスタ２８，３０
には定電流源３４からの定電流Ｉoを２等分した電流Ｉo
／２がそれぞれ流れ、Ｄ／Ａコンバータ出力回路１０
（コンデンサ１２）からの電圧Ｖaと出力部６２からの
出力電圧Ｖoutとに対して差動入力ないし増幅動作が行
われている。出力部６２では、第１の差動入力部２６か
らの出力信号（ノードＮaの電圧）に応動して駆動用の
ＮＭＯＳトランジスタ６６が非飽和状態で動作し、ノー
ドＮoutより入力電圧Ｖaにほぼ等しい出力電圧Ｖoutが
出力される。
【００５４】一方、第２の差動入力部４８側は、スイッ
チ５６，５８，６０がそれぞれオフ状態になっていて第
２の差動入力部４８の差動増幅用定電流回路５４が非通
電状態にあり、出力部６２から遮断されている。しか
し、スイッチ８６がオン状態になっていてスタンバイ用
の定電流回路７８は通電している。これにより、第２の
差動入力部４８における入力段正極側のＰＭＯＳトラン
ジスタ５０には、定電流源８０からの定電流Ｉo／２が
飽和状態で流れ続けている。これにより、ＰＭＯＳトラ
ンジスタ５０のゲート・ソース間電圧ＶGCは定電流Ｉo
／２に対応する一定値に維持されている。
チ５６，５８，６０がそれぞれオフ状態になっていて第
２の差動入力部４８の差動増幅用定電流回路５４が非通
電状態にあり、出力部６２から遮断されている。しか
し、スイッチ８６がオン状態になっていてスタンバイ用
の定電流回路７８は通電している。これにより、第２の
差動入力部４８における入力段正極側のＰＭＯＳトラン
ジスタ５０には、定電流源８０からの定電流Ｉo／２が
飽和状態で流れ続けている。これにより、ＰＭＯＳトラ
ンジスタ５０のゲート・ソース間電圧ＶGCは定電流Ｉo
／２に対応する一定値に維持されている。
【００５５】図９に、上記のような時点ｔ0の後でタイ
ミングパルスＴＰ1が最初にアクティブ（Ｈレベル）に
なった時点（図７の時点ｔa1）における各部の状態を示
す。この場面では、タイミングパルスＴＰ1がアクティ
ブ（Ｈレベル）になる直前のＤ／Ａ変換用クロックDACC
LKのタイミングでコンデンサ８０，１６間の電荷再分配
によるデコーディングが終了し、出力コンデンサ１６に
はＤ／Ａ変換の結果となるアナログ電圧Ｖbが充電され
ている。
ミングパルスＴＰ1が最初にアクティブ（Ｈレベル）に
なった時点（図７の時点ｔa1）における各部の状態を示
す。この場面では、タイミングパルスＴＰ1がアクティ
ブ（Ｈレベル）になる直前のＤ／Ａ変換用クロックDACC
LKのタイミングでコンデンサ８０，１６間の電荷再分配
によるデコーディングが終了し、出力コンデンサ１６に
はＤ／Ａ変換の結果となるアナログ電圧Ｖbが充電され
ている。
【００５６】タイミングパルスＴＰ1がＨレベルになる
と、その立ち上がりエッジのタイミングで信号転送用ス
イッチ２０がオン状態となり、出力コンデンサ１６の電
圧Ｖbがスイッチ２０を介して第２の差動入力部４８に
おける入力段正極側のＰＭＯＳトランジスタ５０のゲー
ト端子に転送される。この時、ＰＭＯＳトランジスタ５
０においては、スタンバイ用定電流回路７８により定電
流Ｉo／２が飽和状態で流れているため、図１の回路と
同様の原理により、出力コンデンサ１６からの電圧Ｖb
によってゲート電極の電位が変化してもゲート容量への
電荷の出入りは殆どなく、非常に高い入力インピーダン
スを維持し、入力電圧Ｖbをそのままの値に保持する。
この間、第１の差動入力部２６は出力コンデンサ１２か
らの電圧Ｖaに対して上記の差動入力ないし増幅動作を
継続しており、出力部６２からの出力電圧Ｖoutは電圧
Ｖaにほぼ等しい値を維持している。
と、その立ち上がりエッジのタイミングで信号転送用ス
イッチ２０がオン状態となり、出力コンデンサ１６の電
圧Ｖbがスイッチ２０を介して第２の差動入力部４８に
おける入力段正極側のＰＭＯＳトランジスタ５０のゲー
ト端子に転送される。この時、ＰＭＯＳトランジスタ５
０においては、スタンバイ用定電流回路７８により定電
流Ｉo／２が飽和状態で流れているため、図１の回路と
同様の原理により、出力コンデンサ１６からの電圧Ｖb
によってゲート電極の電位が変化してもゲート容量への
電荷の出入りは殆どなく、非常に高い入力インピーダン
スを維持し、入力電圧Ｖbをそのままの値に保持する。
この間、第１の差動入力部２６は出力コンデンサ１２か
らの電圧Ｖaに対して上記の差動入力ないし増幅動作を
継続しており、出力部６２からの出力電圧Ｖoutは電圧
Ｖaにほぼ等しい値を維持している。
【００５７】タイミングパルスＴＰ1がＬレベルになる
と（図７の時点ｔa2）、インピーダンス変換回路におい
ては、第１の差動入力部２６側でスイッチ４２，４４，
４６がそれぞれオフ状態になって差動増幅用の定電流回
路３２が非通電状態に切り換わると同時に、第２の差動
入力部４８側でスイッチ５６，５８，６０がそれぞれオ
ン状態になって差動増幅用の定電流回路５４が通電状態
に切り換わる。さらに、第１の差動入力部２６側でスイ
ッチ７６がオン状態になってスタンバイ用の定電流回路
６８が通電状態に切り換わると同時に、第２の差動入力
部４８側でスイッチ８６がオフ状態になってスタンバイ
用の定電流回路７８が非通電状態に切り換わる。一方、
Ｄ／Ａコンバータ出力回路１０においてリセット用スイ
ッチ２２がオン状態になる。
と（図７の時点ｔa2）、インピーダンス変換回路におい
ては、第１の差動入力部２６側でスイッチ４２，４４，
４６がそれぞれオフ状態になって差動増幅用の定電流回
路３２が非通電状態に切り換わると同時に、第２の差動
入力部４８側でスイッチ５６，５８，６０がそれぞれオ
ン状態になって差動増幅用の定電流回路５４が通電状態
に切り換わる。さらに、第１の差動入力部２６側でスイ
ッチ７６がオン状態になってスタンバイ用の定電流回路
６８が通電状態に切り換わると同時に、第２の差動入力
部４８側でスイッチ８６がオフ状態になってスタンバイ
用の定電流回路７８が非通電状態に切り換わる。一方、
Ｄ／Ａコンバータ出力回路１０においてリセット用スイ
ッチ２２がオン状態になる。
【００５８】図１０に、この時（時点ｔa2）の各部の状
態を示す。インピーダンス変換回路においては、第２の
差動入力部４８側で差動増幅用の定電流回路５４が通電
することにより、入力段の両ＰＭＯＳトランジスタ５
０，５２には定電流源３４からの定電流Ｉoを２等分し
た電流Ｉo／２がそれぞれ流れ、Ｄ／Ａコンバータ出力
回路１４（コンデンサ１６）からの電圧Ｖbと出力部６
２からの出力電圧Ｖoutとに対して差動入力ないし増幅
動作が行われる。出力部６２では、第２の差動入力部４
８からの出力信号（ノードＮbの電圧）に応動して駆動
用のＮＭＯＳトランジスタ６６が非飽和状態で動作し、
ノードＮoutより入力電圧Ｖbにほぼ等しい出力電圧Ｖou
tが出力される。第２の差動入力部４８の入力段正極側
のＰＭＯＳトランジスタ５０においては、スタンバイ用
定電流回路７８からの定電流Ｉo／２が途切れるもの
の、それと入れ替わりに差動増幅用定電流回路５４によ
り同じ大きさの定電流Ｉo／２が流れるため、定電流の
連続性が実質的に保たれ、ゲート容量における電荷の出
入りは殆どなく、入力信号Ｖbの値に影響を与えること
はない。したがって、入力電圧Ｖbの本来の値にほぼ等
しい低オフセットの出力電圧Ｖoutが得られる。
態を示す。インピーダンス変換回路においては、第２の
差動入力部４８側で差動増幅用の定電流回路５４が通電
することにより、入力段の両ＰＭＯＳトランジスタ５
０，５２には定電流源３４からの定電流Ｉoを２等分し
た電流Ｉo／２がそれぞれ流れ、Ｄ／Ａコンバータ出力
回路１４（コンデンサ１６）からの電圧Ｖbと出力部６
２からの出力電圧Ｖoutとに対して差動入力ないし増幅
動作が行われる。出力部６２では、第２の差動入力部４
８からの出力信号（ノードＮbの電圧）に応動して駆動
用のＮＭＯＳトランジスタ６６が非飽和状態で動作し、
ノードＮoutより入力電圧Ｖbにほぼ等しい出力電圧Ｖou
tが出力される。第２の差動入力部４８の入力段正極側
のＰＭＯＳトランジスタ５０においては、スタンバイ用
定電流回路７８からの定電流Ｉo／２が途切れるもの
の、それと入れ替わりに差動増幅用定電流回路５４によ
り同じ大きさの定電流Ｉo／２が流れるため、定電流の
連続性が実質的に保たれ、ゲート容量における電荷の出
入りは殆どなく、入力信号Ｖbの値に影響を与えること
はない。したがって、入力電圧Ｖbの本来の値にほぼ等
しい低オフセットの出力電圧Ｖoutが得られる。
【００５９】一方、第１の差動入力部２６側は、差動増
幅用定電流回路３２が非通電状態で、出力部６２から遮
断される。しかし、スタンバイ用の定電流回路６８が通
電することにより、第１の差動入力部２６における入力
段正極側のＰＭＯＳトランジスタ２８には、定電流源７
０からの定電流Ｉo／２が飽和状態で流れ始める。Ｄ／
Ａコンバータ出力回路１０ではリセット用スイッチ２２
がオン状態になることにより、リセット用の基準電圧Ｖ
comがコンデンサ１２に供給されると同時に、信号転送
用スイッチ１８を介してＰＭＯＳトランジスタ２８のゲ
ート端子にも与えられる。この基準電圧Ｖcomは、ＰＭ
ＯＳトランジスタ２８を飽和状態でオン状態に維持でき
る任意の値、つまりＶcom＜Ｖdd−Ｖt（しきい値）に設
定されてよい。このように、差動増幅終了直後に入力段
正極側のＰＭＯＳトランジスタ２８（５０）のゲート電
位を一定の基準電圧にリセットすることで、信号転送経
路上の浮遊容量の影響（バラツキ）を少なくすることが
できる。
幅用定電流回路３２が非通電状態で、出力部６２から遮
断される。しかし、スタンバイ用の定電流回路６８が通
電することにより、第１の差動入力部２６における入力
段正極側のＰＭＯＳトランジスタ２８には、定電流源７
０からの定電流Ｉo／２が飽和状態で流れ始める。Ｄ／
Ａコンバータ出力回路１０ではリセット用スイッチ２２
がオン状態になることにより、リセット用の基準電圧Ｖ
comがコンデンサ１２に供給されると同時に、信号転送
用スイッチ１８を介してＰＭＯＳトランジスタ２８のゲ
ート端子にも与えられる。この基準電圧Ｖcomは、ＰＭ
ＯＳトランジスタ２８を飽和状態でオン状態に維持でき
る任意の値、つまりＶcom＜Ｖdd−Ｖt（しきい値）に設
定されてよい。このように、差動増幅終了直後に入力段
正極側のＰＭＯＳトランジスタ２８（５０）のゲート電
位を一定の基準電圧にリセットすることで、信号転送経
路上の浮遊容量の影響（バラツキ）を少なくすることが
できる。
【００６０】上記のようにして、タイミングパルスＴＰ
1の周期でＤ／Ａコンバータ出力回路１０，１４からの
出力電圧Ｖa，Ｖbを交互に切り換えるとともに、インピ
ーダンス変換回路において第１および第２の差動入力部
２６，４８を相補的に交互に動作させる。Ｄ／Ａコンバ
ータ出力回路１０（１４）においては、上記のような基
準電圧Ｖcomによる出力コンデンサ１２（１６）のリセ
ットが終了した時点（図７の時点ｔa3）で、図１１に示
すようにリセット用スイッチ２２および信号転送用スイ
ッチ１８の双方をオフ状態に切り換えて、当該出力コン
デンサ１２を次のバイナリコードに対するデコーディン
グに使用する。
1の周期でＤ／Ａコンバータ出力回路１０，１４からの
出力電圧Ｖa，Ｖbを交互に切り換えるとともに、インピ
ーダンス変換回路において第１および第２の差動入力部
２６，４８を相補的に交互に動作させる。Ｄ／Ａコンバ
ータ出力回路１０（１４）においては、上記のような基
準電圧Ｖcomによる出力コンデンサ１２（１６）のリセ
ットが終了した時点（図７の時点ｔa3）で、図１１に示
すようにリセット用スイッチ２２および信号転送用スイ
ッチ１８の双方をオフ状態に切り換えて、当該出力コン
デンサ１２を次のバイナリコードに対するデコーディン
グに使用する。
【００６１】上記したように、本実施形態においては、
高インピーダンスのＤ／Ａコンバータ出力回路１０，１
４より交互に与えられるＤ／Ａ変換結果のアナログ電圧
Ｖa，Ｖbに対して、インピーダンス変換回路において電
圧Ｖa，Ｖbをそれぞれ入力する第１および第２の差動入
力部２６，４８の入力段正極性ＭＯＳトランジスタ２
８，５０がゲート容量の影響をキャンセルして非常に高
い入力インビーダンスを保証するので、精度の高い出力
電圧Ｖoutを得ることができる。
高インピーダンスのＤ／Ａコンバータ出力回路１０，１
４より交互に与えられるＤ／Ａ変換結果のアナログ電圧
Ｖa，Ｖbに対して、インピーダンス変換回路において電
圧Ｖa，Ｖbをそれぞれ入力する第１および第２の差動入
力部２６，４８の入力段正極性ＭＯＳトランジスタ２
８，５０がゲート容量の影響をキャンセルして非常に高
い入力インビーダンスを保証するので、精度の高い出力
電圧Ｖoutを得ることができる。
【００６２】また、本実施形態においては、スタンバイ
用の定電流回路６８，７８の消費電流は差動増幅用定電
流回路３２，５４の消費電流電力と比較して１／２以下
であり、従来一般のインピーダンス変換回路を２個並列
使用する場合よりも消費電流の総量は少なくて済む。
用の定電流回路６８，７８の消費電流は差動増幅用定電
流回路３２，５４の消費電流電力と比較して１／２以下
であり、従来一般のインピーダンス変換回路を２個並列
使用する場合よりも消費電流の総量は少なくて済む。
【００６３】なお、スタンバイ用の定電流回路６８，７
８は、前段の電圧出力または保持回路より新規入力電圧
が転送される直前に該当の入力段正極性ＰＭＯＳトラン
ジスタ２８，５０に飽和状態で定電流を供給しておけば
よいので、動作開始をぎりぎりまで遅らせることもでき
る。
８は、前段の電圧出力または保持回路より新規入力電圧
が転送される直前に該当の入力段正極性ＰＭＯＳトラン
ジスタ２８，５０に飽和状態で定電流を供給しておけば
よいので、動作開始をぎりぎりまで遅らせることもでき
る。
【００６４】上記した実施形態における各部の構成、特
に差動入力部２６，４８、定電流回路３２，５４、出力
部６２、前段の電圧出力回路１０，１４等の回路構成は
一例であり、本発明の技術思想の範囲内で種々の変形が
可能である。また、上記実施形態のようなＤ／Ａコンバ
ータへのアプリケーションも一例であって、種々のアプ
リケーションが可能であり、たとえば演算増幅器として
非反転増幅回路を構成することも可能である。
に差動入力部２６，４８、定電流回路３２，５４、出力
部６２、前段の電圧出力回路１０，１４等の回路構成は
一例であり、本発明の技術思想の範囲内で種々の変形が
可能である。また、上記実施形態のようなＤ／Ａコンバ
ータへのアプリケーションも一例であって、種々のアプ
リケーションが可能であり、たとえば演算増幅器として
非反転増幅回路を構成することも可能である。
【００６５】
【発明の効果】以上説明したように、本発明のインピー
ダンス変換回路によれば、差動入力部における入力段Ｍ
ＯＳトランジスタのゲート容量による入力信号への影響
を少なくして、精度の高い出力信号を得ることができ
る。特に、高インピーダンスの電圧出力または保持回路
からの入力信号に対しても、低オフセットで精度の高い
出力信号を得ることができる。
ダンス変換回路によれば、差動入力部における入力段Ｍ
ＯＳトランジスタのゲート容量による入力信号への影響
を少なくして、精度の高い出力信号を得ることができ
る。特に、高インピーダンスの電圧出力または保持回路
からの入力信号に対しても、低オフセットで精度の高い
出力信号を得ることができる。
【図１】本発明の技法の要点を説明するための回路図で
ある。
ある。
【図２】図１の回路の要部のデバイス構造例を示す断面
図である。
図である。
【図３】一実施形態によるインピーダンス変換回路の構
成を示す回路図である。
成を示す回路図である。
【図４】実施形態において電圧出力回路を与える電荷再
分配型Ｄ／Ａコンバータの回路構成例を示す回路図であ
る。
分配型Ｄ／Ａコンバータの回路構成例を示す回路図であ
る。
【図５】実施形態において各部のスイッチおよび動作シ
ーケンスを制御するための制御回路を示す図である。
ーケンスを制御するための制御回路を示す図である。
【図６】実施形態における各部のスイッチの具体的構成
例を示す回路図である。
例を示す回路図である。
【図７】実施形態の動作シーケンスにおける各部のタイ
ミングを示す図である。
ミングを示す図である。
【図８】実施形態の動作シーケンスにおける第１の状態
を示す図である。
を示す図である。
【図９】実施形態の動作シーケンスにおける第２の状態
を示す図である。
を示す図である。
【図１０】実施形態の動作シーケンスにおける第３の状
態を示す図である。
態を示す図である。
【図１１】実施形態の動作シーケンスにおける第４の状
態を示す図である。
態を示す図である。
【図１２】従来のインピーダンス変換回路の構成を示す
回路図である。
回路図である。
１０，１４ 電圧出力回路 １２，１６ コンデンサ １８，２０ 信号転送用スイッチ ２２，２４ リセット用スイッチ ２６，４８ 差動入力部 ２８，３０ 入力段ＰＭＯＳトランジスタ ３２，５４ 差動増幅用定電流回路 ３４，７０，８０ 定電流源 ３６，３８，（４０） ＮＭＯＳトランジスタ（電流
ミラー回路） ４２，４４，４６，５６，５８，６０，７６，８６
スイッチ ５０，５２ 入力段ＰＭＯＳトランジスタ ６２ 出力部 ６８，７８ スタンバイ用定電流回路
ミラー回路） ４２，４４，４６，５６，５８，６０，７６，８６
スイッチ ５０，５２ 入力段ＰＭＯＳトランジスタ ６２ 出力部 ６８，７８ スタンバイ用定電流回路
フロントページの続き Ｆターム(参考） 5J022 AB03 BA03 CF02 CF04 CF05 CG01 5J066 AA03 AA12 AA51 CA13 CA74 FA18 HA10 HA29 HA38 KA02 KA05 KA09 KA19 MA13 QA02 TA01 TA06 5J091 AA03 AA12 AA51 CA13 CA74 FA18 HA10 HA29 HA38 KA02 KA05 KA09 KA19 MA13 QA02 TA01 TA06
Claims (5)
- 【請求項１】 差動接続された第１および第２のＭＯＳ
トランジスタと、前記第１および第２のＭＯＳトランジ
スタに第１の電流をほぼ２等分して供給するための第１
の定電流回路とを含む差動入力部と、 電気的負荷に接続され、前記差動入力部の出力信号を増
幅して前記負荷に供給する出力部と、 前記出力部より得られる出力信号を前記第２のＭＯＳト
ランジスタのゲート端子に帰還させる帰還回路と、 前記第１のＭＯＳトランジスタに前記第１の電流のほぼ
１／２の電流値を有する第２の電流を供給するための第
２の定電流回路と、 所望の電圧レベルを有する入力信号が前記第１のＭＯＳ
トランジスタのゲート端子に入力するに先立って前記第
１の定電流回路をオフ状態にするとともに前記第２の定
電流回路をオン状態にして前記第１のＭＯＳトランジス
タに前記第２の電流を供給させ、前記入力信号が前記第
１のＭＯＳトランジスタのゲート端子に入力している状
態の下で前記第１の定電流回路をオン状態に切り換える
とともに前記第２の定電流回路をオフ状態に切り換え
て、前記第１および第２のＭＯＳトランジスタに前記第
１の電流をほぼ２等分して供給させる制御回路とを有す
るインピーダンス変換回路。 - 【請求項２】 前記第１のＭＯＳトランジスタに前記第
２の電流を供給するに先立ち、前記第１のＭＯＳトラン
ジスタのゲート端子にリセット用の所定の基準電圧を与
えるリセット回路を有する請求項１に記載のインピーダ
ンス変換回路。 - 【請求項３】 差動接続された第１および第２のＭＯＳ
トランジスタと、前記第１および第２のＭＯＳトランジ
スタに第１の電流をほぼ２等分して供給するための第１
の定電流回路とを含む第１の差動入力部と、 差動接続された第３および第４のＭＯＳトランジスタ
と、前記第３および第４のＭＯＳトランジスタに前記第
１の電流とほぼ等しい電流値を有する第２の電流をほぼ
２等分して供給するための第２の定電流回路とを含む第
２の差動入力部と、 電気的負荷に接続され、前記第１または第２の差動入力
部の出力信号を増幅して前記負荷に供給する出力部と、 前記出力部より得られる出力信号を前記第２のＭＯＳト
ランジスタのゲート端子に帰還させる第１の帰還回路
と、 前記出力部より得られる出力信号を前記第４のＭＯＳト
ランジスタのゲート端子に帰還させる第２の帰還回路
と、 前記第１のＭＯＳトランジスタに前記第１の電流のほぼ
１／２の電流値を有する第３の電流を供給するための第
３の定電流回路と、 前記第３のＭＯＳトランジスタに前記第２の電流のほぼ
１／２の電流値を有する第４の電流を供給するための第
４の定電流回路と、 所望の電圧レベルを有する第１の入力信号が前記第１の
ＭＯＳトランジスタのゲート端子に入力するに先立って
前記第１の定電流回路をオフ状態にするとともに前記第
２の定電流回路をオン状態にして前記第１のＭＯＳトラ
ンジスタに前記第２の電流を供給させ、前記入力信号が
前記第１のＭＯＳトランジスタのゲート端子に入力した
後に前記第１の定電流回路をオン状態に切り換えるとと
もに前記第２の定電流回路をオフ状態に切り換えて、前
記第１および第２のＭＯＳトランジスタに前記第１の電
流をほぼ２等分して供給させる第１の制御回路と、 所望の電圧レベルを有する第２の入力信号が前記第３の
ＭＯＳトランジスタのゲート端子に入力するに先立って
前記第２の定電流回路をオフ状態にしたまま前記第４の
定電流回路をオン状態にして前記第３のＭＯＳトランジ
スタに前記第４の電流を供給させ、前記入力信号が前記
第３のＭＯＳトランジスタのゲート端子に入力している
状態の下で前記第２の定電流回路をオン状態に切り換え
るとともに前記第４の定電流回路をオフ状態に切り換え
て、前記第３および第４のＭＯＳトランジスタに前記第
１の電流をほぼ２等分して供給させる第２の制御回路
と、 前記第１の差動入力部の出力信号と前記第２の差動入力
部の出力信号とを選択的に切り換えて前記出力部に供給
させる第３の制御回路とを有するインピーダンス変換回
路。 - 【請求項４】 前記第１および第２の差動入力部が共通
の電流ミラー回路を含む請求項３に記載のインピーダン
ス変換回路。 - 【請求項５】 各々の前記入力信号が高インピーダンス
の電圧出力または保持回路より与えられる請求項１〜４
のいずれかに記載のインピーダンス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253674A JP4530503B2 (ja) | 2000-08-24 | 2000-08-24 | インピーダンス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253674A JP4530503B2 (ja) | 2000-08-24 | 2000-08-24 | インピーダンス変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076798A true JP2002076798A (ja) | 2002-03-15 |
| JP4530503B2 JP4530503B2 (ja) | 2010-08-25 |
Family
ID=18742729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253674A Expired - Fee Related JP4530503B2 (ja) | 2000-08-24 | 2000-08-24 | インピーダンス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4530503B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319921A (ja) * | 2005-05-16 | 2006-11-24 | Nec Electronics Corp | 演算増幅器 |
| WO2012155550A1 (zh) * | 2011-05-19 | 2012-11-22 | Gao Yuan | Led恒流驱动电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940712A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 切換増幅器 |
| JPH0520890A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型サンプルホールドドライバー装置 |
| JPH1021696A (ja) * | 1996-07-05 | 1998-01-23 | Texas Instr Japan Ltd | サンプルホールド回路 |
| JPH11305739A (ja) * | 1998-04-27 | 1999-11-05 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
-
2000
- 2000-08-24 JP JP2000253674A patent/JP4530503B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940712A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 切換増幅器 |
| JPH0520890A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型サンプルホールドドライバー装置 |
| JPH1021696A (ja) * | 1996-07-05 | 1998-01-23 | Texas Instr Japan Ltd | サンプルホールド回路 |
| JPH11305739A (ja) * | 1998-04-27 | 1999-11-05 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319921A (ja) * | 2005-05-16 | 2006-11-24 | Nec Electronics Corp | 演算増幅器 |
| JP4605601B2 (ja) * | 2005-05-16 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 演算増幅器 |
| WO2012155550A1 (zh) * | 2011-05-19 | 2012-11-22 | Gao Yuan | Led恒流驱动电路 |
| CN103503572A (zh) * | 2011-05-19 | 2014-01-08 | 深圳市富鑫雅科技发展有限公司 | Led恒流驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4530503B2 (ja) | 2010-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4128545B2 (ja) | サンプリングスイッチ | |
| US7557648B2 (en) | Operational amplifier, integrating circuit, feedback amplifier, and controlling method of the feedback amplifier | |
| US8884653B2 (en) | Comparator and ad converter provided therewith | |
| KR20090031675A (ko) | 부스트된 전하 회로 | |
| CN1700598B (zh) | 半导体集成电路 | |
| US6628148B2 (en) | Sample and hold circuit having a single control signal | |
| EP0836274B1 (en) | Common mode control circuit for a switchable fully differential OP-AMP | |
| US7295042B2 (en) | Buffer | |
| JP5986295B2 (ja) | 信号出力回路 | |
| JP4530503B2 (ja) | インピーダンス変換回路 | |
| JP2007523518A5 (ja) | ||
| US8547081B2 (en) | Reference voltage supply circuit including a glitch remover | |
| JP2004096324A (ja) | 増幅回路 | |
| US8115550B2 (en) | Transmitter | |
| JPH077379A (ja) | バケツ・リレー・アナログ遅延線 | |
| JP3370169B2 (ja) | 出力回路 | |
| Pundir et al. | High-Performance Floating Resistor-based Ring Amplifier for Switched Capacitor Circuits | |
| JP2003304128A (ja) | 増幅回路及びその制御方法 | |
| JP2000132989A (ja) | トラックホールド回路 | |
| JP4635612B2 (ja) | サンプル・ホールド回路 | |
| JPH02101814A (ja) | チョッパ型コンパレータ | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| JPH0846495A (ja) | チョッパ型コンパレータ | |
| JP2002335147A (ja) | 負荷駆動回路、及び、液晶表示装置 | |
| JPH09162654A (ja) | 差動増幅回路を内蔵した半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070731 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100608 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |