JPH06162793A

JPH06162793A - 電圧記憶回路

Info

Publication number: JPH06162793A
Application number: JP5221887A
Authority: JP
Inventors: Jiyusoo Dedeitsuku Ian; ジュソーデディックイアン
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-08
Filing date: 1993-09-07
Publication date: 1994-06-10
Anticipated expiration: 2020-04-06
Also published as: FR2695505B1; FR2695505A1; GB9218987D0; FR2739719A1; GB2270431A; FR2736460B1; US5384570A; GB2270431B; USRE36014E; GB9318451D0; FR2736460A1; FR2739719B1; JP3636736B2

Abstract

(57)【要約】【目的】Ａ／Ｄ変換器でアナログ信号をデジタル信号
に変換する前に記憶する電圧記憶回路に関し、電圧記憶
回路の精度を向上する。【構成】入力スイッチエレメント１を介して入力信号
が印加される記憶コンデンサー２と、コンデンサー２に
記憶されている電圧に基づいて出力信号を生じさせる増
幅器エレメント３とを備え、増幅器エレメント３は第１
と第２の電流経路の電極の間に制御可能な電流路と電流
路の電流の大きさを制御する制御電極とを有する電気入
力デバイス備え、制御電極はコンデンサーの１つのプレ
ートに接続されていて、第１と第２の電流路の電極は第
１及び第２電流路電極電位が共に制御電極電位に追従で
きるように電位追従手段に接続されており、電流は制御
可能な電流路を流れるので、第１と第２の電流路の電極
電位はコンデンサのプレート電位に対して実質的に固定
されて保持されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、印加されるア
ナログ値をそのデジタル相当値に変換する前に記憶する
ためにアナログ・デジタル・コンバーターで使用する電
圧記憶回路に関する。

【０００２】

【従来の技術】添付図面の図１５は、入力スイッチエレ
メント１と、記憶コンデンサー２と、高インピーダンス
単一利得増幅器エレメント３を搭載する従来の電圧記憶
回路を示している。もともと、スイッチエレメント１が
閉じた位置（以下、クローズ位置）の時に、回路の入力
ターミナル間に印加されるアナログ入力電圧Ｖ_iは記憶
コンデンサー２に印加されるので、記憶コンデンサーの
プレート間の電位差は入力電圧Ｖ_iに追従する。時間ｔ
_switchで予め設定された瞬間に入力スイッチエレメント
１は開いた位置（以下、オープン位置）に切り替えられ
るので、この切替直前のコンデンサーのプレート間の電
位差は、入力スイッチエレメント１が再びクローズされ
る時間まで記憶される。スイッチエレメントがオープン
位置にある期間に於いて、記憶される電圧は出力電圧Ｖ
_Oとして回路の出力ターミナルの間で再生され、増幅器
エレメント３は出力ターミナルに接続されている回路に
依る記憶コンデンサーのローディングを防止するように
機能する。

【０００３】図１６は増幅器エレメント３の入力部を更
に詳細に示している。この入力部は、増幅器エレメント
のプラス電源ラインＶ_ddに接続されているドレイン電極
と、エレメントのマイナス電源ラインＶ_ssに電流ソース
３２を経由して接続されているソース電極と、記憶コン
デンサー２の１つのプレート（図１５の上部プレート）
に接続されているゲート電極を備えたＦＥＴ入力トラン
ジスター３３を搭載している。ＦＥＴ入力トランジスタ
ー３３はいわゆるソースフォロア構成で接続されている
ことがわかる。

【０００４】図１６には図示されていないが、ＦＥＴ入
力トランジスター３３のソース電極と増幅器エレメント
の出力の間に、ソース電極電位をバッファして出力電位
Ｖ_Oを生成するために、更に別の回路が普通は挿入され
る。

【０００５】

【発明が解決しようとする課題】図１６の増幅器エレメ
ント３を使用すると、電流ソース３２は電流がＦＥＴ入
力トランジスター３３のドレイン─ソースチャンネルに
流れるようにするので、そのソース電極電位Ｖ_Sはゲー
ト電極電位すなわち記憶コンデンサー２の上部プレート
の記憶されている電位Ｖ_Cに準じることになる。そこ
で、増幅器エレメント３の入力部は、実際にはソース電
極電位Ｖ_Sが記憶コンデンサー２の上部プレートの電位
Ｖ_Cより常に少し低いが、実質的に単一の電圧利得をも
つことになる。

【０００６】入力部はゲート電流が非常に小さいＦＥＴ
入力トランジスターを採用しているので、増幅器エレメ
ントの入力インピーダンスは非常に高い。従って、図１
５の電圧記憶回路の入力スイッチ・エレメント１がオー
プンされた後に、記憶コンデンサーは増幅器エレメント
３に依っては十分なレベルに放電されないことになる。

【０００７】しかし、図１６の増幅器エレメント３は、
記憶コンデンサー２の上側プレートＶ_Cの電位が変動す
る時に、記憶コンデンサー２からその入力部に対する
（または逆方向の）電荷流入が発生するという問題を有
する。入力スイッチエレメント１がオープンされた後
に、上側プレート電位のこの変動は普通は現れないが、
本明細書で後で説明されるように、上部プレート電位Ｖ
_Cは、入力スイッチエレメント１がオープンする瞬間の
ｔ_switchに於いて、入力スイッチ・エレメント１そのも
のに依るその瞬間時の電荷流入のために、どうしても変
動する。入力スイッチエレメント１に依るこの電荷流入
は、記憶コンデンサー２に記憶されている電圧に変動を
誘導する。この変動は僅かであるが、高精度の場合には
重大である。いいかえれば、スイッチエレメントがオー
プンされる瞬間のこの電荷流入は、或る変動をその上側
プレートの電位Ｖ_Cに生じる。

【０００８】増幅器エレメント入力部に於ける電荷流入
が、記憶コンデンサー２の上部プレート電位の変動に対
応する理由が、ここで説明される。図１６に図示されて
いるように、ＦＥＴ入力トランジスター３３は、どうし
ても僅かの寄生静電容量をその電極間にもっているの
で、ゲートとソース電極間にゲート・ソース寄生静電容
量Ｃ_gs、ゲートとドレイン電極間にゲート・ドレイン寄
生静電容量Ｃ_gd、ドレインとソース電極間にドレイン─
ソース寄生静電容量Ｃ_dsが存在する。これらの３つの電
極の電位が互いに相応して変動する時に、常に、電荷が
寄生静電容量に流入または流出することになり、これら
の電荷の流れの組み合わせが増幅器エレメント入力部に
出入する電荷流入を生じることになる。

【０００９】図１６の増幅器エレメントの場合、入力ト
ランジスター３３は前述のソースフォロア構成で接続さ
れているので、そのゲートソース電位は、記憶コンデン
サー２の上部プレート電位Ｖ_Cと関係なしに、実質的に
一定になるので、ゲート─ソース寄生静電容量Ｃ_gsｓに
起因する電荷流入は一般的に無視することができる。し
かし、入力トランジスター３３のゲート─ドレイン電位
とドレイン─ソース電位は、各々Ｖ_dd−Ｖ_cとＶ_dd−Ｖ
_sであり、一定でないので、上部プレート電位Ｖ_cに基
づいて変動する。そこで、Ｖ_cが変動されると、必ず、
電荷はゲート─ドレイン寄生静電容量Ｃ_gdとドレイン─
ソース寄生静電容量Ｃ_dsに流入または流出することにな
り、何れのケースでも電荷は増幅器エレメントの入力部
に流入または流出することになる。

【００１０】入力スイッチエレメントがオープンしてい
る時に、流れる電荷は、流れの方向に基づいて、記憶コ
ンデンサー２を充電または放電しなければならない。こ
の充電または放電が、記憶コンデンサー２のプレート間
に記憶されている電圧に誤差を生じることになる。増幅
器エレメントの入力部の寄生静電容量の影響は、記憶コ
ンデンサー２の静電容量が寄生静電容量そのものの静電
容量に対して大きくない時に特に問題になり、それは、
例えば、電圧記憶回路の達成時間を短縮することが必要
な場合であると思われる。

【００１１】

【課題を解決するための手段及び作用】本発明の第１の
態様によれば、電圧記憶回路は、記憶コンデンサーと増
幅器エレメントを有する。記憶コンデンサーは、１つの
プレートが入力スイッチ・エレメントを経由して回路の
入力ターミナルに接続され、その他のプレートが回路の
共通ターミナルに接続されていて、記憶される入力信号
は回路が作動中の時に前記の入力と共通ターミナルの間
に印加される。増幅器エレメントは、出力ターミナルと
共通ターミナルの間で、記憶コンデンサーに記憶されて
いる電圧に基づいて出力信号を与えるために、１つのプ
レートに接続される入力と回路の出力ターミナルに接続
される出力を有している。そして、増幅器エレメントは
デバイスの第１と第２の電流路電極のそれぞれの間に設
けられている制御可能な電流路を備えていて、且つ電位
が上記の電流路の電流の大きさを制御するために印加さ
れる制御電極も備えている電気入力デバイスを有してい
て、上記の制御電極は１つのプレートに接続されてい
て、なおかつ、第１と第２の電流路電極は第１電流路電
極電位と第２電流路電極電位は共に制御電極電位に追従
できように電位追従手段に接続されているので、電流は
制御可能な電流路を流れるので、第１と第２の電流路電
極の各々の電位は１つのプレートの電位に関して実質的
に固定されたまま保持される。

【００１２】この設計の増幅器エレメントを使用する
と、入力デバイスの制御電極、第１及び第２電流路の電
極の電位は、回路が作動中の時に、相互に且つ１つのプ
レートに関して全て実質的に固定されるので、それらの
電極間に存在する寄生静電容量は回路の動作にそれほど
影響しない。これは、電荷が増幅器エレメントに流入ま
たは流出することを防止するので、結果的に記憶コンデ
ンサーの上記の１つのプレートに接続されている増幅器
エレメントの動作による記憶コンデンサーの充電／放電
を防止することになる。このようにして、この充電／放
電の結果として記憶されていた電圧に生じる誤差は解消
される。

【００１３】電位追従手段は、第１電流路電極電位を制
御電極電位に追従させるために前記の第１電流路電極に
接続されている電流ソースと、第２電流路電極電位を第
１電流路電極電位に追従させるために前記の第１と第２
の電流路電極の間に機能的に接続されているアクティブ
フォロア手段を有していることが望ましい。この構成に
於いて、第１電流路電極は１つのプレート電位に自動的
に追従させられるので、アクティブフォロア手段は、第
１と第２の電流路電極の間で機能的に、すなわち入力デ
バイスの出力側で排他的に接続されて、第２電流路電極
の要求される追従を達成することができる。

【００１４】前記の電気入力デバイスは、好ましくはＦ
ＥＴ入力トランジスターであり、前記の制御電極がＦＥ
Ｔ入力トランジスターのゲート電極になり、第１電流路
電極がＦＥＴ入力トランジスターのソース電極になり、
前記の第２電流路電極がＦＥＴ入力トランジスターのド
レイン電極になり、前記の制御可能な電流路がＦＥＴ入
力トランジスターのドレイン─ソースチャンネルに依っ
て与えられる。

【００１５】このＦＥＴ入力トランジスターは、入力ス
イッチエレメントがオープンされた後の記憶コンデンサ
ーの放電を防止するような高入力インピーダンスを有す
る増幅器エレメントを有し、これによりＦＥＴ入力トラ
ンジスターの不可避的に存在するゲート─ソース間、ゲ
ート─ドレイン間、及びソース─ドレイン間の寄生静電
容量が回路動作に影響しなくなる。

【００１６】入力デバイスがＦＥＴの時に、前記のアク
ティブフォロア手段は、そのドレイン─ソースチャンネ
ルがＦＥＴ入力トランジスターのドレイン─ソースチャ
ンネルに直列に接続されているカスケード接続ＦＥＴト
ランジスターを有するようにすることもでき、これによ
りカスケード接続トランジスターのソース電極電位はそ
のゲート電極電位に追従できる。なおかつ、前記のアク
ティブフォロア手段は、ＦＥＴ入力トランジスターのソ
ース電極とカスケード接続トランジスターのゲート電極
の間に機能的に接続されているバイアス発生器を、その
間に実質的に一定の電位差を維持するために有すること
もできる。

【００１７】このカスケード接続構成は単純であるが効
果的なので、カスケード接続ＦＥＴトランジスターとＦ
ＥＴ入力トランジスターの直列接続は、カスケード接続
トランジスターのソース電極電位がそのゲート電極に自
動的に追従することを保証する。増幅器エレメントは好
都合に第１と第２の実質的に同じ回路部から構成されて
いて、第１の部分は前記の入力デバイスと前記のアクテ
ィブフォロア手段を有していて且つ第２の部分は前記の
電流ソースを有している。

【００１８】この回路の対称性は、高い安定性と予測性
を増幅器エレメントの動作時に、特に増幅器エレメント
の入力と出力電位間の関係に関して提供できて、なおか
つ、製造に好都合である。前記の入力スイッチエレメン
トは、電気入力スイッチエレメントであることが好まし
く、そのスイッチング電極の電位に基づいて動作し、回
路は、入力スイッチエレメントがそのオン状態にある時
にスイッチング電極電位を入力ターミナルに追従させる
ために接続されているスイッチ駆動手段を更に有してい
るのでスイッチング電極電位を入力ターミナル電位に関
して実質的に固定された状態に保持し、なおかつ、スイ
ッチング電極電位を入力ターミナル電位に相応して変動
させるように動作するので、入力スイッチエレメントは
そのオン状態からそのオフ状態に変更される。

【００１９】この回路に於いて、制御電極電位は入力タ
ーミナル電位に関して固定されるので、オフ状態にスイ
ッチングする瞬間に電気スイッチエレメントに流入され
る電荷量は入力信号のレベルと実質的に無関係になる。
従って、この電荷流入に起因する記憶された電圧に於け
る誤差は、異なる入力信号電圧に対して、実質的に一
定、または少なくとも直線的になるので、適切な対策が
この誤差を補償するために施されることになる。

【００２０】前記のスイッチング電極電位は前記の出力
信号から導かれるのが好ましく、この電位は入力信号を
ローディングまたは影響を与えずに達成されることがで
きる。前記のスイッチ駆動手段は、好ましくは、前記の
出力ターミナルに動作的に接続されていて、なおかつ、
そこで受信されるスイッチング信号に基づいて、前記の
スイッチング電極に、オン電位を、前記の入力スイッチ
エレメントをそのオン状態に保持するために、または、
オフ電位を、前記の入力スイッチエレメントをそのオフ
状態に保持するために加えるように動作し、なおかつ、
前記のオンとオフの電位は前記の出力ターミナル電位に
関して各々実質的に固定されているが相互に予め設定さ
れた値に依って異なっている。

【００２１】この構成に於いて、オンとオフの電位は共
に入力信号電位に関して固定されているので、入力スイ
ッチエレメントに依る電荷流入は入力信号電位と関係せ
ずに、実質的に一定になる。電圧記憶回路も、各々第１
と第２のバイアスラインが出力ターミナルの電位に対し
て各々固定されている電位とするために前記の出力ター
ミナルに機能的に接続され、第２バイアスラインの電位
は前記のオンとオフの電位の１つと等しくて且つ前記の
第１と第２のバイアスライン間の電位差は前記の予め設
定された値より大きいか等しくなることができる。この
場合、前記のスイッチ駆動手段は、その１つのプレート
が前記のスイッチング電極電位を与えるために前記のス
イッチング電極に接続されているブートストラップコン
デンサーを有して、なおかつ、ブートストラップコンデ
ンサーの両方のプレートと前記のバイアスラインに接続
されていて且つ、スイッチング電極電位がそのオンとオ
フ電位の前記の１つからこれらの電位の他のものに変更
される時に、ブートストラップコンデンサーの前記の１
つのプレートを前記の第２バイアスラインに接続しその
他のプレートを前記の第１バイアスラインに接続するよ
うに作動する充電構成から、前記の１つのプレートを第
２バイアスラインから分離し前記の他のプレートを前記
の第２バイアスラインに接続するように作動する浮遊構
成に切り替わることができる接続手段も有しているの
で、前記の１つのプレートの電位を第２バイアスライン
の電位からそれと異なる電位に前記の予め設定された値
だけ変更させることができる。

【００２２】この構成に於いてオンとオフの電位の１つ
は、必要に応じて、回路の電源ラインの外側に位置する
ことができる。いずれにしろ、電圧記憶回路は、前記の
出力ターミナルに機能的に接続されている各々第１、第
２、第３のバイアスラインを、出力ターミナル電位に関
して各々固定されている電位にするために有することが
できて、第３のバイアスライン電位は前記のオンとオフ
電位の１つと等しくなり且つ前記の第１と第２ののバイ
アス・ライン間の電位差は前記の予め設定された値より
大きいか等しくなる。この場合、前記のスイッチ駆動手
段は、その１つのプレートが前記のスイッチング電極電
位を与えるために前記のスイッチング電極に接続されて
いるブートストラップコンデンサーを具備していて、な
おかつ、ブートストラップコンデンサーの両方のプレー
トと前記のバイアスラインに接続されていて且つ、スイ
ッチング電極電位がそのオンとオフ電位の前記の１つか
らこれらの電位の他のものに変更される時に、ブートス
トラップコンデンサーの前記の１つのプレートを前記の
第３バイアスラインに接続するが他のプレートを前記の
第１バイアスラインに接続するように作動する充電構成
から、前記の１つのプレートを第３バイアスラインから
分離するが前記の他のプレートを前記の第２バイアスラ
インに接続するように作動する浮遊構成に切り替わるこ
とができる接続手段も具備しているので、前記の１つの
プレートの電位を第３バイアスライン電位からそれと異
なる電位に前記の予め設定された値だけ変更させること
ができる。

【００２３】この例の場合、制御電極電位に於ける、ス
イッチエレメントがそのオンとオフ状態の１つにある時
の前記の出力ターミナル電位から、スイッチエレメント
がそのオンとオフ状態の別の状態にある時の前記の予め
設定された値だけ出力ターミナル電位から異なる電位へ
の要求される変更は、その電位がオンとオフ電位を直接
与えるために適してないか又はその電位が出力ターミナ
ル電位から予め設定された値より少なく異なっている状
態或いはその両方の状態の内部バイアスラインを用いて
達成されることができる。

【００２４】前記の電気入力スイッチエレメントはＭＯ
ＳＦＥＴトランジスターであることが好ましく、そのケ
ースで前記のオンとオフ電位の１つは前記の出力ターミ
ナル電位と実質的に同じになる。例えば、ＭＯＳＦＥＴ
トランジスターはｎ−チャンネルエンハンスメント型Ｍ
ＯＳＦＥＴの場合、オフ電位は出力ターミナル電位と実
質的に同じなることができる。このＭＯＳＦＥＴトラン
ジスターを電気スイッチエレメントとして使用すると、
適切なオンとオフ電位の生成は好ましいことに単純にな
り、特にオンとオフ電位が前記の１つのケースに於いて
は、出力ターミナル電位を制御電極に直接印加すること
に依って得られることができる。

【００２５】電圧記憶回路は、単一の基板上に形成され
ていて、増幅器エレメントの前記の入力スイッチエレメ
ントと前記の入力デバイスは前記の基板を覆う材料の導
電性と逆の導電性の１つまたは複数のウェルの内部に置
かれていて、そのウェル或いは各ウェル電位を前記の１
つのプレートの電位に追従させる手段があることが好ま
しい。ウェルの電位をこのように制御することに依っ
て、回路の寄生静電容量（スイッチエレメントの静電容
量と任意の内部接続部の静電容量を含めて）がブートス
トラップされることができる。ウェルは、例えば、回路
の前記の出力ターミナルに電気的に接続されることがで
きる。これは、ウェルの電位が出力ターミナル電位に追
従することを可能にする。

【００２６】前記の記憶コンデンサーも該ウェルに置か
れているので、それに付随される寄生静電容量をブート
ストラップすることができる。１つまたは複数の導電性
シールドがそれ或いは各々のウェルの部分を延長してい
て、なおかつ、そのシールド電位或いは各シールド電位
を前記の１つのプレートの電位に追従させる手段がある
ことが好ましい。これは、残留する寄生静電容量の影響
を除去するうえで役に立つ。このケースに於いて、前記
の導電性シールドも回路の前記の出力ターミナルに一般
的に電気的に接続されているので、シールドの電位は出
力ターミナルの電位に追従することができる。

【００２７】電圧記憶回路の増幅器エレメントが前述の
２つの実質的に同じ回路部を有している時に、増幅器エ
レメントの前述の第１の部分は前記の１つまたは複数の
ウェルの内部に置かれていることが好ましく、なおか
つ、増幅器エレメントの前記の第２の部分は１つまたは
複数の更なるウェルの内部に形成されていて、導電性の
各々が基質の周囲と反対側に位置していて、そのウェル
或いは各更なるウェルの電位は回路の電源ラインの電位
に関して実質的に固定される。

【００２８】電圧記憶回路は、前記の入力ターミナルと
前記の入力スイッチエレメントの入力側の間に配置され
ていて、入力スイッチエレメントの入力側電位を、エレ
メントがオフ状態に変更された後に、記憶コンデンサー
の前記の１つのプレートの電位に関して実質的に固定さ
れた状態に保持する、入力電位保持手段を更に搭載して
いることが好ましい。

【００２９】これにより、エレメントがオフに切り替え
られた後に、入力信号電位が制御電極電位に相応して十
分に変わる時に、入力スイッチエレメントが偶発的にオ
ンに切り替えられることを防止することができる。前記
の入力電位保持手段は、前記の入力スイッチエレメント
と直列に接続されていて、なおかつ、前記の入力スイッ
チ・エレメントがオフ状態に変更された後に、そのエレ
メントの入力側を前記の入力ターミナルから分離するよ
うに作動できるスイッチエレメントを更に有することも
できる。このように、更なるスイッチエレメントのオー
プン後の入力信号電位の変動は入力スイッチエレメント
の入力側電位に影響しない。

【００３０】前記の入力電位保持手段は、前記の入力ス
イッチエレメントの入力側と前記の記憶コンデンサーの
他のプレートの間に接続されている補助コンデンサー、
又は前記の増幅器エレメントと前記の入力スイッチエレ
メントの入力側の間に接続されていて、記憶コンデンサ
ーの前記の１つのプレートの電位から誘導される電位を
そこに印加するように動作でき、そのエレメントの入力
側が分離されているフィードバックスイッチエレメント
のいずれか又は両方を更に有することができる。

【００３１】前記の増幅器エレメントの利得は好都合な
ことに実質的に単位値になる。このケースでは、制御電
極電位とウェル電位は出力ターミナル電位に好都合なこ
とに「ブートストラップされる」ことができる、何故な
らば、増幅器エレメントが実質的に単一の利得をもつ時
に、バッファされる出力ターミナル電位は１つのプレー
トの電位／入力信号の電位と実質的に等しくなるからで
ある。従って、要求される制御電極電位は入力信号に影
響せずにバッファされる出力信号から誘導されることが
できる。

【００３２】前述の該電圧記憶回路（その増幅器エレメ
ントが単位利得をもつ）は、電圧加算回路に有用な状態
で搭載することができる。この電圧加算回路は、回路が
動作中の時に第１と第２と第３の電位が印加される第１
と第２と第３の入力ノードと、電圧記憶回路の出力ター
ミナルに接続される出力ノードと、前記の入力ノードと
前記の電圧記憶回路に接続されているスイッチング手段
を有する。このスイッチング手段は、電圧記憶回路の入
力スイッチエレメントがオフ状態に変更された後に、入
力構成から出力構成に切り替わることができて、前記の
入力構成は、前記の第１と第２の入力ノードを電圧記憶
回路の各々前記の入力と共通ターミナルに接続するよう
に作動するので、電圧記憶回路の記憶コンデンサーの前
記の第１と第２の電位の間の電位差の記憶を可能にし、
なおかつ、前記の出力構成は、電圧記憶回路の共通ター
ミナルを前記の第３の入力ノードに接続するように作動
するので、前記の出力ノードに於いて第３の電位および
第１と第２の電位の間で記憶されている差の合計と実質
的に等しい出力電位を生成することを可能にする。

【００３３】このような電圧加算回路は非常に高精度の
電圧加算を行うことができるので、正確性は電圧記憶回
路の寄生静電容量の影響が除去されることができる影響
性だけに依って基本的に規定される。各電圧記憶回路に
於いて、回路の種々の寄生静電容量（スイッチエレメン
トの静電容量、増幅器エレメント入力の静電容量、任意
の内部接続部の静電容量）は前述の技術を用いてブート
ストラップされ、実質的には寄生静電容量の影響の除去
に対する唯一の制約は増幅器エレメントの利得誤差から
生じる。この利得誤差は、適切な設計の増幅器エレメン
トを採用することに依って非常に低いレベルに減少させ
ることができる。

【００３４】第１と第２の電圧記憶回路についてはそれ
ぞれ説明したが、それぞれ単位利得増幅器エレメントを
持ち、電圧加算回路に有用な状態で搭載されることがで
きる。電圧加算回路は、回路が作動中の時に、第１のペ
アの入力電圧は第１と第２の入力ノードに印加され、第
２のペアの入力電圧は第３と第４の入力ノードに印加さ
れ、第３のペアの入力電圧は第５と第６の入力ノードに
印加される第１、第２、第３、第４、第５、第６の入力
ノードと、前記の第１と第２の電圧記憶回路の各出力タ
ーミナルに接続されている第１と第２の出力ノードと、
前記の入力ノードと前記の電圧記憶回路に接続されてい
るスイッチング手段を有する。このスイッチング手段
は、第１と第２の電圧記憶回路の各入力スイッチ・エレ
メントがオフ状態に変更された後に、入力構成から出力
構成に切り替わることができて、前記の入力構成は、前
記の第１と第２の入力ノードを前記の第１電圧記憶回路
の各々前記の入力と共通ターミナルに接続し、なおか
つ、前記の第３と第４の入力ノードを前記の第２電圧記
憶回路のそれぞれの前記の入力と共通ターミナルにも接
続するように作動するので、第１電圧記憶回路の前記の
記憶コンデンサーに於いて、前記の第１のペアの２つの
入力電圧間の第１の電位差の記憶を可能にし、なおか
つ、第２電圧記憶回路の前記の記憶コンデンサーに於い
て、前記の第２のペアの２つの入力電圧間の第２の電位
差の記憶を可能にし、なおかつ、前記の出力構成は第１
と第２の電圧記憶回路の各々共通ターミナルを第５と第
６の入力ノードに各々接続するように作動するので、前
記の第１と第２の出力ノードの間で、その間の電位差が
前記の第３のペアの２つの入力電圧間の電位差と記憶さ
れている第１と第２の電位差の合計と実質的に等しいペ
アの出力電圧を生成することを可能にする。

【００３５】２つの電圧記憶回路の逆並列接続に依っ
て、その各々スイッチエレメントに依って流入される電
荷の個々の（固定されている）量は、それらがオフ状態
に切り替えられる瞬間に於いて、各々の回路として同じ
になるので、回路の入力と出力の違いを相互に効果的に
解消することに注目すべきである。第１と第２の電圧記
憶回路については既に説明したが、それぞれは単位利得
増幅器エレメントを持ち、別の好まれる実施事例に於い
ては、倍電圧回路に搭載されることができる。この倍電
圧回路は、２倍にされた入力電圧が回路の作動中に印加
される第１と第２の入力ノードと、第１と第２の電圧記
憶回路の各々出力ターミナルに各々接続されている第１
と第２の出力ノードと、前記の入力ノードと前記の電圧
記憶回路に接続されているスイッチング手段とを有す
る。このスイッチング手段は、第１と第２の電圧記憶回
路の各入力スイッチエレメントがオフ状態に変更された
後に、入力構成から出力構成に切り替わることができ
て、前記の入力構成は、前記の第１入力ノードを前記の
第１電圧記憶回路の前記の入力ターミナルと前記の第２
電圧記憶回路の前記の共通ターミナルの両方に接続し、
なおかつ、前記の第２入力ノードを前記の第２電圧記憶
回路の前記の入力ターミナルと前記の第１電圧記憶回路
の前記の共通ターミナルの両方に接続するように作動す
るので、前記の電圧記憶回路の各々記憶コンデンサーの
各々が前記の入力電圧に充電されることを可能にし、な
おかつ、前記の出力構成が第１と第２の電圧記憶回路の
各々共通ターミナルを互いに接続するように作動して前
記の記憶コンデンサーが前記の第１と第２の出力ノード
の間で互いに直列に接続されるので、これらの出力ノー
ドの間で、前記の入力電圧の実質的に２倍になる出力電
圧を生成することを可能にする。

【００３６】また、２つの電圧記憶回路の逆並列接続は
入力スイッチエレメントに依って流入される電荷を除去
するので、２倍にされる電圧は非常に高精度になる。回
路は、更に改善された速度／パワー／ノイズのつりあい
を備えていて、同じ従来の提案より、おそらく１０倍も
優れていると思われる。この倍電圧回路は、倍電圧動作
をそれらの変換動作に於いて実施するアナログ・デジタ
ル・コンバーター（Ａ／Ｄ変換器）に搭載した場合に、
特に有用である。このコンバーターは、電圧変換ステー
ジに組み込まれる。この電圧変換ステージは、前述の倍
電圧回路と、前記の入力電圧と等しい或いはそこから誘
導される作動電圧を受信するために接続されていて且つ
比較電位を受信するためにも接続されていて且つ比較を
その作動電圧と前記の比較電位の間で実施し且つ比較の
結果を示すデジタル・データを与えるように作動できる
倍電圧回路と、前記の第１と第２の電圧記憶回路の各々
共通ターミナルの間に接続されていて且つ、前記のスイ
ッチング手段が前記の入力構成から前記の出力構成に切
り替えられた後に、これらのターミナルの間で、前記の
デジタルデータに依って、複数の予め設定された可能性
のある値から選ばれた値をもつオフセット電圧を印加し
て、前記の出力ノードの間で前記の入力電圧の２倍から
選ばれたオフセット電圧だけ異なるアナログ変換電圧を
生成するように作動する電圧調整手段を有する。

【００３７】この電圧変換ステージに、前述の高精度倍
電圧回路を使用すると、アナログ変換電圧は、２つの記
憶コンデンサーを内部接続するために、複雑なスイッチ
ング構成を使用せずに、入力電圧から好ましい高精度で
誘導されることができる。このアナログ変換電圧は、例
えば“３ステート・ロジック”タイプのアナログ・デジ
タル・コンバーターに要求されるように、入力電圧の大
きさに基づいて選ばれた数多くの予め選択されたオフセ
ット電圧の１つに依って、入力電圧の２倍からオフセッ
トされることができる。前記の電圧調整手段は、前記の
第１と第２の電圧記憶回路の各々共通ターミナルの間に
接続されていて且つこれらのターミナルの間で前記のオ
フセット電圧を印加するように作動できる。このよう
に、電圧調整手段は、選ばれたオフセット電圧と等しい
電位差をコンデンサーの各々前記の他のプレートの間に
存在させるために２つの記憶コンデンサーと直列に接続
されていて、なおかつ、各々記憶コンデンサーはその各
々プレートの間で入力電圧と等しい電位差をもつので、
入力電圧の２倍からアナログ変換電圧の要求されるオフ
セットは、複雑で低精度の電圧加算器を使用せずに、単
純に且つ高精度で達成される。

【００３８】好ましくは、前記のコンパレーター手段は
前記の比較を実施するが、電圧記憶回路のスイッチング
手段は前記の入力構成で高速オペレーションを提供す
る。或る好ましい事例に於いて、前記のコンパレーター
手段は前記の第１と第２の入力ノードに接続されている
ので、前記の入力電圧は、前記の作動電圧になり、なお
かつ、前記の入力電圧がマイナスの前記の比較電位より
低いか等しい時に該デジタル・データを提供し、なおか
つ、比較電位が前記の入力電位より小さいか等しい時に
第２のこのようなデジタルデータを提供し、なおかつ、
第３の該デジタル・データを全ての他のケースに於いて
提供し、なおかつ、そこでは、前記の第２のデジタルデ
ータに依って選ばれたオフセット電圧が−Ｖ_refにな
り、＋Ｖ _refが前記の第１のデジタルデータに依って選
ばれるオフセット電圧になり、なおかつ、前記の第３の
デジタルデータに依って選ばれるオフセット電圧はゼロ
になり、前記の比較電位はＶ_ref／４に実質的に等しく
なる。

【００３９】コンパレーター手段のオフセット電圧から
生じると思われるミスコードエラーに対するこの変換ス
テージで行われる変換演算の省略に依って、そのステー
ジに依って実行される電圧変換動作の精度における改善
は、全体的な変換精度の改善の形で得られる。１つの特
に優れたアナログ・デジタル・コンバーターは、各々が
前述の電圧変換ステージであり、デジタル化されるアナ
ログ電圧が一連の第１ステージの第１と第２の入力ノー
ドの間に印加され、なおかつ、それぞれ次のステージの
前述の第１と第２の入力ノードが直前のステージのそれ
ぞれの第１と第２の出力ノードに接続されているＮ個の
ステージの列と、前記のステージの各々のスイッチング
手段を次に前記の入力構成から前記の出力構成に切り替
えさせるように作動できて、このスイッチングは、ステ
ージの各々に於いて、第１ステージを除いて、直前のス
テージのスイッチング手段が出力構成にあるのでこのス
イッチングの前に切り替えられるステージがその入力電
圧としてその直前のステージに依って生成されるアナロ
グ変換電圧を受信し且つそのアナログ変換電圧をそれに
基づいてこのスイッチング後に生成する時に、行われる
ように制御する制御手段と、前記のＮ個のステージの列
に依って与えられる前記のデジタルデータを受信するた
めに接続されていて且つそこからデジタル出力ワードを
誘導するように作動して、印加されたアナログ電圧の各
々Ｎ＋１ビットを比較するデータ処理手段とを有してい
る。

【００４０】このアナログ・デジタル・コンバーター
は、非常に瞬時に作動して、クロック周期の１つの完全
なＮ＋１ビット・デジタル出力ワードを生成できる。好
ましくは、このアナログ・デジタル・コンバーターは交
互に第１と第２のクロック位相で作動し、なおかつ、前
記の制御手段は、前記の第１クロック位相に於いて入力
構成で列の奇数ステージの各々スイッチング手段を保持
し、前記の出力構成で偶数ステージの各々スイッチング
手段を保持するように作動するが、前記の第２クロック
位相に於いて前記の入力構成で偶数ステージの各々スイ
ッチング手段を保持し、出力構成で奇数ステージの各々
スイッチング手段を保持するように作動する。

【００４１】この構成は、コンバーターが、ステージの
制御を希望通りに単純に保ちながら、前述の高速で作動
することを可能にする。列の隣接するステージの少なく
とも１つのペアに対して、ペアの第２ステージの前記の
第１と第２の電圧記憶回路の各記憶コンデンサーが、ペ
アの第１ステージの同等の記憶コンデンサーより静電容
量が小さくなり、１つ或いはこの各ペアの２つのステー
ジの記憶コンデンサーの比率が約２：１になることが好
ましい。これは、コンバーターの消費電力を低減する。

【００４２】列の隣接するステージの少なくとも１つの
ペアに対して、ペアの第２ステージの前記の第１と第２
の電圧記憶回路の各々増幅器エレメント入力デバイス
は、ペアの第１ステージの同等の入力デバイスより幅が
狭くなることが好ましく、１つ或いは各ペアの２つのス
テージの入力デバイスの幅の比率が約２：１になれば、
更に消費電力を低減することになる。

【００４３】更に、列の隣接するステージの少なくとも
１つのペアに対して、ペアの第２ステージの前記の第１
と第２の電圧記憶回路の増幅器エレメント入力デバイス
の制御可能な電流路の各々電流はペアの第１ステージの
同等の電流より小さくなり、１つ或いは各ペアの２つの
ステージの電流比は約２：１になることが好ましく、更
に消費電力の低減を支援することができる。

【００４４】更に、コンバーターの第２からｎ番目のス
テージの各々に於いて、ここで２≦ｎ≦Ｎの場合に、ス
テージの前記の第１と第２の電圧記憶回路の各記憶コン
デンサーは、それぞれ直前のステージの同等の記憶コン
デンサーの静電容量に対して、これらの第２からｎ番目
のステージにかけて一定の第１スケーリングファクター
に依って減少される静電容量をもつことが好ましい。静
電容量を一定のスケーリングファクターに依ってこのよ
うにスケーリングすると、コンバーターの消費電力を低
減すること且つコンバーターの製造に要求されるチップ
面積を減少することができる。

【００４５】前記の第１スケーリングファクターは２で
あることが好ましい。このスケーリングファクターの値
は、低減される消費電力にとって最適なものになる。更
に、コンバーターの第２からｎ番目のステージの各々に
於いて、すなわちここでは２≦ｎ≦Ｎの場合であるが、
ステージの各々の電圧記憶回路の増幅器エレメント入力
デバイスは、直前のステージの同等の増幅器エレメント
入力デバイスのチャンネル幅に対して、これらの第２か
らｎ番目のステージにかけて一定の第２スケーリングフ
ァクターに依って、減少されるチャンネル幅になること
である。

【００４６】このように数多くの次のステージに対して
一定のファクターでスケーリングすると、コンバーター
の消費電力とそれに依って占められるチップ面積の減少
にも貢献することができる。前記の第２スケーリングフ
ァクターも２であることが好ましく、これにより最適な
消費電力の減少を導くことになる。

【００４７】更に、コンバーターの第２からｎ番目のス
テージの各々に於いて、すなわちここでは２≦ｎ≦Ｎの
場合であるが、ステージの増幅器エレメント入力デバイ
スの前記の制御可能な電流路の各々の電流は、直前のス
テージの同等の制御可能な電流路の電流に対して、これ
らの第２からｎ番目のステージにかけて一定の第３スケ
ーリングファクターに依って減少されるように制御され
ることが好ましい。

【００４８】このスケーリングはコンバーターの消費電
力の低減に更に貢献することができる。前記の第３スケ
ーリングファクターも２であることが好ましい。この値
は消費電力の低減に最適なものになる。別の好ましい実
施態様に於いて、列の隣接するステージの少なくとも１
つのペアに対して、このペアの第２ステージにおけるオ
フセット電圧の前記の予め設定された可能性のある値の
少なくとも１つは、このペアの第１ステージにおけるオ
フセット電圧の対応する予め設定された可能性のある値
と比較されて部分的に調整される。

【００４９】この部分的な調整は、各ステージに用いら
れる増幅器エレメントの利得誤差の補正に使用されるこ
とができるので、これらの増幅器エレメントの不完全性
にもかかわらず全体的なコンバーターの高精度の動作を
維持することができる。代わりに、または更に、前記の
データ処理手段は、これらの次のステージの電圧変換エ
ラーの補正を推進するために、列の次のステージの各々
のコンパレーター手段に依って与えられるデジタル・デ
ータを部分的に調整するように作動できる。

【００５０】別の優れたアナログ・デジタル・コンバー
ターは、各々が前述の電圧変換ステージである第１と第
２のステージと、制御手段と、データ処理手段とを有し
ている。これらの第１と第２のステージは、第１ステー
ジの第１と第２の出力ノードが第２ステージの第１と第
２の入力ノードにそれぞれ接続されていて且つ前記の第
２ステージの第１と第２の出力ノードが第１のステージ
の第１と第２の入力ノードにそれぞれ接続されるように
互いに接続されていて、なおかつ、デジタル化されたア
ナログ電圧が、コンバーターの反復変換動作の開始時
に、前記の第１ステージの前記の第１と第２の入力ノー
ドの間に印加される。前記の制御手段は、第１と第２の
ステージのスイッチング手段を、第１ステージから開始
して、前記の入力構成から前記の出力構成に、交互に切
り替えさせられるように作動し、この切替えは他のステ
ージのスイッチング手段が出力構成にあるのでこのスイ
ッチング前に或るステージはその入力電圧として他のス
テージに依って生成されたアナログ変換電圧を受信し且
つそのアナログ変換電圧をそれに基づいてこのスイッチ
ング後に生成する時に或るステージで行われるように制
御する。データ処理手段は、前記の反復変換動作中に第
１と第２のステージに依って交互に与えられる前記のデ
ジタル・データを受信するために接続されていて且つ印
加されるアナログ電圧の各々デジタル出力ワードをそこ
から誘導するように作動する。

【００５１】このアナログ・デジタル・コンバーターで
は、２つのステージだけ変換動作を実施するために要求
されるので、好ましいコンパクトで単純な設計になる。
本発明の第２の態様である電圧変換回路は、第１及び第
２のクロック位相で交互に動作するものであり、コンバ
ーターの動作中にデジタル化されるアナログ入力電圧が
印加される第１及び第２入力ノードと、それぞれ第１及
び第２記憶コンデンサーと入力及び出力ターミナルを有
する単一の利得の増幅器エレメントとを含む第１及び第
２の電圧記憶回路と、入力サンプリング手段と、第１及
び第２の電圧記憶回路の増幅器エレメント出力ターミナ
ルにそれぞれ接続された第１及び第２出力ノードと、コ
ンパレーター手段と、電圧調整手段と、スイッチング手
段と、データしょり手段とを備えている。第１及び第２
の電圧記憶回路の増幅器エレメントは、デバイスの各第
１及び第２電流路電極の間に設けられた制御可能な電流
路とこの電流路における電流の大きさを制御するための
電位が印加される制御電極とを有している電気的入力デ
バイスを備えており、この制御電極は増幅器エレメント
の入力ターミナルに接続されており、第１及び第２電流
路電極は電位追従手段に接続されて第１及び第２電流路
電極の両方の電位が制御電極電位に追従するようになっ
ている。この制御可能な電流路を電流が流れる間、第１
及び第２電流路電極の各電位は入力ターミナルの電位に
対して実質的に一定になるように維持される。入力サン
プリング手段は、クロックの第１の位相の間、第１電圧
記憶回路の入力ターミナルを第１入力ノードに接続し、
第２電圧記憶回路の入力ターミナルを第２入力ノードに
接続するように動作する。コンパレーター手段は、第１
及び第２出力ノード更に比較電位を受けるように接続さ
れ、各クロック位相において、第１と第２出力ノード間
の電位差と比較電位との比較を行い、比較結果を示すデ
ジタルデータを与える。電圧調整手段は、１組の接続タ
ーミナルを有しており、各クロック位相において、直前
のクロック位相でコンパレーター手段によって与えられ
たデジタルデータに従って、複数のあらかじめ定められ
た値から選択した値を有するオフセット電圧を、これら
のターミナル間に印加するように動作する。スイッチン
グ手段は、クロックの第１位相において、２個の第１記
憶コンデンサーと接続ターミナルを増幅器エレメントの
各入力ターミナル間に直列に接続し、第２記憶コンデン
サーを第１及び第２出力ノード間に互いに平行になるよ
うに接続するように動作し、クロックの第２位相におい
ては、２個の第２記憶コンデンサーと接続ターミナルを
増幅器エレメントの各入力ターミナル間に直列に接続
し、第１記憶コンデンサーを第１及び第２出力ノード間
に互いに平行になるように接続するように動作する。デ
ータ処理手段は、クロックの複数の位相に渡って、コン
パレーター手段によって与えられたデジタルデータを受
けるように接続されており、それから印加されたアナロ
グ入力電圧を表すデジタル出力ワードを導出するように
動作する。

【００５２】このようなアナログ・デジタル・コンバー
ターで変換動作を実行するには、１個のステージだけが
あればよく、その結果特に小型化できる設計が可能にな
る。本発明の第３の態様のアナログ・デジタル・コンバ
ーターは、１個のステージの出力は次のステージの入力
になるように直列に接続された複数の相互に類似した電
圧変換ステージを有しており、各ステージは、ステージ
の入力電圧を記憶するためにステージの入力に選択的に
接続される記憶コンデンサーと、記憶された入力電圧に
依存するステージの出力電圧を提供するために記憶コン
デンサーとステージの出力間に選択的に接続される増幅
器エレメントとを有している。列の最初のステージを除
く少なくとも１ステージにおいては、記憶コンデンサー
静電容量は直前のステージの記憶コンデンサー静電容量
より小さいか、又は増幅器エレメントの入力トランジス
ターの幅は直前のステージの増幅器エレメントの入力ト
ランジスターの幅より小さく、又は両方共に小さい。

【００５３】このような「スケール化された」電圧変換
ステージの列を有するアナログ・デジタル・コンバータ
ーは、全体として改善された雑音と消費電力の関係を適
当にするトレードオフが行える。記憶コンデンサー静電
容量又は入力トランジスタの幅又はその両方を１つのス
テージから次のステージへスケール化するファクター
（スケーリングファクター）は、２に近似していること
が望ましい。スケール化は、例えば、最初の６ステージ
について順次スケール化し、残りのステージについては
一定の大きさにするという具合に、最初の数ステージの
みで止めてもよい。

【００５４】

【実施例】図１の電圧記憶回路は、好ましくはＭＯＳＦ
ＥＴトランジスターである電気スイッチエレメント１
（以下、ＭＯＳＦＥＴトランジスターとする。）、記憶
コンデンサー２、単位利得バッファ３、および出力ター
ミナル回路とＭＯＳＦＥＴトランジスター１のゲート電
極（制御電極）の間に接続されているブートストラップ
されるスイッチ駆動手段４，５を有している。

【００５５】図２は、図１の回路の増幅器エレメント３
の構造の第１の例を示している。エレメント３は、２つ
の基本部、すなわちカスケードソースフォロア３１と電
流ソース３２を搭載している。カスケードソースフォロ
ア３１は、そのゲート電極が記憶コンデンサー２の１つ
のプレート（図１の上部プレート）に接続されているｎ
−チャンネルＭＯＳＦＥＴ入力トランジスター３３を搭
載している。入力トランジスター３３のドレイン─ソー
スチャンネルは、これからカスケードトランジスター３
４として引用される、更なるｎ−チャンネルＭＯＳＦＥ
Ｔトランジスターのドレイン─ソースチャンネルと直列
に接続されている。カスケードトランジスター３４のド
レイン電極は回路のプラスの電源ラインＶ_ddに接続され
ているが、入力トランジスター３３のソース電極は回路
の出力ターミナルＯＵＴに接続されている。

【００５６】カスケードソースフォロア３１にも、バイ
アス発生器３５が入力トランジスター３３のソース電極
とカスケードトランジスター３４のゲート電極の間に接
続されている。このバイアス発生器は、実質的に一定の
電位差をカスケードトランジスターのゲート電極と入力
トランジスター３３のソース電極の間で、ソース電極電
位の変動と関係なしに保持するように作動する。

【００５７】電流ソース３２は、カスケードソースフォ
ロア３１と実質的に同様に構成されていて、回路の出力
ターミナルＯＵＴと回路のマイナス電源ラインＶ_ssの間
に直列に接続されている、２つのｎ−チャンネルＭＯＳ
ＦＥＴトランジスター３６と３７（カスケードソースフ
ォロア３１のトランジスター３３と３４に各々対応して
いる）と、実質的に一定の電位差をトランジスター３７
のゲート電極とトランジスター３６のソース電極の間で
保持するように作動する付随されるバイアス発生器３８
（カスケードソースフォロア３１のバイアス発生器３５
に対応している）を有している。このケースで、トラン
ジスター３６のソース電極はマイナス電源ラインＶ_ssに
直接接続されているので、トランジスター３７のゲート
電極電位はマイナス電源ラインに対して固定されてい
る。電流ソース３２はバイアス入力ＢＩＡＳがトランジ
スター３６のゲート電極に接続されている。バイアス電
位は、これから後で説明されるように、エレメントの動
作を制御するために電流ソース３２のバイアス入力に印
加されることができる。

【００５８】電流ソース３２はカスケードソースフォロ
ア３１に直列に接続されているので、それはプラスとマ
イナスの電源ラインＶ_ddとＶ_ssの間に電流路を完成させ
るように働く。図２の増幅器エレメントの動作に関し
て、電流ソースは、実質的に一定の電流が前述の電流路
すなわちカスケードソースフォロア３１のトランジスタ
ー３３と３４の各々に流れるように作動する。これは入
力トランジスター３３のソース電極電位をそのゲート電
極電位に追従させるので、出力ターミナルの電位Ｖ_Oは
記憶コンデンサー２の上部プレートの電位Vcに追従する
ことになる。そこで、エレメントの電圧利得は実質的に
単位値になる。

【００５９】同様に、カスケードトランジスター３４の
ソース電極電位はそのゲート電極電位に追従させられ、
その電位は順にバイアス発生器３５に依って入力トラン
ジスター３３のソース電極電位に対して実質的に固定さ
れて保持される。そこで、入力トランジスター３３のド
レイン電極電位は、そのソース電極電位に追従し、記憶
コンデンサー２の上部プレートの電位Ｖ_cにも追従する
ことになる。

【００６０】明らかになるように、記憶コンデンサー２
の上部プレートの電位Ｖ_cと関係なしに、入力トランジ
スター３３のソースとドレインの電極電位は互いに且つ
その入力トランジスターのゲート電極電位に対して各々
実質的に固定される。そこで、ゲート─ソース、ゲート
─ドレイン、ドレイン─ソースの寄生静電容量Ｃ_gs、Ｃ
_gd、Ｃ_dsは、記憶コンデンサー２の上部プレートの電位
Vcが変動しても、充電または放電されないので、これら
の寄生静電容量は記憶コンデンサー２に記憶されている
電圧に対して実質的に影響しない。

【００６１】入力トランジスター３はＦＥＴ入力トラン
ジスターなので、ゲート電流は実質的にゼロになり、記
憶コンデンサーに記憶されている電荷は、入力スイッチ
エレメント１がオープンされた後に増幅器エレメント３
の動作に依って実質的に除去されない。図２の増幅器エ
レメントの場合、実際の出力ターミナルの電位は、上部
プレートの電位Ｖ_cと完全に等しくないが、次に示すよ
うに、トランジスター３３がオンである時のゲート─ソ
ース電圧差に従って少し低下される、Ｖ_O＝Ｖ_C−（Ｖ_T＋Ｖ_DSAT）ここで、Ｖ_Tは入力トランジスター３３のしきい（スレ
ショルド）電圧であり、Ｖ_DSATは入力トランジスター３
３の飽和電圧である。

【００６２】図２から明らかになるように、カスケード
ソースフォロア３１と電流ソース３２は互いに実質的に
同様に構成されている。従って、カスケードソースフォ
ロア３１の入力トランジスター３３の対応部は電流ソー
ス３２でトランジスター３６になり、そのトランジスタ
ー３６に前述のバイアス電位が印加される。同じ電流が
トランジスター３３と３６の各々のドレインソースチャ
ンネルに流れ且つこれらのトランジスターは同じ寸法な
ので、トランジスター３３のゲート─ソースの電位は、
電流ソース３２のトランジスター３６のゲート─ソース
電位を調整することに依って制御されることができる。
このトランジスター３６のゲート─ソースの電位はバイ
アス電位とマイナス電源ラインの電位の間の差に等しい
ので、適切な一定のバイアス電位をバイアスターミナル
に加えると、出力ターミナルの電位Voと記憶コンデンサ
ー２の上部プレートの電位Ｖ_Cの間の差は、望ましい小
さい一定のレベルにセットされることができる。

【００６３】図２の増幅器エレメントの場合、トランジ
スター３３、３４、３６、３７はデプレションまたはエ
ンハンスメント型にすることができる。図３は、デプレ
ション・タイプｎ−チャンネルＭＯＳＦＥＴトランジス
ターを使用して高速動作を提供する、増幅器エレメント
３の構造の更なる詳細な例を示している。図３の例の場
合、増幅器エレメントは再びカスケードソースフォロア
３１と電流ソース３２を搭載していて、なおかつ、カス
ケードソースフォロア３１のＦＥＴ入力トランジスター
３３は図４の引例を用いて既に説明されたカスケードソ
ースフォロアの構成に再び接続されていて、トランジス
ター３３のゲート電極は記憶コンデンサー２の上部プレ
ートの電位Ｖ_Cを受信するように接続されていて、トラ
ンジスター３３のソース電極は回路の出力ターミナルＯ
ＵＴに接続されていて、トランジスター３３のドレイン
電極は第１と第２のカスケードトランジスター３４１と
３４２を経由して回路のプラスの電源ラインＶ_ddに接続
されている。

【００６４】この場合、カスケードバイアス発生器３５
は適切なバイアス電位を第１と第２のカスケードトラン
ジスター３４１と３４２の各々ゲート電極に加えるため
に接続されている３つの直列接続トランジスター３５
１、３５２、３５３を搭載しているので、カスケードト
ランジスター３４１と３４２の各々ゲート電極は入力ト
ランジスター３３のソース電極電位に関して実質的に固
定される電位に各々保持される。

【００６５】図３の増幅器エレメントの電流ソース３２
は、そのカスケードソースフォロア３１と同様に構成さ
れていて且つ、入力トランジスター３１のソース電極と
マイナス電源ラインＶ_SSの間に接続されている、３つの
直列接続トランジスター３６、３７１、３７２（カスケ
ードソースフォロア３１のトランジスター３３、３４
１、３４２各々対応する）を搭載している。このケース
で、トランジスター３６のゲート電極電位（図２の増幅
器エレメントのバイアス入力に加えられるバイアス電位
と同じである）はマイナス電源ラインＶ_SSから与えられ
るが、トランジスター３７１と３７２の各々のゲート電
極電位は３つの直列接続トランジスター３８１乃至３８
３を搭載するバイアス発生器３８（カスケードソースフ
ォロア３１のバイアス発生器３５と同様に構成されてい
る）に依って与えられる。バイアス発生器３５と３８
は、更なる電流路をその間に完成させるために、プラス
とマイナスの電源ラインの間で互いに直列に接続されて
いることが分かる。

【００６６】図３の増幅器エレメントの場合、電流ソー
ス３２のトランジスター３６のゲート電極がマイナス電
源ラインＶ_SSに直接接続されているので、トランジスタ
ー３６のゲートとソースの電位は互いに等しい。同じド
レイン−ソース電流があたかも電流ソース３２の対応す
るトランジスター３６に流れるように入力トランジスタ
ー３３を流れ、なおかつ、カスケードソースフォロア３
１と電流ソース３２は実質的に同じ構成になるので、カ
スケードソースフォロア３１のゲートとソースの電位も
電位的に互いに実質的に同じになる。そこで、図３の増
幅器エレメントの電圧利得は図２の増幅器エレメントよ
り単位値（約0.9995）に近くなる。図２の増幅器と同様
に、図３の増幅器エレメントも高速動作を行うことがで
きる。他の点では、しかし、図３のエレメントの動作は
図２の増幅器エレメントと実質的に同じである。

【００６７】ここで図１に戻ると、ブートストラップさ
れるスイッチ駆動手段は、回路の出力ターミナルに接続
される入力を持ち且つその各々の出力でその各々が出力
ターミナル電位と一定のオフセットを持つ電位Ｖ_highと
Ｖ_low（Ｖ_high＞Ｖ_low）を与えるように作動する電位
生成回路４を搭載している。これらの２つの電位は、Ｍ
ＯＳＦＥＴ１のゲート電極に加えて、それをそのオンと
オフ条件に保持するために適切なレベルでなければなら
ない。

【００６８】２つの電位Ｖ_highとＶ_lowは入力としてス
イッチング信号ＣＫも受信する選択（セレクター）エレ
メント５に印加される。セレクター回路５の出力は、Ｍ
ＯＳＦＥＴスイッチエレメント１のゲート電極に、その
電位を制御するために接続されている。セレクターエレ
メント５はゲート電極電位を２つの電位Ｖ_highとＶ_lo _w
の間でスイッチング信号ＣＫに基づいて切り替える。こ
の信号ＣＫは、電圧記憶回路の動作を制御するデジタル
論理回路に依って与えられる論理信号になる。

【００６９】入力スイッチエレメントがオフする時に記
憶コンデンサー２に対するＭＯＳＦＥＴ入力スイッチエ
レメント１に依る偶発的な電荷流入を防止するために、
ＭＯＳＦＥＴのゲート電極に加えられる制御電位は、図
４の引例を用いてこれから説明されるように、少なくと
もＭＯＳＦＥＴがオンの時に、入力ターミナル電位に関
して実質的に固定されなければならない。

【００７０】図４は、入力スイッチエレメント１、この
例の場合ｎ−チャンネルエンハンスメント型ＭＯＳＦＥ
Ｔを詳細に示している。ＭＯＳＦＥＴ１は、スイッチエ
レメントの入力ターミナルＩＮを与えるソース電極と、
スイッチエレメントの出力ターミナルＯＵＴを与えるド
レイン電極と、２つの前述の制御電位Ｖ_highとＶ_lowの
間で交互に切り替えられるように接続されるゲート電極
を搭載している。トランジスターのドレイン−ソースチ
ャンネルは、そのゲートチャンネルの電位がゼロ（また
はマイナス）の時に非導通状態になり、加えられる制御
電位がＶ_low（≦Ｖ_O）の時にスイッチエレメントの出
力ターミナルはその入力ターミナルから分離され、この
条件のスイッチエレメントのオフ抵抗（Ｒ_off）は一般
的に１０，０００ＭΩより大きくなる。ゲート電位がＶ
_high（＞Ｖ_O）に充電されると、この条件のスイッチエ
レメントのオン抵抗（Ｒ_on）は１０又は１００ｓのオー
ムの単位になる。

【００７１】図１に図示されているような電圧記憶回路
を用いるアナログ・デジタル・コンバーターの場合、ス
イッチエレメント１の動作はコンバーターのデジタル論
理回路に依って制御されることが普通要求され、なおか
つ、部分的にこの理由のために、従来の提案では固定さ
れるデジタル論理電位（例えば０ボルトと＋Ｖ_ddボル
ト）がエレメントのスイッチングを制御するためにゲー
トに便宜上加えられていた。

【００７２】しかし、このデジタル論理電位がここで説
明されるようにして用いられる時に、問題が発生する。
図４のＭＯＳＦＥＴスイッチエレメント１は、やむを得
ず、寄生ゲート─チャンネル静電容量Ｃ_gsをそのゲート
電極とそのドレイン─ソースチャンネルの間にもってい
る。この寄生静電容量は、ゲートとＦＥＴのチャンネル
間の物理的なオーバーラップに起因する第１の成分と、
ＦＥＴがオン条件の時にチャンネルに記憶されている電
荷に付随する第２の成分をもっている。この第２の成分
はチャンネル電位と共に（すなわち切り替えられる信号
の電位Ｖ_iと共に）しかし偶発的に変動する。

【００７３】ゲートチャンネルの静電容量は切り替わる
瞬間ｔ_switchに電荷流入をゲートからチャンネルに与
え、これは順にエラーを記憶されている電圧に与える。
前述のゲートチャンネルの静電容量の第１成分に起因す
る電荷流入は、ｔ_switchに於けるゲート電圧△Ｖ_Gの変
動に基本的に依存する（例えば０−Ｖ_DD＝−Ｖ_DD）の
で、ｔ_switchに於けるチャンネル電位Ｖ_iに実質的に依
存しない。しかし、ゲートチャンネルの静電容量の第２
成分に起因する電荷流入は、スイッチングの瞬間のゲー
ト電位に対応する入力信号の電位Ｖ_iに依って影響さ
れ、前述の電圧記憶回路の誤差及び動作における非直線
性を生じる。

【００７４】このような電荷流入を、例えば僅かに調整
できるコンデンサーを通るゲート信号の反転されたもの
を結合して補償することは現実的な方法でない、何故な
らば、前述のゲートチャンネル静電容量の第２成分が的
確に予測できないからである。デジタル論理電位のよう
に、固定される制御電位を使用する従来の提案の場合、
切り替わる瞬間ｔ_switchに於ける電荷流入の影響は、回
路の達成時間を短縮するために小さい静電容量をもつ記
憶コンデンサーを使用することが望まれる場合に大きく
なる。

【００７５】しかし、図１のブートストラップされるス
イッチ駆動手段４、５の場合、少なくともスイッチエレ
メント１に加えられる制御電位は、それをオン条件に保
持するために、入力ターミナルの電位Ｖ_iに対して固定
されるので、エレメント１に依って流入される電荷量
は、それがオフに切り替えられる時に、入力ターミナル
の電位と無関係に実質的に一定になる。この電荷流入は
一定なので、それは一定の誤差を記憶されている電圧に
導き、これは容易に補償されることができる。

【００７６】偶発的に、或る場合にスイッチエレメント
１に加えられる制御電位は、図１のように入力電位Ｖ_i
で変わるより、むしろ固定される（オンと逆に）オフ条
件に保持される時に可能になる場合がある。これは、前
述のゲートチャンネルの寄生静電容量Ｃ_gcの第１成分が
直線性の特性であるためである。要求される電位Ｖ_high
とＶ_lowはＭＯＳＦＥＴ１に用いられるＭＯＳＦＥＴＮ
Ｏ形式とスレショルド電圧に依存する。このスイッチエ
レメントはエンハンスメント型又はデプレション型であ
り、且つｎ−チャンネル又はｐ−チャンネルになる。ｎ
−チャンネルＭＯＳＦＥＴの場合、Ｖ_highがゲート電極
に加えられるとＭＯＳＦＥＴをオンにし（すなわちＶ
_highがオン電位になる）、Ｖ_lowが加えられるとそれを
オフにする（すなわちＶ_lowがオフ電位になる）が、ｐ
−チャンネルＭＯＳＦＥＴの場合、Ｖ_highがゲート電極
に加えられるとＭＯＳＦＥＴをオフにする（すなわちＶ
_highがオフ電位になる）、Ｖ_lowが加えられるとそれを
オンにする（すなわちＶ_lowがオン電位になる）。

【００７７】スレショルド電圧Ｖ_Tをもつｎ−チャンネ
ルＭＯＳＦＥＴの場合、低いオン抵抗の時に、Ｖ_high−Ｖ_i≧Ｖ_T＋Ｖ_on ここでＶ_onは予め設定された電位差である。同様に、高
いオフ抵抗の時に、Ｖ_low−Ｖ_i＜Ｖ_T＋Ｖ_off ここでＶ_offも予め設定された電位差である。

【００７８】オンとオフの電位の差は従ってＶ_on＋Ｖ
_offになり、これは少なくとも数百ｍＶでなければなら
ない。出力ターミナルの電位Ｖ_Oを用いて直接２つの電
位Ｖ_highとＶ_lowの１つを与えることができる。例え
ば、ＭＯＳＦＥＴスイッチエレメント１がｎ−チャンネ
ルデプレション型スイッチエレメントの場合、Ｖ_highは
単純にＶ_Oになる。同様に、ＭＯＳＦＥＴスイッチエレ
メント１がｎ−チャンネルエンハンスメント型スイッチ
エレメントの場合、Ｖ_lowは出力ターミナルの電位Ｖ_O
になる。

【００７９】図１の電圧記憶回路に電位生成回路４が出
力ターミナルとセレクター回路５の間に挿入されて図示
されている。しかし、この回路４は、要求される電位Ｖ
_highとＶ_lowが回路の従来の内部バイアスライン上で、
特に増幅器エレメント３の内部バイアスライン上で既に
使用できる時に、一部のケースで省略される場合があ
る。代わりに、図７の例を用いて更に詳細に後で説明さ
れるように、要求される電位Ｖ_highとＶ_lowは、電位Ｖ
_highとＶ_lowを与えるために直接には適していない内部
バイアスライン電位から導かれる場合がある。

【００８０】前述の増幅器エレメント３の的確な構成の
例に於いて、増幅器エレメントは、ゲート電極バイアス
電圧をエレメントの内部バイアスライン上で与えるバイ
アス発生器３５と３８を搭載していることは明らかであ
る。これらのバイアス電圧は出力ターミナルの電位を追
従する。これらの内部バイアスラインの電位レベルは、
要求されるオンとオフの電位を、スイッチエレメント１
のスイッチングの制御に使用するために直接提供するの
に適していて、その場合に図１の回路の電位生成回路４
はもちろん全体的に省略されることができる。

【００８１】他のケースに於いて、増幅器エレメントは
ペアの内部バイアスラインを搭載していて、その間の電
位差は要求されるオンとオフの電位間の差（Ｖ_on＋Ｖ
_off）より大きいか等しくなると思われる。しかし、ペ
アの内部バイアスラインの各々の電位レベルは、オンと
オフの電位を直接与えるのに必ずしも適していないと思
われる。代わりに、要求されるオンとオフの電位の１つ
は、例えば、エンハンスメント型ＭＯＳＦＥＴスイッチ
エレメントの場合のオン電位またはデプレション型ＭＯ
ＳＦＥＴスイッチエレメントの場合のオフ電位は、或る
場合に回路の電源ラインの外部に位置する必要があるか
も知れない。

【００８２】これらの難しい問題は、図５の引例を用い
て次に説明される増幅器エレメント３とスイッチ駆動手
段４、５に適した回路構成を採用することに依って解決
されることができる。図５の場合、増幅器エレメント３
は、主としてエンハンスメント型ｎ−チャンネルＭＯＳ
ＦＥＴトランジスターから作られているが、図２と３に
図示されている例と類似の状態で構成される場合もあ
り、なおかつ、カスケードソースフォロア３１と電流ソ
ース３２をプラスの電源ラインＶ_ddとマイナスの電源ラ
インＶ_ssの間で直列に接続されて搭載している。前述の
ように、カスケードソースフォロア３１は、入力トラン
ジスター３３とカスケードトランジスター３４１を、更
にプラスの電源ラインＶ_ddとトランジスター３３１のド
レイン電極の間に接続されている、トランジスター３４
２を加えて、またプラスの電源ラインＶ_ddと入力トラン
ジスター３３のソース電極の間に、更なるトランジスタ
ー３５３と共に、直列に接続されているトランジスター
３５１と３５２を搭載するカスケードバイアス発生器３
５を搭載している。このケースで、回路の出力ターミナ
ルＯＵＴは、増幅器エレメントが作動中の時に、トラン
ジスター３３のゲート電極と実質的に同じ電位に、すな
わちゲート電極に接続されている記憶コンデンサー２の
上部プレートの電圧Ｖ_Cに保持される、トランジスター
３５１のドレイン電極に接続されている。この点に関し
て、トランジスター３４２と３５３は、トランジスター
３５１の電流が入力トランジスター３３と同じであるこ
とを保証することに依って増幅器の利得エラーを減少す
るように機能するＰＭＯＳカレントミラーを構成するた
めに選択され且つ接続されているので、出力電圧は入力
電圧にほぼ追従する。しかし、ＰＭＯＳカレント・ミラ
ーのこの使用はオプションであることに注意すべきであ
る。

【００８３】図５の増幅器エレメント３は、トランジス
ター３１のソース電極に接続される第１内部バイアスラ
インＬ１を搭載している。電流が流れている時に、この
内部バイアスラインは、トランジスター３１のスレショ
ルド電圧Ｖ_Tに等しい大きさだけコンデンサーの電圧Ｖ
_Cより低い電位Ｖ₁ 、すなわち、Ｖ₁ ＝Ｖ_C−Ｖ_Tに保
持される。

【００８４】増幅器エレメント３はカスケードバイアス
発生器のトランジスター３５１のドレインに接続されて
いる更なるバイアスラインＬ′を搭載していて、そこで
は（前述の）バイアス・ラインは回路が作動中の時に実
質的にコンデンサーの電圧Ｖ _C保持されているが、内部
バイアスラインＬ１とＬ′間の電位差はスイッチエレメ
ント１の制御に要求されるオンとオフの電位間の前述の
電位差（Ｖ_on＋Ｖ_off）より小さい。しかし、カスケー
ドバイアス発生器３５のトランジスター３５１と３５２
の間にあるトランジスター３５２は、エレメントの第２
のバイアスラインＬ２に於いて、トランジスター３５２
のスレショルド電圧Ｖ_Tと実質的に等しい大きさだけ、
出力ターミナルの電位Ｖ_Oより常に大きさ電位Ｖ₂を生
成するように作動する。第１と第２のバイアスラインＬ
１とＬ２の間の電位差は２つのトランジスターのスレシ
ョルド電圧２Ｖ_Tと実質的に等しく、そこでは電位差は
スイッチエレメント１のオンとオフの電位の間で要求さ
れる差（Ｖ_on＋Ｖ_off）より大きいか等しい。

【００８５】これらの電位Ｖ₁ とＶ₂を使用して要求さ
れるオンとオフの電位を生成できるスイッチ駆動手段
４、５の例がここで説明される。この例で、スイッチエ
レメント１はｎ−チャンネルエンハンスメント型になる
ので、オフの電位Ｖ_lowは、こ出力ターミナルの電位Ｖ
_Oそのものになり、オンの電位はＶ_high≒Ｖ_low＋２Ｖ
_Tになるこのオン電位は、この例におけるプラスの電源
ラインＶ_ddより高くなることができる。

【００８６】図５に於いて、電位生成手段４は、ブート
ストラップコンデンサー４４と、制御可能な接続をブー
トストラップコンデンサー４４のプレートと内部バイア
スラインＬ１とＬ２と出力ターミナルＯＵＴの間で与え
るために接続されているトランジスター４５１乃至４５
３とを搭載する接続手段４５を搭載している。接続手段
４５のトランジスター４５１乃至４５３は、スイッチエ
レメント１がオフの時に論理レベルが高くなり且つスイ
ッチエレメント１がオンの時に論理レベルが低くなる論
理信号ＳＷを各々受信する。

【００８７】論理信号ＳＷはスイッチエレメント１の制
御に用いられるスイッチング信号ＣＫから導かれるの
で、スイッチング信号ＣＫに基づいてそれを高い論理レ
ベルから低い論理レベルに変更することができる。トラ
ンジスター４５１は、ｐ−型トランジスターなので、論
理信号ＳＷの論理レベルが低い時にオンになり、トラン
ジスター４５２と４５３は、ｎ−型トランジスターなの
で、論理信号ＳＷの論理レベルが高い時にだけオンにな
る。

【００８８】ｐ−型トランジスター４５１は第２のバイ
アスラインＬ２とブートストラップコンデンサー４４の
マイナスのプレートの間に接続されていて、ｎ−型トラ
ンジスター４５２はそのプレートと第１のバイアスライ
ンＬ１の間に接続されていて、ｎ−型トランジスター４
５３はブートストラップコンデンサー４４のプラスのプ
レートと出力ターミナルＯＵＴの間に接続されている。

【００８９】ブートストラップコンデンサー４４のプラ
スのプレートはスイッチエレメント１のゲート電極に恒
久的な構造で接続されている。図５のスイッチ駆動手段
４、５の動作は次のようになる。論理信号ＳＷがスイッ
チエレメントをオフ条件にさせる高論理レベルの時に、
ｎ−型トランジスター４５２と４５３はオンに切り替え
られるので、ブートストラップコンデンサー４４のプラ
スのプレートとスイッチエレメント１のゲート電極は出
力ターミナルＶ _O（Ｖ_low）の電位に保持されるが、コ
ンデンサー４４のマイナスのプレートは第１バイアスラ
インＬ１の電位Ｖ₁（＝Ｖ_O−Ｖ_T）に保持される。そ
こで、ブートストラップコンデンサーはＶ_Tと実質的に
等しい電位に充電される。

【００９０】論理信号ＳＷがここで、スイッチング信号
ＣＫに対応して、高論理レベルから低論理レベルに変更
されて、スイッチエレメントをオンにすると、ｎ−型ト
ランジスター４５２と４５３は共にオフに切り替えら
れ、ｐ−型トランジスター４５１はオンに切り替えられ
る。そこで、ブートストラップコンデンサー４４のマイ
ナスのプレートは、そのプラスのプレートが出力ターミ
ナルの電位Ｖ_Oから分離される時に電位をＶ₁ からＶ₂
に変えることになる。その結果、プラスのプレートの電
位はマイナスのプレート電位の変動（Ｖ₂−Ｖ₁≒２Ｖ
_T）にしたがって自由に変わり、プラスのプレート電位
はＶ₂−Ｖ₁だけ変わる。その結果、スイッチ・エレメ
ント１のゲートの電極電位は、たとえＶ_O＋２Ｖ_T＞Ｖ
_ddの場合でも、出力ターミナルの電位Ｖ_O（＝Ｖ_LOW）
からＶ＋２Ｖ_T（＝Ｖ_high）に変わる。

【００９１】ブートストラップコンデンサー４４の静電
容量は、スイッチングの瞬間のブートストラップコンデ
ンサー４４のプラスのプレートの電位の変化の割合が、
そのマイナスのプレートの電位で対応する変化に比べて
不当に小さくならないようにするために、スイッチエレ
メント１のゲートの静電容量に比べて大きいことに注目
されるべきである。

【００９２】前述のように、スイッチングを制御するた
めに用いられるスイッチング信号CKに基づいて作動す
る、ブートストラップコンデンサーと適切な接続手段を
使用すると、要求されるオンとオフの電位が回路の内部
バイアス・ラインの電位から、これらのラインがこれら
のオンとオフの電位を直接与えることに適している電位
を備えていない時でも導かれることを可能にする。ブー
トストラップコンデンサー４４は、これらのオンとオフ
の電位が回路の電源ラインの外部にくることも可能にす
る。更に、オンとオフの電位の生成時に回路に必ず既に
存在する内部バイアス・ラインの使用は、要求される回
路の大きさを大幅に節約する結果になる。

【００９３】好ましくは、図１の電圧記憶回路は、スイ
ッチエレメント１の静電容量、増幅器エレメント３の入
力静電容量、任意の内部接続部の静電容量を含めた、回
路の全ての寄生静電容量のブートストラップを可能にす
るために、集積回路として構成されている。この目的を
達成するために、図１の回路のスイッチエレメント１、
記憶コンデンサー２、増幅器エレメント３の部品は、基
板の周囲の部材と逆の導電タイプのウェル（図１の７に
表されている）に好都合に形成されている。例えば、集
積回路はｎ−基板をもつＣＭＯＳタイプの時に、スイッ
チエレメント１、記憶コンデンサー２、バッファエレメ
ント３が形成されるウェル７は、ｐ−導電タイプにな
る。ウェルは、その電位が記憶コンデンサー２の上部プ
レートの電位Ｖ_Cに関して実質的に固定されるように接
続されている。例えば、ウェルは、図１に図示されてい
るように、回路の出力ターミナルに電気的に接続される
ことができる。

【００９４】図６は、該集積回路の内部に於いて、増幅
器エレメント３が図２に図示されているように実質的に
構成される時の図３の電圧記憶回路に関して、１つの考
えられるレイアウトを示している。図６に図示されてい
るように、スイッチエレメント１、記憶コンデンサー
２、入力トランジスター３３、増幅器エレメント３のカ
スケードトランジスター３４は、ｎ−基板８ｎで形成さ
れるｐ−ウェル７ｐの内部に形成されている。電流ソー
ス３２、電流ソースバイアス発生器３３（共に図６に図
示されていない）、カスケードバイアス発生器３５とス
イッチ駆動手段４、５は、ウェル７ｐの外部に形成され
ている。カスケードバイアス発生器３５とスイッチ駆動
手段４、５は代わりにウェルの内部に位置することもで
きる。

【００９５】図６に詳細に図示されているように、図１
の回路の入力電圧はその入力ターミナル（ＩＮ）１１と
共通ターミナル（ＣＯＭ）１２の間に加えられ、共通タ
ーミナル１１は記憶コンデンサー２の下部プレート２１
に接続されている。記憶コンデンサー２の上部プレート
２２はトランジスター３３のゲート電極３３ｇとスイッ
チエレメント１のドレイン電極１ｄにも接続されてい
る。スイッチエレメント１のソース電極１ｓは入力ター
ミナル（ＩＮ）１１に接続されている。

【００９６】回路の出力ターミナル（ＯＵＴ）１３はト
ランジスター３３のソース電極３３ｓに接続されてい
て、トランジスター３３は共通のチャンネル３３ｃをカ
スケードトランジスター３４と共に搭載して形成されて
いる。カスケードトランジスター３４のドレイン電極３
４ｄはプラスの電源レールＶ_ddに接続されていて、その
ゲート電極３４ｇは、カスケードバイアス発生器３５を
経由して、出力ターミナル１３に接続されている。スイ
ッチ駆動手段４、５は回路の出力ターミナル１３とスイ
ッチエレメント１のゲート電極１ｇの間に接続されてい
る。

【００９７】ｐ−ウェル７ｐは、図６の（Ｂ）に図示さ
れているように、ｎ⁺チャンネル３３ｃに隣接するその
位置でｐ−ウェル７ｐの内部に与えられているｐ⁺コン
タクト部９に依って出力ターミナル１３に電気的に接続
されている。コンタクト１０は、コンタクト部９を出力
ターミナル１３に、図６の（Ａ）に図示されているよう
にして接続している。また、図６の（Ｂ）に図示されて
いるように、シールド１５がウェル内部のデバイスに対
してオプションで与えられていて、そこでは、シールド
は回路の出力ターミナル13にコンタクト１６に依って電
気的に接続されている。

【００９８】それらは図６に於いてｐ−ウェルで形成さ
れているので、増幅器エレメント３のＭＯＳＦＥＴスイ
ッチエレメント１とトランジスター３３と３４はｎ−チ
ャンネルタイプでなければならないことが認められる。
図３の増幅器エレメントの場合、カスケードソースフォ
ロア３１（ＦＥＴ入力トランジスター３３、カスケード
トランジスター３４１と３４２、カスケードバイアス・
ゼネレーター３５のトランジスター３５１乃至３５３を
含めて）は記憶コンデンサー２とスイッチエレメント１
を搭載する回路のｐ−ウェルの内部に全体的に形成され
ている。前述のように、ウェルは、例えば、回路の出力
ターミナルＯＵＴに電気的に接続されている。図３の増
幅器エレメントの電流ソース３２は、そこで、回路のポ
イントに電気的に接続されていなければならない、第２
ｐ−ウェルで形成される。その電位は、回路の電源ライ
ン、例えば、マイナスの電源ラインそのものに対して固
定されている。

【００９９】図１の回路の場合、スイッチエレメント
１、記憶コンデンサー２、増幅器３が１つのウェルに互
いに形成されることは不可欠の条件でない。図７の場
合、例を用いて説明すると、スイッチエレメント１と記
憶コンデンサー２と増幅器エレメント３は、それぞれ異
なるｐ−ウェル７１ｐ、７２ｐ、７３ｐで形成されてい
る。

【０１００】ｐ−ウェル７１ｐは、補助バッファエレメ
ント１７とコンタクト１８と１９を経由して回路の出力
ターミナル（ＯＵＴ）１３に電気的に接続されており、
出力ターミナルに対して実質的に固定される電位にあ
り、従って記憶コンデンサー２の上部プレートの電位に
対しても実質的に固定される電位にある。ｐ−ウェル７
２ｐは、スイッチエレメント１がオフ条件の時に、上部
プレートの電位に対して実質的に固定される電位とする
ために、コンタクト２３を経由して記憶コンデンサーの
下部プレート２１に電気的に接続されいる。

【０１０１】ｐ−ウェル７３ｐはコンタクト１８に依っ
て回路の出力ターミナル（ＯＵＴ）１３に電気的に接続
されいるので、それは記憶コンデンサー２の上部プレー
トの電位に対して実質的に固定される電位にもなる。ウ
ェル７１Ｐ、７２ｐ、７３ｐの外部にある回路エレメン
ト１、２の間の内部接続部の部品１４、２４は、その電
位がウェルの電位と同じに保持される内部接続シールド
部１５１、１５２に延長しているので、内部接続部に付
随する寄生静電容量を除去できる。

【０１０２】記憶コンデンサー２のウェル７２ｐはオプ
ションである。図１〜５を用いて既に説明された電圧記
憶回路の特に優れたアプリケーションについて図８を用
いてここで説明される。図８は、図１を用いて既に説明
されたようにして構成される電圧記憶回路を使用する電
圧加算回路を示している。

【０１０３】電圧加算回路は、図１の電圧記憶回路の構
成部品のほかに、入力スイッチエレメント１と第１入力
ノードＩ₁ との間でそのエレメントに直列に接続されて
いる入力絶縁スイッチエレメント４６、一方の側で、
各々第２と第３の入力ノードＩ₂とＩ₃、他の側で、電
圧記憶回路の共通ターミナルＣＯＭの間に接続されてい
る選択スイッチエレメント４７と、電圧記憶回路の出力
ターミナルＯＵＴと入力スイッチエレメント１の入力側
の間に接続されているフィードバックスイッチエレメン
ト４８とを搭載している。

【０１０４】補助コンデンサー４９も、入力スイッチエ
レメント１の入力側と電圧記憶回路の共通ターミナルＣ
ＯＭの間に接続されてオプションで与えられ、その場合
にフィードバックスイッチエレメント４８は省略される
ことができる。図８の電圧加算回路を用いると、もとも
とスイッチエレメント１と４６は共にオンに制御される
が、フィードバックスイッチエレメント４８はオフに保
持される。この時に、選択スイッチエレメント４７は第
２入力ノードＩ₂と電圧記憶回路の共通ターミナルＣＯ
Ｍに接続するように構成されている。電圧回路の入力ス
イッチエレメント１はオフに切り替えられると、第１と
第２の入力ノードＩ₁とＩ₂の間の電位差Ｖ₁−Ｖ
₂は、スイッチングの瞬間に、電圧記憶回路の記憶コン
デンサー２に記憶される結果になる。

【０１０５】その後に、入力絶縁スイッチエレメント４
６もオフになり、フィードバックスイッチエレメント４
８はオンになる。その結果、スイッチエレメントオンの
入力側の電位は、入力スイッチエレメント１がオフした
後に、第１入力ノードの電位の次の変動にかかわらず、
記憶コンデンサー２の上部プレートの電位Ｖ_Cに対して
実質的に一定に保持される。

【０１０６】補助コンデンサー４９が入力スイッチエレ
メント１の入力側と電圧記憶回路のターミナルＣＯＭの
間にある時に、この補助コンデンサーは、代わりに、ま
たは更に、フィードバックスイッチエレメント４８に対
して、入力スイッチエレメント１がオフした後に、入力
スイッチエレメント１の入力側の電位が記憶コンデンサ
ー２の上部プレートの電位Ｖ_Cに対して実質的に一定に
固定されるようにする。

【０１０７】入力スイッチエレメント１がオフにスイッ
チングした後の入力側電位の保持性は、第１入力ノード
の電位が入力スイッチエレメント１のゲート電極に加え
られるオフ電位に対して十分に変わる時に、入力スイッ
チエレメント１が再びオンに切り替えられる可能性を防
止することが望まれる。入力絶縁スイッチエレメント４
６がオフになると同時に、またはその後に、選択スイッ
チエレメント４７の構成は、第３入力ノードＩ₃を共通
ターミナルＣＯＭに第２入力ノードＩ₂の代わりに接続
するために変えられる。

【０１０８】その結果、出力ターミナルの電位は、第３
の入力ノードの電位V3に、第１と第２の入力ノードの電
位の間で記憶されていた差Ｖ₁−Ｖ₂をプラスした電位
に実質的に等しくなる、すなわち、Ｖ_O= Ｖ₁− Ｖ₂+ Ｖ₃+ Ｖ_error ここでＶ_errorは、オフになる瞬間に入力スイッチエレ
メント１に依る電荷流入に依って発生される記憶されて
いた電位差Ｖ₁−Ｖ₂の誤差（エラー）電圧である。前
述のように、入力スイッチエレメント１に加えられるオ
ン電位が入力ノードの電位に追従する時に、エラー電圧
Ｖ_errorは回路に加えられる電位にかかわらず実質的に
一定になるので、このエラー電圧は望ましい単純な状態
で補償されることができる。

【０１０９】電圧記憶回路の寄生静電容量の影響を効果
的に除去することに依って、記憶コンデンサーの下部プ
レートの電位は、記憶されている電位差に予測し難い状
態で影響せずに、望まれる電位差の記憶後に、自由に変
更されることができることが認められる。これは、図１
で既に説明されたように構成される電圧記憶回路が特に
高い精度を電圧加算アプリケーションに提供することを
可能にする。

【０１１０】図１の電圧記憶回路の更に優れたアプリケ
ーションとして、図９は、第１と第２の電圧記憶回路Ｖ
ＳＣ₁とＶＳＣ₂を搭載していて、各々が図１で既に説
明されたように構成されている、倍電圧回路５０を示し
ている。回路50は第１と第２の入力ノードＩ₁とＩ₂と
第１と第２の出力ノードＯ₁とＯ₂を搭載している。第
１の制御可能なスイッチエレメント５１は第１電圧記憶
回路ＶＳＣ₁の第１入力ノードＩ₁と入力ターミナルＩ
Ｎ₁の間に接続されている。第２の制御可能なスイッチ
エレメント５２は第１電圧記憶回路ＶＳＣ₁の第２入力
ノードＩ₂と共通ターミナルＣＯＭ₁の間に接続されて
いる。

【０１１１】第３の制御可能なスイッチエレメント５３
は第２電圧記憶回路ＶＳＣ₂の第１入力ノードＩ₁と共
通ターミナルＣＯＭ₂の間に接続されている。第４の制
御可能なスイッチエレメント５４は第２電圧記憶回路Ｖ
ＳＣ₂の第２入力ノードＩ₂と入力ターミナルＩＮ₂の
間に接続されている。第５の制御可能なスイッチエレメ
ント５５は電圧記憶回路ＶＳＣ₁とＶＳＣ₂の各々共通
ターミナルＣＯＭ₁、ＣＯＭ₂の間に接続されている。

【０１１２】第１と第２の電圧記憶回路ＶＳＣ₁とＶＳ
Ｃ₂の各々の出力ターミナルＯＵＴ ₁とＯＵＴ₂は、回
路５０の第１と第２の出力ノードＯ₁とＯ₂に各々接続
されている。回路５０は、第１制御信号φ₁をスイッチ
エレメント５１乃至５４に且つ第２制御信号φ₂をスイ
ッチエレメント５５に印加する制御手段６０を更に具備
している。制御手段60は、電圧記憶回路ＶＳＣ₁とＶＳ
Ｃ₂に電圧記憶回路の各々スイッチエレメント１のスイ
ッチングの制御に用いられる前述のスイッチング信号Ｃ
Ｋも印加する。スイッチエレメント５１乃至５４は制御
信号φ₁がアクティブの時にオン条件に制御され、なお
かつ、スイッチエレメント５５は制御信号φ₂がアクテ
ィブの時にオン条件に制御される。電圧記憶回路の各々
のスイッチ・ドライブ手段４、５に印加されるスイッチ
ング信号ＣＫの生成は、制御スイッチエレメント５１乃
至５５のスイッチングに制御手段６０に依って同期され
るので、電圧記憶回路ＶＳＣ₁とＶＳＣ₂の各々スイッ
チエレメント１は、スイッチエレメント５１乃至５４が
最初にオン条件の時にオン条件に保持されるが、これら
のエレメント５１乃至５４がオフ条件に切り替えられる
前にオフになる。

【０１１３】図９の倍電圧回路の動作に於いて、制御信
号φ₁は最初に作動され、制御可能なスイッチエレメン
ト５１乃至５４が最初にオン条件に作動され、この時ス
イッチエレメント５５はオフになる。そこで、φ₁が作
動されると、スイッチエレメント５１乃至５５は、入力
ノードＩ₁とＩ₂の間の入力電圧Viが各々の入力と電圧
記憶回路ＶＳＣ₁とＶＳＣ₂の各々の共通ターミナルの
間に加えられることを可能にする入力構成になる。

【０１１４】スイッチエレメント５１乃至５５がこの入
力構成の間に、電圧記憶回路ＶＳＣ ₁とＶＳＣ₂の各々
のスイッチエレメント１はオン条件のそれらの付随する
スイッチ駆動手段４、５に依って制御される。その結
果、その各々の記憶コンデンサー２は入力電圧Ｖ_iに各
々充電される。この点に関して、入力電圧は第１電圧記
憶回路ＶＳＣ₁に対して第２電圧記憶回路ＶＳＣ₂と逆
の極性で印加されることが注目される。

【０１１５】スイッチエレメント５１乃至５４がオンに
切り替えられている間に、制御手段６０は、電圧記憶回
路の各々のスイッチエレメント１をオフに切り替えるた
めに、電圧記憶回路の各々のスイッチ駆動手段４、５に
スイッチング信号ＣＫを印加する。その結果、スイッチ
ングのｔ_switchの瞬間に於ける入力電圧Ｖ_isは電圧記憶
回路の各々の記憶コンデンサー２に記憶される。

【０１１６】その後、制御手段６０は、制御信号φ₁の
作動をオフにするのでスイッチエレメント51〜54はオフ
に切り替えられ、次に制御信号φ₂を作動するのでスイ
ッチエレメント55がオンに切り替えられる。この条件の
時に、スイッチエレメント５１乃至５６は出力構成にな
る。この出力構成の時に、電圧記憶回路ＶＳＣ₁とＶＳ
Ｃ₂の各々の記憶コンデンサー２は電圧記憶回路ＶＳＣ
₁とＶＳＣ₂の増幅器エレメント３の各々の入力の間で
直列に接続されている。これらの電圧記憶回路の増幅器
エレメント３はそれらの各々出力でそれらの入力の電位
を再生するためにだけ機能するので、第１と第２の出力
ノードＯ₁とＯ₂の間に生成される出力電圧Ｖ_Oは記憶
されている入力電圧Ｖ_is、すなわちＶ_O= ２Ｖ_isの２
倍と実質的に等しくなる。

【０１１７】従って、回路50は、スイッチングのｔ
_switchの瞬間に於いて印加される入力電圧Ｖ_iの実質的
に２倍になる出力電圧Ｖ_Oを与えるように作動する。図
９の回路は、回路の寄生静電容量の影響が除去されるの
で、非常に高い精度を倍電圧に与えることができる。こ
れは、前述の構成の電圧記憶回路に於いて、印加される
入力信号に影響を与える寄生静電容量（すなわち、入力
スイッチエレメント１の静電容量、増幅器エレメント３
の入力の静電容量、電圧記憶回路の任意の内部接続部の
静電容量）が全てブートストラップされることができる
からである。電圧記憶回路が（電圧記憶回路の内部接続
部の寄生静電容量のブートストラップを可能にするため
に）各々のウェルで好都合に形成される事実を考える
と、全体的に倍電圧回路50は好都合に集積回路として形
成されるべきである。

【０１１８】この倍電圧のアプローチは、倍電圧を実施
するために用いられている従来の切替式のコンデンサー
回路に使用されているものと基本的に異なることに注目
されるべきである。これらの従来の回路の場合、回路の
動作は、回路の全てのノードが増幅器に依ってドライブ
されるか（寄生静電容量が増幅器出力に於いて充電され
且つ影響を与えないようにするために）または全てのク
ロック位相で同じ電圧に常に戻される（“仮想グラウン
ド”なので実際の電荷は寄生静電容量に流入または流出
しない）ことを保証することに依って、寄生静電容量に
対して鈍感になるようにデザインされている。後者のア
プローチの例はヨーロッパ特許公告公報２１４８３１号
（EP−B −0214831 ）に与えられている。

【０１１９】回路が寄生静電容量に対して鈍感になるよ
うにデザインすると、寄生静電容量に依って発生される
問題は基本的に除去されるが、寄生の問題を除去するこ
とは、入力電圧を記憶し且つ２倍にするために用いられ
るコンデンサー間のやむを得ない不整合に付随する、別
の問題を導き、これは望ましい高精度が達成されること
を妨げることになる。

【０１２０】この問題は、切り替えられるコンデンサー
に基づく従来の倍電圧回路の場合、倍電圧の動作の過程
で保たれる変動が図１１の回路の電圧よりむしろ電荷
（或るコンデンサーから別のコンデンサーに伝えられ
る）であるために発生する。この問題を更に詳細に考え
てみると、電荷が保たれている時に電圧を２倍にするた
めに、数字２Ｃのコンデンサー（または、並列で、数字
Ｃの各々、２つのコンデンサー）が入力電圧に充電さ
れ、次に全ての電荷が数字Ｃの１つのコンデンサー（最
初に充電されるコンデンサーであってもなくても構わな
い）に伝えられる。電荷の保持は次に示す関係式を与え
る。

【０１２１】２Ｃ・Ｖ_in＝Ｃ・Ｖ_out Ｖ_out＝２Ｖ_in しかし、実際の回路に於いて出力電圧Ｖ_outは正確に入
力電圧Ｖ_inの２倍にならないことが認められ、これは倍
電圧動作を実施するために用いられるコンデンサーの各
々の静電容量の間の不整合のためである。この点に関し
て、入力電圧Ｖ _inに充電される２つのコンデンサーの各
々の静電容量は各々Ｃ₁とＣ₂になり、なおかつ、これ
らの２つのコンデンサーに記憶されている組み合わされ
た電荷を受ける第３のコンデンサーの静電容量Ｃ₃はＣ
₃になり、電荷の保持は次に示す関係式を与える。

【０１２２】( Ｃ₁+ Ｃ₂)・Ｖ_in = Ｃ₃・Ｖ_out Ｖ_out = [( Ｃ₁+ Ｃ₂)／Ｃ₃]Ｖ_in 公称では同じコンデンサーの間のランダムな不整合は一
般的に０．１％（集積回路上で達成することが比較的容
易）と０．０１％（極度の注意が例えばユニット上に分
割され挟み込まれる大きいコンデンサーに要求される）
の間に存在する。該静電容量の不整合のエラーは同等の
エラーを倍電圧に導く結果になり、なおかつ、倍電圧回
路がアナログ・デジタル・コンバーターに例えば使用さ
れる時に、アナログ・デジタル・コンバーターの直線性
は１０と１３ビットの間に該エラーに依って制限される
ことになる。

【０１２３】倍電圧回路に基づく該従来の電荷伝搬に於
ける静電容量不整合に起因する誤差（エラー）は、複雑
なスイッチング構成を用いて除去されることができる。
或る従来の方法は、コンデンサーＣ₁を入力電圧に充電
し、電荷を記憶コンデンサーＣ₂に伝えて、電荷Ｃ₁を
入力電圧に再び充電し、次に全ての電荷をＣ₁に戻して
いる。これは、電荷が同じコンデンサーから始まって終
了するので入力の正確な倍電圧を導く結果になるが、こ
の方法は更に複雑で遅くなり（更にクロック位相に関連
する）、なおかつ増幅器のスイッチング・ノイズに対し
て更に敏感になる。

【０１２４】別の従来の方法は、“自動較正”を行うこ
と、すなわち、コンデンサーの不整合を測定して、それ
を調整する、更なる回路を備えている。この回路の構造
は、しかし、回路を益々複雑にして、動作の速度を遅く
する。更に、電荷伝搬に依存する従来の倍電圧回路もコ
ンデンサーの直線性に事実上依存するので、コンデンサ
ーの電荷を２倍にすると、その電圧も必然的に２倍にな
る。コンデンサーの物理的な構造に基づいて、これらの
従来の倍電圧回路に用いられているコンデンサーの非直
線性は、倍電圧回路の直線性を全体的に制限することに
なる。

【０１２５】図９の回路の場合、一方で、高い直線性
で、高精度で整合されるコンデンサーの要求は解消され
る。２つのコンデンサーを並列に充電し、次にそれらを
直列に接続すると、寄生静電容量の影響が満足できるレ
ベルで除去されるならば、コンデンサーの整合性と直線
性と関係なしに、入力電圧を常に正確に２倍にすること
ができる。

【０１２６】図９の回路の場合、各々電圧記憶回路のス
イッチ駆動手段４、５はスイッチエレメント１の電荷流
入が一定に保持されることを保証するので、電圧記憶回
路はその全ての寄生静電容量が増幅器エレメントの出力
に依ってドライブされるようにデザインされているなら
ば、実質的に動作の直線性に対する唯一の制約は増幅器
エレメントの利得エラーだけになる。この原因は、電圧
記憶回路の増幅器エレメントの利得が正確に単位値でな
い場合に、寄生静電容量の除去が十分に効果的に行われ
ないことに依る。この正確な単位性からの利得エラーは
従って最小限にされるべきである。

【０１２７】実際に、この利得エラーは、特定の倍電圧
アプリケーションの希望された精度に依って要求される
ように、できるだけ小さく設定されることができる（最
適の精度とするために、比較的複雑な増幅器エレメント
構成が要求されるが）。適切な増幅器エレメント構成を
使用することに依って、これは、少なくとも１ｐｐｍよ
り優れている直線性が達成され、実際の特性の制約は増
幅器と熱（ｋＴ／Ｃ）雑音に起因するランダムノイズに
依存することを意味している。該倍電圧回路を使用する
アナログ・デジタル・コンバーターの場合、直線性は２
０ビットを越えて保持されると思われる。

【０１２８】結局、電圧記憶回路ＶＳＣ₁とＶＳＣ₂の
逆並列接続を図９の倍電圧回路５０に用いることに依っ
て、回路のスイッチエレメント１に依って流入される電
荷の各々の量は、スイッチングの瞬間に於いて、効果的
に除去され、回路を自己補償することになる。図９に図
示されているような倍電圧回路50を使用する１例が、こ
こで図１０の引例を用いて説明される。

【０１２９】図１０は図９に図示されている倍電圧回路
を使用するアナログ・デジタル・コンバーター（ＡＤ
Ｃ）の一部を示している。図１０のＡＤＣは“３ステー
ト・ロジック”ＡＤＣである。３ステート・ロジックＡ
ＤＣは、各々倍電圧動作に関連する、印加されるアナロ
グ入力電圧から始まる、シリーズの電圧変換動作を実施
して、そのアナログ・デジタル変換を行う。デジタルデ
ータは各々該電圧変換動作で生成され、次の変換動作の
デジタルデータは印加されるアナログ入力電圧を示すデ
ジタル出力ワードを生成するために結合される。

【０１３０】３ステート・ロジックＡＤＣに依って行わ
れる各々電圧変換動作の場合、動作の第１位相に於い
て、アナログ入力電圧は、予め設定された比較電位Ｖ_r
／４（Ｖ_rは予め設定された基準電位である）と比較さ
れて、次の表１に図示されている３つのデジタルデータ
の値の１つを生成する。

【０１３１】

【表１】

【０１３２】次に、動作の第２位相に於いて、第１位相
で生成されたデジタルデータに基づいて、入力電圧Ｖ_i
は、次の表２に図示される式に依ってＶ_iと関連するア
ナログ変換電圧Ｖ_Cを生成するために変換される。

【０１３３】

【表２】

【０１３４】次の変換動作で、このアナログ変換電圧Ｖ
_Cはアナログ入力電圧として用いられ、変換電圧Ｖ_Cは
次の該動作に於いてゼロに収斂する。各々次の変換動作
は３ステート・ロジックデジタルデータ（＋１、０、−
１）の１つの“ビット”を生成す。通常の２進（２ステ
ート）論理で表される出力ワードは適切なデジタル論理
回路に依る組み合わせの３ステート・ビットの全てから
導かれ、Ｒ・３ステート・ビットは（Ｒ＋１）ビットか
ら成る２進論理出力ワードを生成することができる。

【０１３５】従来の３ステート・ロジックＡＤＣの動作
の詳細な説明については、K. Gotoh とO.Kobayashi に
依る“Fujitsu Fact: ３ステート・ロジックはMB87020
に用いられているCMOSサイクルA/Dコンバーターを制御
する”と前述のEP−B −0214831 に記載されていて、そ
の文書は共にここで参照されている。図１０のＡＤＣは
直列に接続されているＮ個の電圧変換ステージＳＴ₁、
ＳＴ ₂、…ＳＴ_Nを搭載していて、その各々が表１と２
から前述の電圧変換動作を行うことができる。ＡＤＣの
最初の２つの該電圧変換ステージＳＴ₁とＳＴ₂だけ図
１０に図示されている。

【０１３６】ステージＳＴ_iの各々は図９用いて既に説
明されたように一般的に倍電圧回路５０′に基づいてい
て、倍電圧回路５０′の入力ノードＩ₁とＩ₂はステー
ジの入力ノードを与え、倍電圧回路５０′の入力ノード
Ｏ₁とＯ₂は同様にステージの出力ノードを与える。各
々ステージＳＴ_iの倍電圧回路５０′は、しかし、図９
の回路の１つのスイッチエレメント５５の代わりに、倍
電圧回路５０′が、回路の２つの電圧記憶回路ＶＳＣ₁
とＶＳＣ₂の各々の共通ターミナルＣＯＭ₁とＣＯＭ₂
の間に直列に接続されている、２つの制御可能なスイッ
チエレメント５５と５６と電圧調整手段５８を搭載して
いるところが、図９の倍電圧回路と異なっている。

【０１３７】各々ステージＳＴ_iに於いて、スイッチエ
レメント５１乃至５６は前述の入力構成（スイッチエレ
メント５５と５６がオフ状態の時にスイッチエレメント
５１乃至５４がオン状態）または出力構成（スイッチエ
レメント５１乃至５４がオフ状態の時にスイッチエレメ
ント５５と５６がオン状態）になることができる。図９
の倍電圧回路50のケースのように、各々ステージＳＴ_i
のスイッチエレメント５１乃至５６は制御信号φ₁とφ
₂に依って制御される。しかし、図１０のＡＤＣの場
合、全てのステージに共通する制御手段６０′は各ステ
ージの第１と第２の制御信号を生成するために与えられ
ていて、なおかつ、φ₁がアクティブの時に、スイッチ
エレメント５１乃至５６の奇数番号のステージＳＴ₁、
ＳＴ₃、ＳＴ₅…は入力構成に保持されるが、スイッチ
エレメント５１乃至５６の偶数番号のステージＳＴ₂、
ＳＴ₄、ＳＴ₆…は出力構成に保持され、なおかつ、φ
₂がアクティブの時に逆になる。

【０１３８】各々電圧変換ステージＳＴ_iは、ステージ
に加えられる入力電圧Ｖ_iを受けるためにステージの第
１と第２の入力ノードＩ₁とＩ₂に接続されていて且つ
前述の比較電位Ｖ_r／４を受けるためにも接続されてい
る比較手段７０を搭載している。比較手段７０は、その
出力に於いて３ステート・ロジックデジタルデータａ
（＋１、０、−１）を与え、ステージのデジタル出力と
して、前述の表２に従って作動する。各々ステージのデ
ジタルデータは、デジタル出力ワードを生成する処理の
ためにデータ処理手段８０に加えられる。デジタルデー
タａはその動作を制御する電圧調整手段５８にも加えら
れる。

【０１３９】電圧調整手段は、スイッチエレメント５５
と５６がオンの時に、ステージの電圧記憶回路の各々の
共通ターミナルＣＯＭ₁とＣＯＭ₂の間で、３つの異な
る可能性のある電圧の１つから、比較手段に依って生成
されるデジタルデータに依って、選ばれたオフセット電
圧Ｖ_OSを加えるように作動する。ａ＝＋１のケース（Ｖ
_r／４≦Ｖ_iのケースに対応している）の時に、選ばれ
たオフセット電圧はＶ_OS＝−Ｖ_rになる。ａ＝０（−Ｖ
_r／４≦Ｖ_i＜Ｖ_r／４のケースに対応している）の時
に、選ばれたオフセット電圧はＶ_OS＝０になる。ａ＝−
1 （Ｖ_i＜−Ｖ_r／４のケースに対応している）の時
に、選ばれたオフセット電圧はＶ_OS＝+Ｖ_rになる。

【０１４０】図１０に図示されているＡＤＣの動作に於
いて、デジタル化されるアナログ入力電圧Ｖ_i1は第１電
圧比較ステージＳＴ_iの第１と第２の入力ノードＩ₁と
Ｉ₂の間に加えられる。最初に、制御手段６０′は制御
信号φ₁を作動するので、第１電圧変換ステージＳＴ_i
は入力構成（そのスイッチエレメント５１乃至５４がオ
ン）に保持される。この構成に於いて、スイッチエレメ
ント５５と５６は共にオフに保持されるので、電圧調整
手段５８は回路の残りの部分から分離される。

【０１４１】φ₁がアクティブの間に、第１ステージＳ
Ｔ_iの比較手段７０は、加えられる入力電圧Ｖ_iと比較
電位Ｖ_r／４を比較して、３ステート・ロジックデジタ
ルデータを比較の結果に基づいて生成する。φ₁がアク
ティブの時の周期の終わりの前に、スイッチング信号Ｃ
Ｋは、制御手段６０′に依って第１ステージＳＴ_iの各
々スイッチ駆動手段４、５に印加されて、ステージＳＴ
_iの電圧記憶回路ＶＳＣ₁とＶＳＣ₂の各々のスイッチ
エレメント１がオフに切り替えられるようにするので、
第１ステージＳＴ_iの入力電圧Ｖ_i1がこれらの回路の各
々の記憶コンデンサー２の各々に記憶される結果にな
る。

【０１４２】制御手段６０′は、次にφ₁の作動をオフ
にしてφ₂を作動し第１ステージＳＴ_iを出力構成に切
り替える。この構成に於いて、ステージのスイッチエレ
メント５１乃至５４はオフ条件になり、ステージのスイ
ッチエレメント５５と５６はオン条件になる。電圧調整
手段５８は従って電圧記憶回路ＶＳＣ₁とＶＳＣ₂の各
々記憶コンデンサー２の間で直列に接続されるので、選
ばれたオフセット電圧Ｖ_OS（デジタルデータａに基づい
て −Ｖ_r，０，＋Ｖ_r）が電圧記憶回路ＶＳＣ₁とＶ
ＳＣ₂の各々共通ターミナルＣＯＭ₁とＣＯＭ₂の間に
加えられる。そこで、アナログ変換電圧Ｖ_Cは、電圧調
整手段５８に依って電圧記憶回路ＶＳＣ ₁とＶＳＣ₂の
各々の共通ターミナルＣＯＭ₁とＣＯＭ₂の間に加えら
れる選ばれたオフセット電圧Ｖ_OSに依って記憶されてい
た入力電圧Ｖ_i1の２倍と異なる（すなわち、Ｖ_C1＝２Ｖ
_i1＋Ｖ_OS）ステージＳＴ_iの第１と第２の出力ノードＯ
₁とＯ₂の間に生成される。

【０１４３】従って、前述の表２に従って、電圧変換ス
テージＳＴ_iに依って生成される変換電圧Ｖ_C1は、Ｖ_i1
と比較電位Ｖ_r／４の間の比較の結果に基づいて、２Ｖ
_i1−Ｖ_r、２Ｖ_i1、または２Ｖ_i1＋Ｖ_rになることがで
きる。図１０に図示されているように、ＡＤＣの電圧変
換ステージは直列に接続されているので、第２電圧変換
ステージＳＴ₂ はその入力電圧Ｖ_i2として第１電圧変換
ステージＳＴ_iに依って生成されるアナログ変換電圧Ｖ
_C1を受ける。前述のように、第２ステージＳＴ₂のスイ
ッチエレメント５１乃至５６は、第１ステージＳＴ_iの
スイッチエレメント５１乃至５６が出力構成の時に入力
構成にφ₂が制御されるので、第２ステージＳＴ₂は、
第１ステージＳＴ_iに依って生成される比較電圧Ｖ_C1の
その比較動作を、遅れることなく始めることができる。
第２ステージＳＴ₂のスイッチ駆動手段４乃至５のスイ
ッチング信号ＣＫは、（φ₁がアクティブの間のスイッ
チ駆動手段４、５のケースのような第１変換ステージＳ
Ｔ _iよりむしろ）そこでφ₂がアクティブの間に生成さ
れるので、第１ステージＳＴ_iのアナログ変換電圧Ｖ_C1
が第２ステージＳＴ₂に記憶される。φ₂がアクティブ
の時の周期の終わりの後で、φ₁は、再びアクティブに
なり、第２ステージＳＴ₂を出力構成に切り替える。そ
れは、従って、アナログ変換電圧Ｖ_C2を前の（第１）ス
テージのアナログ変換電圧Ｖ_C1に基づいて生成する。

【０１４４】アナログ変換電圧Ｖ_C2は、次のステージＳ
Ｔ₃ の入力に加えられ且つ順に（φ ₁がアクティブの次
の周期に於いて）アナログ変換電圧Ｖ_C3に変換される。
次の電圧変換動作は従って制御信号φ₁とφ₂の作動の
各々“スワップ”で行われる。制御信号φ₁とφ₂が各
々アクティブの周期ｔ₁ とｔ₂はコンバーターの第１と
第２のクロック位相を構成し、第２の位相はコンバータ
ーの各々次のクロック周期の第１クロック位相の終わり
の後に始まる。

【０１４５】第１ステージＳＴ_iは第２ステージＳＴ₂
が出力構成に切り替えられた後に（第１ステージに依っ
て与えられたばかりのアナログ変換電圧Ｖ_C1をアナログ
変換電圧Ｖ_C2に変換するために）入力構成に切り替え
られて戻るので、新しいアナログ入力電圧は、φ₁が再
び作動されるたびに、コンバーターに依って受けられる
ことができる。このようにして、ＡＤＣは新しい変換結
果（Ｎ個の３ステート・ビットに基づくデジタル出力ワ
ード）を全てのクロック周期に生成することができる。

【０１４６】与えられたステージの比較手段７０がステ
ージの印加入力電圧と比較電位を直接比較することは不
可欠な要素でない。比較は、一方で、コンパレーターの
電位と、他方で、電圧記憶回路に記憶されている入力電
圧、または比較の前にステージに依って与えられている
初期アナログ変換電圧の間で行われると思われる（そこ
でアナログ変換電圧は補正される）。

【０１４７】図１０に用いられているＮ個のステージの
代わりに、各々が交互に他の出力を抽出して繰り返し動
作する、ちょうど２つの電圧変換ステージを代わりに使
用できると思われる。この構成は、１つのクロック周期
（すなわち２つのクロック位相）を用いて、３ステート
・ロジック・デジタルデータの全ての２つのビットを生
成することになる。従って、Ｎビット変換を行うため
に、構成はＮ／２クロック周期をとることになり、これ
はＮ個のステージを使用するコンバーターより遥かに遅
くなる。要求される回路の大きさは、しかし小さくなる
と思われる。

【０１４８】本発明の異なる態様では、反復して動作す
る１個の電圧変換ステージだけを有する３状態（３ステ
ート）論理ＡＤＣを作ることも可能である。但しこの場
合、以下に図１１を参照して説明するように、電圧変換
ステージは図１０のＡＤＣの変換ステージＳＴ_iにおけ
る電圧記憶回路とは異なる構成の電圧記憶回路を有する
必要がある。

【０１４９】図１１において、３ステート論理ＡＤＣで
使用される電圧変換ステージ９０は、電圧変換ステージ
９０の第１及び第２入力ノードＩ₁ とＩ₂にそれぞれ接
続された第１及び第２の変形した電圧記憶回路ＶＳ
Ｃ₁′とＶＳＣ₂′を有する。各変形電圧記憶回路は、
これまでに図１乃至図７を参照して説明した入力スイッ
チエレメント１と、単一利得の増幅器エレメント３と、
ブートストラップスイッチ駆動手段４、５を有する。し
かしながら、各変形電圧記憶回路は、図１の電圧記憶回
路における１個のコンデンサー２の代わりに、第１の変
形電圧記憶回路ＶＳＣ₁′の場合にはＣ₁とＣ₃のラベ
ルを付けた２個のコンデンサーを、第２の変形電圧記憶
回路ＶＳＣ₂′の場合にはＣ₂とC₄の２個のコンデンサ
ーを有する。コンデンサーＣ₁乃至C₄は、通常同一の静
電容量であるが、これは電圧変換ステージ９０の正確な
動作のために必須ではない。

【０１５０】各変形電圧記憶回路は、更に数個のスイッ
チエレメント９１乃至１０６を有し、コンデンサーＣ₁
乃至C₄のそれぞれに４個のスイッチエレメントが関係し
ている。すなわち、スイッチエレメント９１、９２、９
５及び９６はコンデンサーＣ ₁に関係し、スイッチエレ
メント１０１、１０２、１０５及び１０６はコンデンサ
ーＣ₂に関係し、スイッチエレメント９３、９４、９７
及び９８はコンデンサーＣ₃に関係し、スイッチエレメ
ント９９、１００、１０３及び１０４はコンデンサーC₄
に関係する。

【０１５１】スイッチエレメント９１乃至１０６は、以
下により詳細に説明するように、ブートストラップスイ
ッチ駆動手段により生成される制御信号φ₁とφ₂に応
じてオン状態とオフ状態になる。各電圧記憶回路ＶＳＣ
₁′とＶＳＣ₂′に関係して、入力スイッチエレメント
１と電圧変換ステージ９０の関連する入力ノードI₁又は
I₂との間で、入力スイッチエレメントに直列に接続され
た入力分離スイッチエレメント４６、及び（増幅器エレ
メント３の出力ターミナルの）変形電圧記憶回路の出力
ノードと入力スイッチエレメント１の入力側との間に接
続されたフィードバックスイッチエレメント４８があ
る。入力分離スイッチエレメント４６とフィードバック
スイッチエレメント４８は、図８の電圧加算回路におけ
る同一の名称及び参照番号のスイッチエレメントに対応
し、同一の働きを行う。フィードバックスイッチエレメ
ント４８はいずれにしろ抵抗に置き換えることが可能で
ある。

【０１５２】電圧調整手段５８は、ほぼ図１０の電圧調
整手段５８に類似しており、第１及び第２変形電圧記憶
回路ＶＳＣ₁′とＶＳＣ₂′の間に接続される。更に、
コンパレーター手段７０は、図１０の各電圧変換ステー
ジSTi のコンパレーター手段に類似しており、変形電圧
記憶回路の各出力ノード間に接続される。電圧調整手段
５８は、更なる複数のスイッチエレメント５８１乃至５
８８を有する。６個のスイッチエレメント５８２乃至５
８４と、５８６乃至５８８はそれぞれペアでコンパレー
ター手段によって生成される３ステートデータ「ビッ
ト」a _iの論理レベルに応じて活性化される。この場
合、a _i＝−１の時に、スイッチエレメント５８２と５
８６が活性化され、その結果電圧調整手段５８の出力タ
ーミナルの間に生成されるオフセット電圧Ｖ_OSは、あら
かじめ定められた基準電圧＋Ｖr に等しくなる。a _i＝
０の時に、スイッチエレメント５８３と５８７が活性化
され、オフセット電圧Ｖ_OSはゼロになる。a _i＝＋１の
時に、スイッチエレメント５８４と５８８が活性化さ
れ、オフセット電圧Ｖ_OSは−Ｖr に等しくなる。

【０１５３】ステージ９０の第２及び第１入力ノードＩ
₂とＩ₁にそれぞれ接続される電圧調整手段５８の他の
２個のスイッチエレメント５８１と５８５の活性化につ
いて、以下に説明する。制御手段６１は、図１０の制御
手段６０′にほぼ類似しており、主（マスタ）制御信号
φ_1Mとφ_2Mを生成するだけでなく、それぞれ更にマスタ
制御信号ＳＡＭ _MとＣＯＮ_Mも生成する。マスタ制御信
号φ_1M、φ_2M及びＳＡＭ_Mは、各変形電圧記憶回路のブ
ートストラップスイッチ駆動手段４、５に印加される。
各変形電圧記憶回路のブートストラップスイッチ駆動手
段は、マスタ制御信号φ_1M、φ_2M及びＳＡＭ_Mに対応し
関連する変形電圧記憶回路のスイッチエレメントに印加
されるブートストラップ制御信号φ₁、φ₂及びＳＡＭ
ＰＬＥを発生させる。ブートストラップ制御信号の電位
は、変形電圧記憶回路の増幅器エレメント３の出力ター
ミナル電位に追従する。変形電圧記憶回路に関係するフ
ィードバックスイッチエレメント４８を活性化するのに
使用される制御信号ＣＯＮＶＥＲＴは、マスタ制御信号
ＣＯＮ_Mから導出されるブートストラップ制御信号であ
ってもよいが、それはブートストラップされるフィード
バックスイッチエレメント４８に印加される信号として
基本的ではないため、マスタ制御信号ＣＯＮ_Mを直接与
えることもできる。

【０１５４】図１１の電圧変換ステージ９０による変換
動作の開始時には、等価のデジタル信号に変換されるア
ナログ入力電圧が、電圧変換ステージ９０の第１及び第
２入力ノードＩ₁とＩ₂の間に印加される。印加された
アナログ電圧のサンプリングを容易にするために、制御
手段６１は、各変形電圧記憶回路において入力ノードＩ
₁とＩ₂をスイッチエレメント１と４６を介して変形電
圧記憶回路の増幅エレメント３の各入力に接続させるよ
うに関係するブートストラップ制御信号ＳＡＭＰＬＥを
活性化させるマスタ制御信号ＳＡＭ_Mを発生する。この
時、ＣＯＮＶＥＲＴ制御信号は非活性化され、フィード
バックスイッチエレメント４８はオフ状態である。

【０１５５】電圧調整手段５８のスイッチエレメント５
８１と５８５は、更に制御信号ＳＡＭＰＬＥによっても
活性化され、電圧調整手段の出力ターミナル電位はそれ
ぞれ第２及び第１入力ノードＩ₂とＩ₁の電位に等し
い。この時、他のスイッチエレメント５８２乃至５８４
と５８６乃至５８８は、オフ状態に保持される。入力電
圧のサンプリング中に制御信号φ₁が活性であると仮定
すると、スイッチエレメント９１、９５、１０１及び１
０５はオン状態であり、第１の変形電圧記憶回路ＶＳＣ
₁′におけるコンデンサーＣ₁は、上側のプレートが第
１入力ノードＩ₁に接続され、下側のプレートが第２入
力ノードＩ₂に接続される。同様に、第２の変形電圧記
憶回路ＶＳＣ₂′は、上側のプレートが第２入力ノード
Ｉ ₂に接続され、下側のプレートが第１入力ノードＩ₁
に接続される。従って、各コンデンサーＣ₁とＣ₂は印
加されたアナログ入力電圧のサンプリングを行うように
印加されたアナログ入力電圧を記憶する。

【０１５６】制御信号φ₁が活性である間、スイッチエ
レメント９４、９８、１００及び１０４は、オン状態に
あり、コンデンサーＣ₃とＣ₄は増幅器エレメント３の
各出力ターミナルの間に交互に平行に接続される。増幅
器エレメントは単一の利得を有しているため、サンプル
化されたアナログ入力電圧はφ₁の間各コンデンサーＣ
₃とＣ₄にも記憶される。

【０１５７】次に、ＳＡＭＰＬＥ制御信号は入力電圧の
サンプリングを終了するように非活性化され、制御信号
φ₁は活性化されたままである。ＳＡＭＰＬＥ制御信号
が非活性化された後、ＣＯＮＶＥＲＴ制御信号は変換動
作の残りの部分のために、活性化される。単位利得の増
幅器エレメント３の入力及び出力ターミナル電位は常に
等しいため、入力スイッチエレメント１の入力側及び出
力側ターミナルは、同一電位に保持され、エレメント１
は、関係する入力ノードＩ₁又はＩ₂の電位で付随して
生じる変化にかかわらず、オフ状態に安定的に保持され
る。

【０１５８】コンデンサーＣ₃とＣ₄で保持されるサン
プル化された入力電圧は、コンパレーター手段７０によ
り、図１０のＡＤＣにおけるのと同様の方法で、あらか
じめ定められた比較電位Ｖ_r／４と比較される。３ステ
ート論理デジタルデータ（＋１、０、−１）の第１ビッ
トａ₁ は、コンパレーター手段７０により比較結果に基
づいて生成される（表１参照のこと。）。

【０１５９】第１データビットａ₁が得られた後、電圧
調整手段５８のスイッチエレメント５８２乃至５８４と
５８６乃至５８８の各ペアは、第１データビットａ₁に
従って活性化される。このようにして、電圧調整手段５
８は、出力ターミナルの間に、あらかじめ定められたオ
フセット電圧Ｖ_OS（デジタルデータビットａ₁に対応し
た−Ｖ_r，０，＋Ｖ_r）の１つを生成する。制御信号φ
₁はまだ活性化したままであり、スイッチエレメント９
１、９５、１０１、及び１０５はすべてオン状態のまま
であり、スイッチエレメント３の各入力ターミナルの間
に、第１の列の接続が存在することになる。この第１の
列がコンデンサーＣ₁、電圧調整手段５８及びコンデン
サーＣ₂を構成する。このように、増幅器エレメント３
の各入力ターミナルの間の電圧は、コンデンサーＣ₁と
Ｃ₂に記憶されたサンプル化されたアナログ入力電圧に
第１データビットａ₁により選択されたオフセット電圧
Ｖ _OSを加えたものの２倍に等しい第１変換電圧Ｖ_C1であ
る。このように、電圧変換動作は、表２に従って行われ
る。

【０１６０】増幅器エレメント３の入力ターミナル電位
は、増幅器エレメント３によってバッファされており、
第１の変換電圧Ｖ_C1が増幅器エレメント３の各出力ター
ミナルの間に再生される。スイッチエレメント９４、９
８、１００及び１０４はすべてオン状態のままであり、
コンデンサーＣ₃とＣ₄は増幅器エレメント３の各出力
ターミナル間に相互に平行に接続され、それぞれが第１
の変換電圧Ｖ_C1を記憶する。

【０１６１】第１の変換電圧Ｖ_C1は、コンパレーター７
０によって基準電位Ｖ_r／４と比較され、第２データビ
ットａ₂が比較結果に応じて生成される。次に、制御手
段は制御信号φ₁を非活性化し、制御信号φ₂を活性化
する。同時に、第２データビットａ₂が電圧調整手段に
印加され、このデータビットａ₂に応じて新しいオフセ
ット電圧Ｖ_OSが選択される。制御信号φ₂を活性化する
ことにより、スイッチエレメント９３、９７、９９及び
１０３がオン状態になる。その結果コンデンサーＣ₃と
Ｃ₄は電圧調整手段５８に直列に接続され、増幅器エレ
メント３の各入力ターミナルの間に第２の列接続（Ｃ₃
−Ｖ_OS− Ｃ₄）が形成され、上記の第１の列接続（Ｃ
₁ −Ｖ_OS− Ｃ₂）と置き換わる。従って、この結果得
られる増幅器エレメント３の各出力ターミナルの間に生
成される新しい変換電圧Ｖ_C2は、第１の変換電圧Ｖ_C1に
新しく選択されたオフセット電圧Ｖ_OSを加えた値の２倍
に等しくなる。制御信号φ₂を活性化することにより、
スイッチエレメント９２、９６、１０２及び１０６はオ
ン状態になり、この新しい変換電圧Ｖ_C2は増幅器エレメ
ント３の各出力ターミナル間に平行に接続されるコンデ
ンサーＣ₁とＣ₂に記憶される。

【０１６２】新しい変換電圧Ｖ_C2は、コンパレーター手
段７０で基準電位Ｖ_R／４と比較され、次のデータビッ
トａ₃を生成する。次いで、制御信号φ₂は非活性化さ
れ、制御信号φ₁が活性化され、更に、データビットａ
₃が電圧調整手段に印加され、新しいオフセット電圧Ｖ
_OSが選択される。制御信号φ₁が活性化されるので、第
１の列接続（Ｃ₁ −Ｖ_OS− Ｃ₂）が増幅器エレメント
入力ターミナルの間の第２の列接続（Ｃ₃ −Ｖ_OS− Ｃ
₄）に置き換わり、コンデンサーＣ₃とＣ₄はその結果
得られる新しい変換電圧Ｖ_C3を記憶する。

【０１６３】その後、制御信号φ₁とφ₂が交互に活性
化され、新しいデータビットａ_iと新しい変換電圧がそ
れぞれ連続した制御信号位相の間生成される。図１０を
を参照して説明したように、データビットａ_iはＡＤＣ
のデータ処理手段８０（図示せず）に印加され、もとも
と印加されたアナログ電圧を表すデジタル出力ワードを
生成するように処理される。図１１の電圧変換ステージ
は、Ｎ個の３ステートビットに基づくデジタル出力ワー
ドを生成するのにＮ個のクロック位相が必要であること
がわかる。

【０１６４】各増幅器エレメント３において、入力ター
ミナル電位は出力ターミナル電位に等しいため、制御信
号φ₁又はφ₂のいずれかが活性である時には、第１変
形電圧記憶回路ＶＳＣ₁′のスイッチエレメント１、４
８、９１、９２、９３及び９４、及び第２変形電圧記憶
回路ＶＳＣ₂′の対応するスイッチエレメント１、４
８、１０３、１０４、１０５及び１０６の各スイッチエ
レメントは、２個のターミナルにわたって電圧を有しな
いことが理解される。

【０１６５】コンデンサーの上側のプレートに接続され
るスイッチエレメント９１乃至９４と１０３乃至１０６
は、オーバーラップ無しに切り換えできる（すなわち、
スイッチオフの後遅延無しに切り換えられる。例えば、
スイッチエレメント９２がオンになる前にスイッチエレ
メント９２はオフする。）。これは、これらのスイッチ
エレメントが接続される４個のノード（増幅器エレメン
トの入力ターミナル、増幅器エレメントの出力ターミナ
ル、及び２個のコンデンサーのそれぞれの上側のプレー
ト）は、切り換えの前後（すなわち、各制御信号位相が
φ₁からφ₂に変化する等）で同一の電圧を有するため
である。この上側のプレートに関係するスイッチ９１乃
至９４と１０３乃至１０６がオーバーラップすることな
しに切り換わることにより、制御信号の発生が簡単にな
る。

【０１６６】ここで、コンデンサーの下側のプレートに
接続されるスイッチ９５乃至１０２は、電荷注入効果を
避けるため、コンデンサーの上側のプレートに接続され
るスイッチエレメント９１乃至９４と１０３乃至１０６
の切り換えの後、所定の短時間で切り換えられることが
重要である。この所定の短時間は、この時間の間各増幅
器エレメント３の入力ターミナルが他の増幅器エレメン
ト３の出力ターミナルに効果的に組み合わされるという
観点から最小化され、正のフィードバックが生じる。こ
の正のフィードバックの効果は、増幅器エレメントが単
位利得を有する場合にはあまり重要でないが、電圧変換
ステージ９０をこの状態にする必要がある絶対的に必要
な時間より長くこの状態にするのを避けるのが望まし
い。これにより、上側のプレートに接続されるスイッチ
エレメント９１乃至９４と１０３乃至１０６が設定され
ると同時に、下側のプレートに接続されるスイッチエレ
メント９５乃至１０２が切り換わる。

【０１６７】第１の変形電圧記憶回路ＶＳＣ₁′は、基
板を覆う材料の導電性と逆の導電性の１個以上のウエル
に形成されることが望ましく、そのウエル又は各ウエル
の電位は第１の変形電圧記憶回路の増幅器エレメント３
の出力ターミナル電位に対して固定される。これと同様
のことが、第２の変形電圧記憶回路のＶＳＣ₂′のスイ
ッチエレメント１と１０３乃至１０６にも適用される。
このスイッチエレメントの配置により、図１乃至図７の
電圧記憶回路に関連して既に説明したのと同一の基本的
な方法で、変形電圧記憶回路の寄生静電容量をブートス
トラップすることが可能になる。

【０１６８】図１２の電圧変換ステージでは、第１の電
圧変換動作が、最初のクロック位相中にアナログ入力電
圧がサンプリングされ、このサンプリングは直ちに終了
する。これにより、変換動作が高速化されるが、サンプ
リング中にコンデンサーＣ₁とＣ₂の下側のプレートを
入力ノード電位に充電するためのべつのスイッチエレメ
ント（電圧調整手段５８と一体に示されているエレメン
ト５８１と５８５）を備える必要がある。これらのスイ
ッチエレメント５８１と５８５を除いて単に最初のクロ
ック位相で（ａ₁を得るために）比較動作を行うことも
可能であり、第１の電圧変換動作は次のクロック位相で
実行される。

【０１６９】図１０又は１１を参照して既に説明した電
圧変換ステージは、適当な変形を加えることにより、倍
電圧及びオフセット動作を必要とするほかのアナログ・
デジタル・コンバーターに適用可能である。図１０を参
照して既に説明した電圧変換ステージの列を有するＡＤ
Ｃでの電力消費を最低にするため、「スケール化」した
連続ステージにするのが効果がある。この点は、図１２
を参照してより詳しく説明される。

【０１７０】図１２に、図１０に図示されているＡＤＣ
の最初の３つのステージが概略的に描かれている。第１
ステージの記憶コンデンサー２は各々静電容量Ｃをもっ
ていて、増幅器エレメント３のトランジスターは各々チ
ャンネル幅Ｗであり、増幅器エレメント３のこれらのト
ランジスターの各々に流れる電流はＩである。第２ステ
ージに於いて、記憶コンデンサー２は各々静電容量がＫ
Ｃであり、ここで１／ｋが予め設定されたスケーリング
・ファクター（ｋ＜１）の時に、増幅器エレメント３の
トランジスターは各々幅がｋＷであり、各々トランジス
ターを流れる電流はｋＩになる。同様に、第３ステージ
に於いて、静電容量はｋ²Ｃ、トランジスター・チャン
ネル幅はｋ²Ｗ、トランジスターの電流はｋ²Ｉにな
る。

【０１７１】従って、各々次のステージは、少なくとも
これらの３つのパラメータがスケーリング・ファクター
１／ｋに依って関係されている限りスケールされる。そ
の結果、第１ステージで消費される電流に関して表され
る、デバイスで消費される総電流は、１＋ｋ＋ｋ²＋ｋ
³＋…… になる。各々ステージは１／ｋのノイズパワ
ーをその自らの入力にもっているが、しかし、ＡＤＣの
入力ターミナルに対して、これは前のステージの利得の
積に依って減少される。例えば、第２ステージのノイズ
パワー＝１／ｋ、前のステージの電圧利得（このケース
では第１ステージの電圧利得）＝２、従ってノイズパワ
ーは、入力ノイズパワーに対して、１／ｋになる。

【０１７２】従って、全てのステージの入力の総ノイズ
パワーは、１＋１／４ｋ＋１／１６ｋ²＋１／６４ｋ³
＋……になる。例えば、ｋ＝１／２の時には、総ノイズ
＝１＋１／２＋１／４＋１／８＋……＝２になる。同様
に、ｋ＝１／２を前述の総電流の式に代入すると、総電
流＝１＋１／２＋１／４＋１／８＋……＝２になる。

【０１７３】全パワー一定の場合、全てのサイズはパワ
ー加算の結果に依って割り算されなければならない、す
なわち、入力ノイズは同じファクターで掛け算され、次
式のように表される。

【０１７４】

【数１】

【０１７５】入力ノイズは、ｍ＝１、すなわちｋ＝１／
２の時に最小になる。前述の分析から、ＡＤＣの最小総
消費電力の最適のスケーリング・ファクターは２になる
ことが明らかである。これは、最小ノイズレベルを与え
られた消費電力に、または最小消費電力レベルを与えら
れノイズレベルに提供する。従って、各々ステージは前
のステージのサイズの実質的に半分になる。この場合、
総消費電力は第１ステージの消費電力の２倍に等しくな
り、なおかつ、総ノイズパワーは第１ステージのノイズ
パワーの２倍に等しくなる。

【０１７６】図１３は、16ステージＡＤＣの場合にスケ
ーリング・ファクター１／ｋをもつ総電流とノイズの変
化の様子を示している。図１３に示すように、与えられ
たパワー消費に対して最小のノイズと与えられノイズレ
ベルに対して最小のパワー消費は各々スケーリング・フ
ァクター１／ｋ＝２の時に現れる。前述の分析は変換ス
テージのスケーリングがＡＤＣの全てのステージに適用
されることを示しているが、実際に、ステージのスケー
リングは、１６ステージ列（１７ビットＡＤＣ）の場
合、これは、最後のステージが第１ステージのサイズの
１／２¹⁶＝１／６５５３６倍だったことを意味している
ので、最終ステージまで続けることができない。

【０１７７】シリーズの特定のステージに於いて、ステ
ージ・サイズが適度に小さくなる時に、全ての次のステ
ージは同じサイズにされる、すなわち、これは、ノイズ
を少し大きくするが、広い範囲のサイズが要求されない
ことを意味している。例えば、スケーリングが６つのス
テージの後に停止する場合、最小ステージのサイズ（６
番目と全ての次のステージに用いられる）は第１ステー
ジのサイズに対して１／３２になる。この場合、全パワ
ー＝１＋１／２＋１／４＋１／８＋１／１６＋１／３２
＋１／３２＋１／３２＋……になる。

【０１７８】いちど最小ステージサイズが選択される
と、該サイズのステージは、最大のステージを形成する
ために平行にされる（またはレイアウトで“ストレッチ
される”）ことができる“ユニット”ステージとしてデ
ザインされることができる。例えば、ユニットステージ
が第１ステージに対して１／３２のサイズになる場合、
第１ステージ＝３２の平行ユニット、第２ステージ＝１
６の平行ユニット、第３ステージ＝８の平行ユニットに
なる。

【０１７９】サイズが 1/32 のユニットステージを使用
するＡＤＣのチップに関して１つの考えられるレイアウ
トが図１４に図示されている。表３は与えられた最小サ
イズのステージの場合、最適スケーリング・ファクター
１／ｋは、１５ステージＡＤＣ（１６ビット）のケース
の異なる最小ステージに最適のスケーリング・ファクタ
ーを示す表である。表３から明らかなように、最適のス
ケーリング・ファクターは非常に２に近い。

【０１８０】

【表３】

【０１８１】スケーリングが停止されない時の最適ノイ
ズパワー値４．０と比べると、１／３２の最小ステージ
サイズは約１０％または０．４６dBの全てのパワーの増
加またはノイズの増加の結果になるが、１／１６の最小
ステージサイズは、パワーまたはノイズを約２５％また
は０．９９dBだけ増加する結果になる。これらの２つの
最小ステージ・サイズは好ましい対策になると思われ
る。

【０１８２】前述のようなスケーリングは、本発明の別
の態様に於いて、電圧変換ステージの列を有する任意の
適切なタイプのアナログ・デジタル・コンバーターに効
果的に応用されることができる。例えば、スケーリング
を前述のEP−B −0214831 に説明されている電圧変換回
路に、その文献に前述の複数のステージが直列に互いに
接続されていたケースに、応用することも可能と思われ
る。

【０１８３】図１０のＡＤＣに依って費やされる電流
は、記憶コンデンサー２の静電容量に直接比例し且つ変
換率に逆比例する。これは、高い分解能と高い変換率に
対してもパワーがとうぜん増加されることを意味してい
る。しかし、１６ビット１０Ｍｓ／ｓのコンバーターは
０．５Ｗ未満しか消費しないことが推定される。これ
は、変換率を１Ｍｓ／ｓに下げると、パワーは５０ｍＷ
または１００ｋｓ／ｓで５ｍＷに減少されることを示唆
している。

【０１８４】低い分解能（例えば１２ビット）の場合、
パワーと面積は、静電容量が非常に小さいので急激に減
少する。１２ビット５０Ｍｓ／ｓのコンバーターは、異
なる変換ステージに依って与えられるデジタルデータを
処理するために要求されるデジタル論理回路の消費電力
を含めて２００ｍＷを消費すると推定される。これは、
従来のコンバーターと比べると遥かに改善された電力／
速度のつりあいのとれた関係を示している。その１つの
主な理由は、直列の各々ステージが、前のステージのサ
イズと電力の半分になり、第１ステージの約２倍となる
コンバーターの総電力を与えることができるためであ
る。これは大幅な減少をチップサイズに提供し、１６ビ
ットＭｓ／ｓのコンバーターは適切な処理で１０mm²よ
り狭い面積しか占めないと推定される。

【０１８５】倍電圧回路と比較手段に他に、Ｎビット出
力ワードのＡＤＣのデジタル論理回路は（Ｎ−１）²の
Ｄ型タイプ・フリップフロップと（Ｎ−１）フルアダー
を搭載していて、全てが変換率でクロック計時される。
１６ビット分解能の場合、これは、約２０００の基本セ
ル・カウントと、１６ビット分解能で推定アナログ消費
電力の約２５％の消費電力を５Ｖと１０ＭＨｚで与える
（１５ビット分解能の場合、アナログ消費電力は４のフ
ァクターだけ減少されると思われる）。

【０１８６】前述のように、ＡＤＣの電圧変換ステージ
の増幅器エレメント３の各々の利得は完全に単位値にな
る。そうでない場合、利得エラーを伝搬機能に導くこと
とは別に、更なる利得エラーが、寄生静電容量が完全に
ブートストラップされないので生じる結果になる。これ
らのエラーに起因する非直線性は、各々ステージで用い
られる基準電圧Ｖ_rを列のステージと共に少し調整すれ
ば補正されることができる。例えば、０．１％の利得エ
ラーを補正するには、Ｖ_rを各々次のステージに対して
０．１％だけ減少すればよい。

【０１８７】代わりに、または更に、デジタルデータを
各々ステージから受けるデジタルデータ処理手段８０
は、次のステージのデジタルデータを機能的に調整すれ
ば、アナログ回路の電圧変換エラーに対して任意に要求
される補正を実施できる。高速動作が可能なＡＤＣを生
成するには、スイッチエレメントおよびステージの増幅
器エレメントの動作が十分に高速であることが基本条件
になる。単位利得増幅器エレメント３は通常の演算増幅
器より遥かに高速にデザインされることができて、なお
かつ、ＳＰＩＣＥシミュレーションは５０ｎｓの安定時
間（１０Ｍｓ／ｓの変換率に対応している）は適切な処
理で１６ビットの精度に具体的に相応していることを示
していた。デプレションモードＮＭＯＳバッファを用い
て且つ一部の分解能を犠牲にすると、１０ｎｓの安定時
間が、１２ビットの精度に対して可能になる。これは、
図１０のデザインに基づくＡＤＣはＨＤＴＶのようなア
プリケーションに使用可能であることを示唆している。

【０１８８】回路のノイズは図１０のＡＤＣでは重要な
問題でない、何故ならば、増幅器エレメントに起因する
ノイズは、それが増幅器エレメントに達する前に、アナ
ログ入力電圧の倍圧に依って効果的に減少されるからで
ある。増幅器エレメントは、それらが kT/C ノイズより
少ないノイズに関連するようにデザインされることがで
きるが考えられる。この kT/C ノイズは、任意に切り替
えられるコンデンサー回路に於いて与えられ記憶されて
いる電圧サンプルの精度を制約する熱ノイズが原因であ
り、なおかつ、非常に小さいコンデンサーが用いられる
ことを妨げる。１６ビットの信号とノイズの比率の場
合、少なくとも１０ｐＦの記憶コンデンサーが次のステ
ージに要求され、各々後のステージで半分に減少するこ
とが推定される。

【０１８９】最高の特性とするために、図１０のＡＤＣ
は、ｐ−ウェル（ｎ−基板）ＣＭＯＳプロセスに依っ
て、望ましくはデプレション・モード・デバイスを用い
て好都合に生成される。十分に大きい電圧スイングを得
ることは単独の５Ｖ電源を用いても難しい（小さい電圧
スイングは、低いノイズ・レベルが異なるステージを形
成する回路に要求されることを意味している）、なおか
つ、この問題は３．３Ｖのような低い電源電圧で益々難
しくなる。

【０１９０】しかし、ＡＤＣのデバイスは、それらが直
列に接続されているので、完全に電源電圧に印加される
わけでない。すなわち、ソース／ドレイン・ダイオード
だけが高電圧に印加されるが、これでさえも電源電圧と
同じ大きさでない。最大電圧（５Ｖ）はウェル基板の接
合部に生成される。この観点から、±３Ｖ（または±
３．３Ｖ）正負両電源を、０Ｖ〜＋３Ｖの範囲で作動す
る（最小限の幾何学的形状の）デジタル回路と、±3Vを
使用するアナログ回路と共に使用することが望ましいと
思われる。この正負両電源アプローチは、入力信号が０
Ｖの何れかの側にスイングできるので直流結合されるこ
とができる大きな長所も有している。デジタルの消費電
力も実効デジタル論理電源電圧の低下に従って減少さ
れ、なおかつ、これは十分な減少を総消費電力に与える
と思われる。

【０１９１】より小規模の幾何学的形状は、最大クロッ
ク周波数の向上を、これがアナログ消費電力に依って制
限されない場合でも可能にすることができる。分割式電
源装置の主な長所は、従って、ＡＤＣの動作の最高速度
を向上すると思われる向上されるデジタル速度と減少さ
れる消費電力にある。

【０１９２】

【発明の効果】本発明により、増幅器エレメントの浮遊
容量のために生じるコンデンサと増幅器エレメントとの
間の電流が低減されるため、コンデンサに蓄積される電
荷により生じる電圧の変動が低減され、電圧記憶回路の
精度が向上する。

【図面の簡単な説明】

【図１】本発明を具体的に実施する電圧記憶回路の回路
図を示している。

【図２】図１の回路に搭載されている増幅器エレメント
の１つの設計例を示している。

【図３】図１の回路で使用している増幅器エレメントの
別の設計例を示している。

【図４】図１の回路に搭載されている入力スイッチ・エ
レメントを更に詳細に示している。

【図５】増幅器エレメントの別の設計を、図１の回路で
使用している、スイッチ・ドライブ手段の事例と共に示
している。

【図６】図１の回路の集積回路基板上での考えられるレ
イアウトの１つを示す図であり、（Ａ）が平面図を、
（Ｂ）が断面図を示している。

【図７】図１の回路の集積回路基板上での考えられるレ
イアウトの別つの例を示す図であり、（Ａ）が平面図
を、（Ｂ）が断面図を示している。

【図８】図１に図示されている電圧記憶回路を使用する
電圧加算回路の回路図を示している。

【図９】図１に図示されている２つの電圧記憶回路を使
用する倍電圧回路の回路図を示している。

【図１０】複数の変換ステージを備えていて、各々が図
９の倍電圧回路に基づいている、アナログ・デジタル・
コンバーターの一部の回路図を示している。

【図１１】単一の変換ステージを有する前述の本発明の
第２の態様のアナログ・デジタル・コンバーターの部分
的な回路図を示す図である。

【図１２】図１０のコンバーターにおいてステージを或
る値から次の値にスケーリング・ファクターに依ってス
ケーリングする長所を示す、図１０のコンバーターの部
品の略図である。

【図１３】16のステージをもつ図１０に図示されている
コンバーターのケースに於いて、コンバーターの総消費
電力とスケーリング・ファクターの間の関係と、コンバ
ーターの総ノイズ量とスケーリング・ファクターの間の
関係を示すグラフである。

【図１４】チップに関して図１０のコンバーターのレイ
アウトの１つの例を示す略図である。

【図１５】従来の電圧記憶回路の回路図を示している。

【図１６】図１５の従来例の回路に搭載されている増幅
器エレメントを更に詳細に示している。

【符号の説明】

１…スイッチエレメント２…記憶コンデンサー３…増幅器エレメント４…電位生成回路（スイッチ駆動手段）５…セレクター回路（スイッチ駆動手段） 31…カスケードソースフォロア 32…電流ソース 33…入力トランジスター 34…カスケードトランジスター 35…バイアス発生器 44…ブートストラップコンデンサー

Claims

【特許請求の範囲】

【請求項１】第１のプレートは回路の入力ターミナル
に入力スイッチ・エレメントを経由して接続されてい
て、第２のプレートは回路の共通ターミナルに接続され
ていて、回路が作動中に前記の入力ターミナルと共通タ
ーミナルの間に記憶される入力信号が印加される記憶コ
ンデンサーと、前記の第１のプレートに接続された入力と回路の出力タ
ーミナルに接続されている出力を有し、前記出力ターミ
ナルと共通ターミナルとの間に、前記記憶コンデンサー
に記憶されている電圧に基づいて出力信号を生じさせる
増幅器エレメントとを備え、該増幅器エレメントは、デバイスの第１と第２の電流路
の電極の間に設けられた制御可能な電流路を備えていて
且つ前記の制御可能な電流路の電流の大きさを制御する
ための電位が加えられる制御電極も備えている電気入力
デバイスを備えていて、前記の制御電極は、前記の記憶コンデンサーの第１のプ
レートに接続されていて、なおかつ、前記の第１と第２
の電流路の電極は電位追従手段に接続されているので第
１電流路電極電位と第２電流路電極電位が共に制御電極
電位に追従できて、また、電流が前記の制御可能な電流
路を流れるので、第１と第２の電流路の電極の各電位は
前記の記憶コンデンサーの第１のプレートの電位に対し
て実質的に固定されて保持される電圧記憶回路。
【請求項２】前記電位追従手段は、前記第１電流路の
電極に第１電流路電極電位を制御電極電位に追従させる
ために接続されている電流ソースと、前記の第１と第２
の電流路の電極の間に第２電流路電極電位を第１電流路
電極電位に追従させるために機能的に接続されているア
クティブフォロア手段とを備える請求項１に記載の電圧
記憶回路。
【請求項３】前記電気入力デバイスはＦＥＴ入力トラ
ンジスターであり、前記制御電極がＦＥＴ入力トランジ
スターのゲート電極であり、前記第１電流路の電極が前
記ＦＥＴ入力トランジスターのソース電極であり、前記
第２電流路の電極が前記ＦＥＴ入力トランジスターのド
レイン電極であり、なおかつ、前記制御可能な電流路は
前記ＦＥＴ入力トランジスターのドレイン─ソースチャ
ンネルに依って与えられる請求項２に記載の電圧記憶回
路。
【請求項４】前記アクティブフォロア手段はそのドレ
イン─ソースチャンネルに前記ＦＥＴ入力トランジスタ
ーのドレイン─ソースチャンネルと直列に接続されてい
るカスケードＦＥＴトランジスターを備えており、該カ
スケードされたトランジスターのソース電極電位はその
ゲート電極電位に追従し且つ前記ＦＥＴ入力トランジス
ターのソース電極と前記カスケードされたトランジスタ
ーのゲート電極の間で実質的に一定の電位差を保持する
ために機能的に接続されているバイアス発生器も備えて
いる請求項３に記載の電圧記憶回路。
【請求項５】前記増幅器エレメントは第１と第２の実
質的に同じ回路部から作られていて、第１の部分が前記
入力デバイスを含んでいて、且つ前記アクティブフォロ
ア手段と第２の部分が前記電流ソースを含んでいる請求
項２乃至４の何れかに記載の電圧記憶回路。
【請求項６】前記入力スイッチエレメントはそのスイ
ッチング電極の電位に基づいて作動する電気入力スイッ
チエレメントであり、当該回路は、スイッチング電極電
位を入力ターミナル電位にエレメントがオン状態にある
時に追従させるように接続されているスイッチ駆動手段
を更に備え、これによりスイッチング電極電位を入力タ
ーミナル電位に対して実質的に固定されて保持し、なお
かつ、スイッチング電極電位を入力ターミナル電位に対
して変化させるように作動でき、エレメントはオン状態
からオフ状態に変えられることができる請求項１乃至５
の何れかに記載の電圧記憶回路。
【請求項７】前記スイッチング電極電位は前記出力信
号から導出される請求項６に記載の電圧記憶回路。
【請求項８】前記スイッチ駆動手段は、前記出力ター
ミナルに機能的に接続されていて、なおかつ、それに依
って受信されるスイッチング信号に基づいて、前記入力
スイッチエレメントをオン状態に保持するためにはオン
電位を、又は前記の入力スイッチエレメントをオフ状態
に保持するためにはオフ電位を加えるように作動でき
て、前記オンとオフの電位は前記出力ターミナルの電位
に対してそれぞれ実質的に固定されるが互いに予め設定
された値だけ異なる請求項７に記載の電圧記憶回路。
【請求項９】前記出力ターミナルの電位に対してそれ
ぞれ固定された電位となるために前記出力ターミナルに
動作的に接続されている各第１と第２のバイアスライン
を備え、第２バイアスラインの電位は前記オンとオフの
電位の１つと等しくて且つ前記第１と第２のバイアスラ
イン間の電位差は前記の予め設定された値より大きいか
或いは等しく、前記スイッチ駆動手段は、ブートストラップコンデンサ
ーを備えており、該ブートストラップコンデンサーの１
つのプレートは前記スイッチング電極に前記スイッチン
グ電極電位を与えるために接続されていて、且つ前記ブ
ートストラップコンデンサーの両方のプレートと前記バ
イアスラインに接続されている接続手段も備えており、該接続手段は、スイッチング電極電位がオンとオフの電
位の１つからこれらの電位の他のものに変えられる時
に、ブートストラップコンデンサーの前記の第１のプレ
ートを前記第２バイアスラインに接続し、第２のプレー
トを前記の第１バイアスラインに接続するように作動す
る充電構成から、前記第１のプレートを第２バイアスラ
インから分離し、前記第２のプレートを前記の第２バイ
アスラインに接続するように作動する浮遊構成に切り替
えることができ、これにより前記第１のプレートの電位
が第２バイアスラインの電位から前記の予め設定された
値だけそれと異なる電位に変えられることを可能にした
請求項８に記載の電圧記憶回路。
【請求項１０】前記出力ターミナルの電位に対してそ
れぞれ固定された電位となるために前記出力ターミナル
に機能的に接続されている第１と第２と第３のバイアス
ラインを備え、該第３バイアスラインの電位は前記オン
とオフの電位の１つと等しく且つ前記第１と第２のバイ
アスライン間の電位差は前記の予め設定された値より大
きいか或いは等しく、前記スイッチ駆動手段は、ブートストラップコンデンサ
ーを備えており、該ブートストラップコンデンサーの第
１のプレートは前記のスイッチング電極電位を与えるた
めに前記のスイッチング電極に接続されており、且つ前
記ブートストラップコンデンサーの両方のプレートと前
記のバイアスラインに接続されている接続手段も備えて
おり、該接続手段は、スイッチング電極電位がオン状態とオフ
状態の電位の１つからこれらの電位の他のものに変えら
れる時に、前記ブートストラップコンデンサーの前記第
１のプレートを前記第３バイアスラインに接続し、第２
のプレートを前記第１バイアスラインに接続するように
作動する充電構成から、前記第１のプレートを第３バイ
アスラインから分離し、前記第２のプレートを前記第２
バイアスラインに接続するように作動する浮遊構成に切
り替えることができ、これにより前記第１のプレートの
電位が第３バイアスラインの電位から前記の予め設定さ
れた値だけそれと異なる電位に変えられることが可能で
ある請求項８に記載の電圧記憶回路。
【請求項１１】前記電気入力スイッチエレメントはＭ
ＯＳＦＥＴトランジスターであり、且つ前記のオンとオ
フの電位の１つが前記出力ターミナルの電位と実質的に
同じである請求項８，９又は１０のいずれかに記載の電
圧記憶回路。
【請求項１２】１つの基板の上に形成されていて、前
記の入力スイッチエレメントと前記の増幅器エレメント
の入力デバイスは前記の基板を覆う材料のウェルとは逆
の導電性タイプの１つまたは複数のウェルの内部に配置
されていて、そのウェル或いは各ウェルの電位を前記第
１のプレートの電位に追従させる手段がそこにある、請
求項１乃至１１の何れかに記載の電圧記憶回路。
【請求項１３】前記記憶コンデンサーも前記ウェルの
内部に配置されている請求項１２に記載の電圧記憶回
路。
【請求項１４】１つまたは複数の導電性シールドがそ
のウェル或いは各ウェルの部分に延長されていて、なお
かつ、そのシールド或いは各シールドの電位を前記第１
のプレートの電位に追従させる手段も備えている請求項
１２又は１３に記載の電圧記憶回路。
【請求項１５】前記増幅器エレメントの第１の部分は
前記の１つまたは複数のウェルの内部に配置されてい
て、なおかつ、前記増幅器エレメントの第２の部分は１
つまたは複数の更なるウェルの内部に形成されていて、
導電性のタイプはそれぞれ基板の周囲領域のタイプと逆
であり、そのウェル或いは各更なるウェルの電位は回路
の電源ラインの電位に対して実質的に固定されている請
求項１２、１３、または１４に記載の電圧記憶回路。
【請求項１６】前記入力ターミナルと前記入力スイッ
チエレメントの入力側の間に挿入されていて、入力スイ
ッチエレメントの入力側の電位を、エレメントがオフ状
態に変えられた後に、記憶コンデンサーの前記第１のプ
レートの電位に対して実質的に固定して保持するための
入力電位保持手段を更に備える請求項６乃至１５の何れ
かに記載の電圧記憶回路。
【請求項１７】前記入力電位保持手段は、前記入力ス
イッチエレメントと直列に接続されていて、なおかつ、
前記入力スイッチエレメントがオフ状態に変えられた後
に、そのエレメントの入力側を前記入力ターミナルから
分離するように作動できる更なるスイッチ・エレメント
を備えている請求項１６に記載の電圧記憶回路。
【請求項１８】前記入力電位保持手段は前記入力スイ
ッチエレメントの入力側と前記記憶コンデンサーの前記
第２プレートの間に接続されている補助コンデンサーを
更に備えている請求項17に記載の電圧記憶回路。
【請求項１９】前記入力電位保持手段は、前記増幅器
エレメントと前記入力スイッチエレメントの入力側の間
に接続されているフィードバックスイッチエレメントを
更に備え、該フィードバックスイッチエレメントは、前
記入力スイッチエレメントの入力側がそのように分離さ
れている間に、そこに記憶コンデンサーの前記第１プレ
ートの電位から導出された電位を加えるように作動でき
る、フィードバックスイッチエレメントを更に備えてい
る請求項１７又は１８に記載の電圧記憶回路。
【請求項２０】前記の増幅器エレメントが実質的に単
一の利得を備えている請求項１乃至１９の何れかに記載
の電圧記憶回路。
【請求項２１】作動中に、第１と第２と第３の電位が
加えられる第１と第２と第３の入力ノードと、請求項２０に記載の電圧記憶回路と、該電圧記憶回路の出力ターミナルに接続されている出力
ノードと、前記入力ノードと前記電圧記憶回路に接続されていて、
電圧記憶回路の入力スイッチエレメントがオフ状態に変
えられた後に、入力構成から出力構成に切り替わること
ができて、前記入力構成は前記第１と第２の入力ノード
を電圧記憶回路の各入力ターミナルと共通ターミナルに
接続するように機能するので、前記電圧記憶回路の記憶
コンデンサーの前記第１と第２の電位間の電位差の記憶
を可能にし、前記の出力構成は前記電圧記憶回路の共通
ターミナルを前記第３入力ノードに接続するように機能
するので、前記出力ノードに於いて前記第３の電位と前
記第１と第２の電位間の記憶されている差の合計と実質
的に等しい出力電位を生成するスイッチング手段とを備
えている電圧加算回路。
【請求項２２】作動中に、第１のペアの入力電圧が加
えられる第１と第２の入力ノードと、第２のペアの入力
電圧が加えられる第３と第４の入力ノードと、第３のペ
アの入力電圧が加えられる第５と第６の入力ノードと、それぞれが請求項20に記載の電圧記憶回路である、第１
と第２の電圧記憶回路と、前記第１と第２の電圧記憶回路の各出力ターミナルに接
続されている第１と第２の出力ノードと、前記入力ノードと前記の電圧記憶回路に接続されてい
て、なおかつ、第１と第２の電圧記憶回路の各々入力ス
イッチ・エレメントがオフ状態に変えられた後に、入力
構成から出力構成に切り替わることができて、前記入力
構成は前記第１と第２の入力ノードを前記第１電圧記憶
回路の各入力ターミナルと共通ターミナルに接続し且つ
前記の第３と第４の入力ノードを前記の第２電圧記憶回
路の各入力ターミナルと共通ターミナルにも接続するよ
うに機能するので、前記第１電圧記憶回路の前記記憶コ
ンデンサーに於いて、前記第１ペアの２つの入力電圧の
間の第１の電位差の記憶を可能にし、前記第２電圧記憶
回路の前記記憶コンデンサーに於いて、前記第２ペアの
２つの入力電圧の間の第２の電位差の記憶を可能にし、
なおかつ、前記出力構成は第１と第２の電圧記憶回路の
各々共通ターミナルを第５と第６の入力ノードにそれぞ
れ接続するように機能するので、前記第１と第２の出力
ノードの間でペアの出力電圧を生成し、その間の電位差
は前記第３ペアの２つの入力電圧間の電位差と記憶され
ている第１と第２の電位差の間の差との合計に実質的に
等しいスイッチング手段を搭載している電圧加算回路。
【請求項２３】作動中に、２倍にされる入力電圧がそ
の間に加えられる第１と第２の入力ノードと、それぞれが請求項２０に記載の電圧記憶回路である、第
１と第２の電圧記憶回路と、該第１と第２の電圧記憶回路の各出力ターミナルにそれ
ぞれ接続されている第１と第２の出力ノードと、前記入力ノードと前記電圧記憶回路に接続されていて、
なおかつ、前記第１と第２の電圧記憶回路の各入力スイ
ッチエレメントがオフ状態に変えられた後に、入力構成
から出力構成に切り替わることができて、前記入力構成
は、前記第１入力ノードを前記第１電圧記憶回路の前記
入力ターミナルと前記第２電圧記憶回路の前記共通ター
ミナルの両方に接続し且つ前記第２入力ノードを前記第
２電圧記憶回路の前記入力ターミナルと前記第１電圧記
憶回路の前記の共通ターミナルの両方にも接続するよう
に機能するので、前記電圧記憶回路の各記憶コンデンサ
ーのをそれぞれ前記の入力電圧に充電させることがで
き、前記出力構成は、第１と第２の電圧記憶回路の各共
通ターミナルを互いに接続するように機能するので前記
記憶コンデンサーは前記第１と第２の出力ノードの間で
互いに直列に接続され、これらの出力ノードの間で前記
入力電圧の実質的に２倍になる出力電圧を生成できるス
イッチング手段とを備えている倍電圧回路。
【請求項２４】請求項２３に記載の倍電圧回路と、前記入力電圧と等しいか或いはそれから誘導される作動
電圧を受けるために接続されていて且つ比較電位を受け
るためにも接続されていて且つ比較をその作動電圧と前
記比較電位の間で実施して比較の結果を示すデジタルデ
ータを与えるように作動できるコンパレーター手段と、前記第１と第２の電圧記憶回路の各共通ターミナルの間
に接続されていて、なおかつ、前記のスイッチング手段
が前記入力構成から前記出力構成に切り替えられた後
に、これらのターミナルの間で、前記デジタルデータに
依って、複数の予め設定された可能性のある値から選択
された値をもつオフセット電圧を加えるように作動する
ので、前記出力ノードの間で選択されたオフセット電圧
に依って前記入力電圧の２倍異なるアナログ変換電圧を
生成する電圧調整手段とを備えている電圧変換ステー
ジ。
【請求項２５】前記電圧記憶回路のスイッチング手段
が前記入力構成にある間に、前記コンパレーター手段が
前記比較を実行する請求項２４に記載の電圧変換ステー
ジ。
【請求項２６】前記コンパレーター手段は、前記第１
と第２の入力ノードに接続されているので、前記入力電
圧は前記作動電圧になり、なおかつ、前記第１のデジタ
ルデータを前記入力電圧がマイナスの前記比較電位より
低いか同じ時に与え、前記第２のデジタルデータを前記
比較電位が前記入力電圧より小さいか又は等しい時に与
え、前記第３のデジタルデータを他の全ての場合に与
え、なおかつ、前記第２のデジタルデータに依って選択
されたオフセット電圧は−Ｖ_refであり、ここで＋Ｖ
_refは前記第１のデジタルデータに依って選択されたオ
フセット電圧であり、なおかつ、前記第３のデジタルデ
ータに依って選択されたオフセット電圧はゼロになり、
前記比較電位は実質的にＶ_ref／４と等しくなる請求項
２４又は２５に記載の電圧変換ステージ。
【請求項２７】各々が請求項２４乃至２６の何れかに
記載の電圧変換ステージであり、デジタル化されたアナ
ログ電圧が列の第１ステージの前記第１と第２の入力ノ
ードの間に加えられ、それぞれ後のステージの前記第１
と第２の入力ノードは直前のステージの第１と第２の出
力ノードにそれぞれ接続されている列状に接続されたＮ
個のステージと、前記ステージの各スイッチング手段を続けて前記入力構
成から前記出力構成に切り替えさせるように作動し、該
切り替えは、ステージのそれぞれに於いて、第１ステー
ジを除いて、直前のステージのスイッチング手段は出力
構成にあるので前記切り替えの前にステージはその入力
電圧としてその直前のステージに依って生成されたアナ
ログ変換電圧を受信し且つそのアナログ変換電圧をそれ
に基づいてスイッチング後に生成する時に行われるよう
に制御する制御手段と、前記Ｎ個のステージに依って与えられた前記デジタル・
データを受信するように接続されていて、そこから加え
られたアナログ電圧を表す、Ｎ＋１ビットのデジタル出
力ワードを導出するように作動するデータ処理手段を備
えるアナログ・デジタル・コンバーター。
【請求項２８】交互に第１と第２のクロック位相で作
動するアナログデジタルコンバーターであって、前記制
御手段は、前記第１クロック位相に於いて列の奇数ステ
ージの各スイッチング手段を入力構成に保持し、偶数ス
テージの各スイッチング手段を前記の出力構成に保持す
るが、前記の第２クロック位相に於いては、偶数ステー
ジの各スイッチング手段を前記入力構成に保持し、奇数
ステージの各スイッチング手段を出力構成に保持するよ
うに作動する請求項２７に記載のアナログ・デジタル・
コンバーター。
【請求項２９】列の隣接するステージの少なくとも１
つのペアに対して、ペアの第２ステージの前記第１と第
２の電圧記憶回路の各記憶コンデンサーは、ペアの第１
ステージの同等の記憶コンデンサーより静電容量が小さ
い請求項２７または２８に記載のアナログ・デジタル・
コンバーター。
【請求項３０】或るペア或いは各ペアの２つのステー
ジの記憶コンデンサーの静電容量の比率が約２：１であ
る請求項２９に記載のアナログ・デジタル・コンバータ
ー。
【請求項３１】列の隣接するステージの少なくとも１
つのペアに対して、ペアの第２ステージの前記第１と第
２の電圧記憶回路の各増幅器エレメントの入力デバイス
は、ペアの第１ステージの同等の入力デバイスより幅が
狭い請求項27または３０の範囲の何れかに記載のアナロ
グ・デジタル・コンバーター。
【請求項３２】或るペア或いは各ペアの２つのステー
ジの入力デバイスの幅の比率が約２：１である請求項31
に記載のアナログ・デジタル・コンバーター。
【請求項３３】列の隣接するステージの少なくとも１
つのペアに対して、ペアの第２ステージの前記第１と第
２の電圧記憶回路の増幅器エレメントの入力デバイスの
制御可能な電流路の各電流はペアの第１ステージの同等
の電流より小さい請求項２７乃至３２の範囲の何れかに
記載のアナログ・デジタル・コンバーター。
【請求項３４】或るペア或いは各ペアの２つのステー
ジの電流比が約２：１である請求項33に記載のアナログ
・デジタル・コンバーター。
【請求項３５】コンバーターの２番目からｎ番目のス
テージの各々に於いて、ステージの前記第１と第２の電
圧記憶回路の各記憶コンデンサーは、それぞれ直前のス
テージの同等の記憶コンデンサーの静電容量に対して、
これらの２番目からｎ番目のステージにかけて一定であ
る第１スケーリングファクターに依って減少される請求
項２７または２８に記載のアナログ・デジタル・コンバ
ーター。
【請求項３６】前記の第１スケーリングファクターが
約２である請求項３５に記載のアナログ・デジタル・コ
ンバーター。
【請求項３７】２番目からｎ番目のステージの各々に
於いて、ステージの各電圧記憶回路の増幅器エレメント
の入力デバイスは、直前のステージの同等の増幅器エレ
メントの入力デバイスのチャンネル幅に対して、これら
の２番目からｎ番目のステージにかけて一定である第２
スケーリングファクターに依って減少されるチャンネル
幅となる請求項２７，２８，３５又は３６のいずれかに
記載のアナログ・デジタル・コンバーター。
【請求項３８】前記の第２スケーリングファクターが
約２である請求項３７に記載のアナログ・デジタル・コ
ンバーター。
【請求項３９】コンバーターの２番目からｎ番目のス
テージの各々に於いて、ここで２≦ｎ≦Ｎの時に、ステ
ージの増幅器エレメントの入力デバイスの前記の制御可
能な電流路の各々の電流は、直前のステージの同等の制
御可能な電流路の電流に対して、これらの２番目からｎ
番目のステージにかけて一定である第３スケーリング・
ファクターに依って減少されるように制御される、請求
項２７，２８，３５，３６，３７又は３８のいずれかに
記載のアナログ・デジタル・コンバーター。
【請求項４０】前記の第３スケーリングファクターが
約２である請求項３９に記載のアナログ・デジタル・コ
ンバーター。
【請求項４１】列の隣接するステージの少なくとも１
つのペアに対して、ぺアの第２ステージにおけるオフセ
ット電圧の前記の予め設定された可能性のある値の少な
くとも１つが、ペアの第１ステージのオフセット電圧の
対応する予め設定された可能性のある値と比較されて部
分的に調整される請求項２７から４０のいずれかに記載
のアナログ・デジタル・コンバーター。
【請求項４２】前記のデータ処理手段が、シリーズの
後のステージの各コンパレーター手段に依って与えられ
るデジタルデータを、これらの後のステージに於ける電
圧変換エラーの補正を促すために、部分的に調整するよ
うに作動する請求項２７から４１のいずれかに記載のア
ナログ・デジタル・コンバーター。
【請求項４３】それぞれが請求項２４から２６のいず
れかに記載の電圧変換ステージであり、第１ステージの
前記第１と第２の出力ノードは第２ステージのそれぞれ
の第１と第２の入力ノードに接続されていて且つ前記の
第２ステージの前記第１と第２の出力ノードは第１ステ
ージのそれぞれの第１と第２の入力ノードに接続される
ように互いに接続されていて、デジタル化されたアナロ
グ電圧は、コンバーターの反復変換動作の開始時に、前
記の第１ステージの第１と第２の入力ノードの間に加え
られる第１と第２のステージと、該第１と第２のステージのスイッチング手段が、第１ス
テージから始まって、前記入力構成から前記出力構成に
交互に切り替えられるように作動し、前記スイッチング
は他のステージのスイッチング手段が出力構成にある時
に或るステージで行われるように制御されるのでこのス
イッチングの前に切り替えられた或るステージはその入
力電圧として他のステージに依って生成されたアナログ
変換電圧を受信し且つそのアナログ変換電圧をそれに基
づいてこのスイッチング後に生成するようにする制御手
段と、前記の反復変換動作の過程で第１と第２のステージに依
って交互に与えられる前記のデジタル・データを受信す
るために接続されていて且つそこから加えられたアナロ
グ電圧を示すデジタル出力ワードを導くように作動する
データ処理手段とを備えるアナログ・デジタル・コンバ
ーター。
【請求項４４】第１及び第２のクロック位相で交互に
動作するアナログ・デジタル・コンバーターであって、コンバーターの動作中にデジタル化されるアナログ入力
電圧が印加される第１及び第２入力ノードと、それぞれ第１及び第２記憶コンデンサーと入力及び出力
ターミナルを有する単位利得の増幅器エレメントとを含
み、該増幅器エレメントは、デバイスの各第１及び第２
電流路電極の間に設けられた制御可能な電流路とこの電
流路における電流の大きさを制御するための電位が印加
される制御電極とを有する電気的入力デバイスを有して
おり、この制御電極は増幅器エレメントの入力ターミナ
ルに接続されており、第１及び第２電流路電極は電位追
従手段に接続されて第１及び第２電流路電極の両方の電
位が制御電極電位に追従するようになっており、この制
御可能な電流路を電流が流れる間、第１及び第２電流路
電極の各電位は入力ターミナルの電位に対して実質的に
一定になるように維持される第１及び第２の電圧記憶回
路と、クロックの第１の位相の間、前記第１電圧記憶回路の入
力ターミナルを第１入力ノードに接続し、前記第２電圧
記憶回路の入力ターミナルを第２入力ノードに接続する
ように動作する入力サンプリング手段と、第１及び第２の電圧記憶回路の増幅器エレメント出力タ
ーミナルにそれぞれ接続された第１及び第２出力ノード
と、第１及び第２出力ノードに接続され、更に比較電位を受
けるように接続され、各クロック位相において、第１と
第２出力ノード間の電位差と比較電位との比較を行い、
比較結果を示すデジタルデータを与えるコンパレーター
手段と、１組の接続ターミナルを有しており、各クロック位相に
おいて、直前のクロック位相で前記コンパレーター手段
によって与えられたデジタルデータに従って、複数のあ
らかじめ定められた値から選択した値を有するオフセッ
ト電圧を、これらのターミナル間に印加するように動作
する電圧調整手段と、クロックの第１位相において、２個の第１記憶コンデン
サーと接続ターミナルを前記増幅器エレメントの各入力
ターミナル間に直列に接続し、第２記憶コンデンサーを
第１及び第２出力ノード間に互いに平行になるように接
続するように動作し、クロックの第２位相においては、
２個の第２記憶コンデンサーと接続ターミナルを増幅器
エレメントの各入力ターミナル間に直列に接続し、第１
記憶コンデンサーを第１及び第２出力ノード間に互いに
平行になるように接続するように動作するスイッチング
手段と、クロックの複数の位相に渡って、前記コンパレーター手
段によって与えられたデジタルデータを受けるように接
続されており、それから印加されたアナログ入力電圧を
表すデジタル出力ワードを導出するように動作するデー
タ処理手段とを備えていることを特徴とするアナログ・
デジタル・コンバーター。
【請求項４５】１個のステージの出力は次のステージ
の入力になるように直列に接続された複数の相互に類似
した電圧変換ステージを備えており、各ステージは、ス
テージの入力電圧を記憶するためにステージの入力に選
択的に接続される記憶コンデンサーと、記憶された入力
電圧に依存するステージの出力電圧を提供するために記
憶コンデンサーとステージの出力間に選択的に接続され
る増幅器エレメントとを有しており、列の最初のステー
ジを除く少なくとも１ステージにおいては、記憶コンデ
ンサー静電容量は直前のステージの記憶コンデンサー静
電容量より小さいか、又は増幅器エレメントの入力トラ
ンジスターの幅は直前のステージの増幅器エレメントの
入力トランジスターの幅より小さく、又は両方共に小さ
いことを特徴とするアナログ・デジタル・コンバータ
ー。