JP3916274B2 - サンプルホールド回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はサンプルホールド回路の分野にかかり、特に、ホールド電圧をMOSFETのゲート端子に入力するサンプルホールド回路に関する。
【０００２】
【従来の技術】
一般に、サンプルホールド回路はＡ・Ｄコンバーター等の変換装置の入力段に設けられており、所定のタイミングで入力電圧をサンプリングし、次いで、次段に設けられた変換装置が変換作業を完了するまで、そのサンプリングした電圧をホールドする回路である。そのようなサンプルホールド回路のうち、２入力・１出力の従来技術のものを図３の符号１０２に示す。
【０００３】
このサンプルホールド回路１０２は、大きく分けて差動段と出力段とで構成されており、差動段は、ｐチャネルMOSFETによって構成された定電流源１４１と、２つのサンプル電圧Ｖin1、Ｖin2が個別に入力される２系統の差動ブロック１５１、１６１と、ｎチャネルMOSFET１４４、１４５によって構成されたカレントミラー１４３とを有している。
出力段は、ｐチャネルMOSFETによって構成された定電流源１４２と、ｎチャネルMOSFETで構成された出力トランジスタ１４７とを有している。
【０００４】
その２系統の差動ブロック１５１(第１系統)、１６１(第２系統)は、ｐチャネルMOSFETで構成されたスイッチ１５２、１６２と差動回路１５３、１６３とをそれぞれ有しており、各差動回路１５３、１６３はスイッチ１５２、１６２を介して同じ定電流源１４１に接続されている。
【０００５】
スイッチ１５２、１６２のゲート端子には、その論理レベルが互いに逆となるＸＳＥＬ1信号とＸＳＥＬ2信号とがそれぞれ入力されており、いずれか一方のスイッチだけがＯＮできるようにされている。従って、差動回路の一方に電流が供給されるときは、他方の差動回路には電流は供給されないようになっている。
【０００６】
第１系統の差動回路１５３は、ｐチャネルMOSFET１５４、１５５がソース端子を共通にして構成されており、また、第２系統の差動回路１６３は、ｐチャネルMOSFET１６４、１６５がソース端子を共通にして構成されている。各差動ブロック１５１、１６１が有するホールド容量ＣH1、ＣH2の一端は、ｐチャネルMOSFET１５４、１６４のゲート端子にそれぞれ接続されている。
【０００７】
第１、第２系統の差動回路１５３、１６３は、それぞれ共通するカレントミラー１４３を負荷として同じ出力トランジスタ１４７を駆動するように構成されており、各差動回路１５３、１６３の一方のｐチャネルMOSFET１５５、１６５のゲート端子には、その出力トランジスタ１４７の出力端子が接続されており、他方のｐチャネルMOSFET１５４、１６４のゲート端子には第１、第２系統のホールド容量ＣH1、ＣH2の一端が接続されている。
【０００８】
各ホールド容量ＣH1、ＣH2の一端とｐチャネルMOSFET１５４、１６４のゲート端子の接続中点には、スイッチＳＷ1、ＳＷ2がそれぞれ設けられており、各スイッチＳＷ1、ＳＷ2をＯＮさせるとサンプリングすべき電圧Ｖin1、Ｖin2でホールド容量ＣH1、ＣH2を充放電させられるように構成されている。
【０００９】
いま、第１系統の差動ブロック１５１側のスイッチＳＷ1がＯＮ、その差動ブロック１５１内のスイッチ１５２がＯＦＦしており、第２系統の差動ブロック１６１側のスイッチＳＷ2がＯＦＦ、その差動ブロック１６１内のスイッチ１６２がＯＮしているものとする。このとき、第１系統のホールド容量ＣH1には、スイッチＳＷ1を介して印加されたサンプリング電圧Ｖin1がホールド電圧として現れており(サンプル動作)、スイッチＳＷ2はＯＦＦしているため、第２系統のホールド容量Ｃ H2 にはサンプリング電圧電圧Ｖin2は印加されていない(ホールド動作)。
【００１０】
その状態からスイッチ１６２がＯＦＦし、第２系統の差動ブロック１６１の動作が停止され、続いてＳＷ1がＯＦＦし、第１系統のホールド容量ＣH1がサンプリング電圧Ｖin1から開放された後、スイッチ１５２がＯＮし、第１系統の差動ブロック１５１に電流が供給されると、その第１系統の差動ブロック１５１内の差動回路１５３の動作が開始する。
【００１１】
このサンプルホールド回路１０２は、ホールド容量ＣH1、ＣH2の電圧のうち、動作している方の差動ブロック内のホールド容量の電圧が出力トランジスタ１４７の出力電圧Ｖoutとして出力されるボルテージフォロワーの構成にされており、いま、第１系統のスイッチ１５２がＯＮしており、第１系統の差動回路１５３が動作しているため、出力電圧Ｖoutには第１系統のホールド電圧ＶCH1が現れている。
【００１２】
他方、第２系統のスイッチ１６２はＯＦＦし、第２系統の差動回路１６３は停止している。このとき、第２系統のスイッチＳＷ2はＯＮしており、ホールド容量ＣH2にはサンプリング電圧Ｖin2が印加され、その電圧で充放電されている。
【００１３】
この状態は、サンプルホールド回路１０２の次段に設けられた変換回路が第１系統のホールド電圧ＶCH1の値を変換し終わるまで維持され、その後、第１系統のスイッチ１５２がＯＦＦし、第１系統の差動回路１５３の動作は停止する。次いで、第２系統のスイッチＳＷ2がＯＦＦし、ホールド容量ＣH2をサンプリング電圧Ｖin2から開放した後、スイッチ１６２がＯＮすると、第２系統の差動回路１６３が動作を開始する。
【００１４】
スイッチ１６２のＯＮにより、第２系統のホールド容量ＣH2に接続されたｐチャネルMOSFET１６４が動作を開始するが、そのｐチャネルMOSFET１６４は、図４(ａ)に示すように、Ｐ型シリコン基板に不純物が拡散されて形成されており、ｎ-領域(ｎウェル)がバックゲートＢ、該バックゲートＢ(ｎウェル)内に拡散された２個のｐ+層がソース領域Ｓとドレイン領域Ｄにされ、また、ゲート酸化膜を介して設けられたポリシリコン膜によってゲート電極Ｇが形成されて構成されている。
【００１５】
このような図４(ａ)の構成から、一般的なMOSFETでは、ゲート電極ＧとバックゲートＢ、ゲート電極Ｇとソース領域Ｓ、ゲート電極とドレイン領域Ｄとの間には、それぞれ寄生容量ＣGB、ＣGS、ＣGDが形成されてしまうことが知られている。上述のｐチャネルMOSFET１６４では、これら寄生容量ＣGB、ＣGS、ＣGDは、同図(ｂ)に示すような状態で接続されている。
【００１６】
これら寄生容量ＣGS、ＣGD、ＣGBとホールド容量ＣH2の一端は、全てｐチャネルMOSFET１６４のゲート電極Ｇ(ゲート端子)に接続されている。第２系統の差動ブロック１６１が停止しており、ｐチャネルMOSFET１６４がＯＦＦの状態では、ｐチャネルMOSFET１６５のゲート端子に第１系統の差動ブロック１５１のホールド電圧ＶCH1と同じ電圧であるＶOUTが印加されるため、一般的に寄生容量ＣGS、ＣGBのソース端子側の電位はＶCH1＋Ｖthとなる(ＶthはｐチャネルMOSFET１６５のスレッショルド電圧)。
【００１７】
また、ｐチャネルMOSFET１６４のドレイン端子はｐチャネルMOSFET１５４のドレイン端子に接続されているため、第１系統の差動ブロック１５１が動作しているときのｐチャネルMOSFET１６４のドレイン端子の電圧は、出力トランジスタ１４７が第１系統のホールド電圧ＶCH1を出力するときのゲート端子の電位Ｖx1となる。従って、寄生容量ＣGDのドレイン側の電位はＶX1である。
このときの各寄生容量ＣGS、ＣGD、ＣGBは、ホールド容量ＣH2に対し、図４(ｃ)に示すような電位の関係にある。
【００１８】
その状態からスイッチＳＷ2がＯＦＦした後、スイッチ１６２がＯＮし、第２系統の差動ブロック１６１がサンプル状態からホールド状態に移行し、第２系統の差動回路１６３に電流が供給され始めると、各寄生容量ＣGS、ＣGBの一端の電位はＶCH1＋Ｖthから定電流源１４１のドレイン端子の電位まで上昇する。また、寄生容量ＣGDの一端の電位は、前述の電位Ｖx1から、出力トランジスタ１４７が第２系統のホールド電位ＶCH2を出力するときのゲート端子の電位Ｖx2へと変化してしまう。
【００１９】
このように、サンプル状態からホールド状態に移行する際に、ホールド容量ＣH2に接続されたｐチャネルMOSFET１６４の端子電位が変化するため、そのｐチャネルMOSFET１６４の寄生容量ＣGS、ＣGD、ＣGBを充放電させるための電流がホールド容量ＣH2を介して流れてしまい、ホールド状態に移行した後のホールド容量ＣH2の電圧がサンプル状態にあったときのホールド容量ＣH2の電圧と異なってしまい、検出電圧に誤差を生じる原因となっていた。
【００２０】
このような寄生容量ＣGS、ＣGD、ＣGBのうち、ゲート・バックゲート間の寄生容量ＣGBについては、バックゲートＢに電源電圧Ｖeeを印加しておけば、サンプル状態とホールド状態とで電位の変動はないので、その影響を除くことは可能である。
【００２１】
しかし、サンプル状態にある側のホールド容量に接続されたMOSFETのソース端子とドレイン端子の電位については、他方のホールド状態にある系統が出力する出力電圧Ｖoutの値に影響されるので、寄生容量ＣGS、ＣGDの影響を除くことはできず、解決が望まれていた。
【００２２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたもので、その目的は、寄生容量の影響を受けないサンプルホールド回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１のサンプルホールド回路は、ホールドキャパシタと、ゲート端子が上記キャパシタの一方の端子に接続される第１のＭＯＳトランジスタと、上記キャパシタに接続され、サンプル状態時に上記キャパシタにサンプルされる信号を上記キャパシタに接続し、ホールド状態時に上記キャパシタをサンプルされる信号から切り離すスイッチと、上記第１のＭＯＳトランジスタの第１の端子に接続される第１及び第２の定電流源と上記第１のＭＯＳトランジスタの第２の端子に接続される第１及び第２の負荷回路とを有し、上記サンプル状態における上記第１のＭＯＳトランジスタの端子間電圧が上記ホールド状態における上記第１のＭＯＳトランジスタの端子間電圧に実質的に等しくなるように維持するために上記第１のＭＯＳトランジスタに接続され、それによって上記第１のＭＯＳトランジスタの寄生容量の電圧がサンプルされた信号を実質的に変えない変遷制御回路とを有する。
【００２４】
また、本発明の第２のサンプルホールド回路は、第１のホールドキャパシタと、第１の信号入力端子と上記第１のホールドキャパシタとの間に接続された第１のスイッチと、第１及び第２のＭＯＳトランジスタを有し、上記第１のＭＯＳトランジスタのゲート端子が上記第１のホールドキャパシタに接続されている第１の差動回路と、第１の定電流源と、上記第１の定電流源と上記第１の差動回路との間に接続され、上記第１のスイッチと相補的に導通状態となる第２のスイッチと、第２の定電流源と、上記第２の定電流源と上記第１の差動回路との間に接続される第３のスイッチと、電流源と、上記第１の差動回路と上記電流源との間に接続され、上記第１のスイッチと相補的に導通状態となる第４のスイッチと、第１の負荷回路と、上記第１のＭＯＳトランジスタと上記第１の負荷回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第５のスイッチとを有する。
【００２５】
更には、本発明の第２のサンプルホールド回路は、更に、上記第１の差動回路に電気的に接続される出力回路を有する。
また、本発明の第２のサンプルホールド回路は、更に、第２のホールドキャパシタと、第２の信号入力端子と上記第２のホールドキャパシタとの間に接続される第６のスイッチと、第３及び第４のＭＯＳトランジスタを有し、上記第３のＭＯＳトランジスタのゲート端子が上記第２のホールドキャパシタに接続されている第２の差動回路と、上記第１の定電流源と上記第２の差動回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第７のスイッチと、第３の定電流源と、上記第３の定電流源と上記第２の差動回路との間に接続される第８のスイッチと、上記第２の差動回路と上記電流源との間に接続され、上記第４のスイッチと相補的に導通状態となる第９のスイッチと、第２の負荷回路と、上記第３のＭＯＳトランジスタと上記第２の負荷回路との間に接続され、上記第５のスイッチと相補的に導通状態となる第１０のスイッチとを有する。
【００２６】
また、本発明の第２のサンプルホールド回路は、上記電流源が第５及び第６のＭＯＳトランジスタを有するカレントミラー回路であり、上記第４のスイッチが、上記第１のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第７のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第８のＭＯＳトランジスタとを有し、上記第９のスイッチが、上記第３のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第９のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第１０のＭＯＳトランジスタとを有し、上記第２、第３、第５、第７、第８及び第１０のスイッチがそれぞれＭＯＳトランジスタで構成される。
【００２７】
上述した本発明のサンプルホールド回路では、ホールド容量と、該ホールド容量の一端にゲート端子が接続されたMOSFETとを有しており、そのホールド容量は、サンプル状態にあるときはサンプリングすべき電圧で充放電され、ホールド状態にあるときはサンプリングすべき電圧から切り離され、その切り離されたホールド容量に接続されたMOSFETが動作してホールド容量に現れたホールド電圧に対応する電圧がドレイン端子を介して出力されるように構成されており、ホールド容量とMOSFETとを所定タイミングでサンプル状態からホールド状態に移行させるようにすれば、移行の際にホールド容量に入力されていた電圧をサンプリング・ホールドすることができる。
【００２８】
そのMOSFETについては、サンプル状態にあるときとホールド状態にあるときとで略等しい大きさの電流を流せるようにしたので、サンプル状態でのMOSFETの動作状態とホールド状態でのMOSFETの動作状態を同じにすることができる。従って、サンプル状態からホールド状態に移行する際に、ホールド容量に接続されたMOSFETの端子間電圧に変化は生じず、寄生容量の充放電を防止することができる。
【００２９】
そのようなサンプルホールド回路のうち、ホールド容量とMOSFETとを複数有し、サンプル状態にあるときに各ホールド容量がサンプリングすべき電圧でそれぞれ充放電され、ホールド状態にあるときは各ホールド容量はサンプリングすべき電圧から切り離され、その切り離されたホールド容量に接続されたMOSFETのうち、選択されたMOSFETを動作させ、そのゲート端子に接続されたホールド容量の電圧に対応する電圧がドレイン端子から出力されるように構成されたサンプルホールド回路については、各MOSFETがサンプル状態にあるときとホールド状態にあるときとで略等しい大きさの電流を流せるようにしておけば、サンプル状態での各MOSFETの動作状態とホールド状態での各MOSFETの動作状態とを同じにすることができるので、サンプル状態からホールド状態に移行する際の寄生容量の充放電を防止でき、ホールド容量の電圧誤差を小さくすることができる。
【００３０】
ゲート端子がホールド容量に接続されたMOSFETのソース端子については、サンプル状態にあるときとホールド状態にあるときとで略等しい電位に置けるように構成しておけば、サンプル状態からホールド状態に移行する際に、ゲート・ソース間の寄生容量がホールド容量に与える影響を無くすことができる。
【００３１】
このようにソース端子の電位をサンプル状態とホールド状態とで略等しくなるようにしておく場合には、バックゲートをソース端子と短絡させれば、MOSFETのバックゲートの電位を電源電圧でクランプしておかなくても、ゲート・バックゲート間の寄生容量の充放電を防止できる。
【００３２】
更に、そのMOSFETのドレイン端子についても、サンプル状態にあるときとホールド状態にあるときとで略等しい電位に置けるように構成しておけば、サンプル状態からホールド状態に移行する際に、ゲート・ドレイン間の寄生容量がホールド容量に与える影響を無くすことができる。
【００３３】
【発明の実施の形態】
本発明の実施の形態について図面を用いて説明する。
図１を参照し、符号２は、本発明の一例のサンプルホールド回路であり、図３に示した従来技術のサンプルホールド回路１０２と同様に、大きく分けて差動段と出力段とで構成されている。
【００３４】
その差動段は、定電流源４１と、第１、第２系統の差動ブロック５１、６１と、カレントミラー回路４３と、バイアス電流供給回路３と、選択回路４と、電位調整回路５とを有しており、第１、第２系統の差動ブロック５１、６１によって、２系統のサンプリング電圧Ｖin1、Ｖin2をサンプル・ホールドできるように構成されている。
【００３５】
他方、出力段は、定電流源４２と出力トランジスタ４７とを有しており、第１、第２系統の差動ブロック５１、６１のいずれか一方の出力を、定電流源４２を負荷として、出力トランジスタ４７の出力端子から出力できるように構成されている。
【００３６】
バイアス電流供給回路３は、定電流源１１、２１を有しており、前述の定電流源４１、４２を含め、各定電流源１１、２１、４１、４２はそれぞれｐチャネルMOSFETで構成されている。それら各ｐチャネルMOSFETのソース端子には、電源電圧Ｖeeが印加されており、ゲート端子には、定電圧Ｖbiasが印加されている。従って、定電圧Ｖbiasの値とｐチャネルMOSFETのチャネル長及びチャネル幅で決まる大きさの電流が各定電流源１１、２１、４１、４２のドレイン端子から供給されるように構成されている。
【００３７】
第１、第２系統の差動ブロック５１、６１は、スイッチ５２、６２と、差動回路５３、６３とをそれぞれ有している。
【００３８】
スイッチ５２、６２は、それぞれｐチャネルMOSFETで構成されている。第１系統の差動回路５３はソース端子が共通のｐチャネルMOSFET５４、５５から構成されており、第２系統の差動回路６３は、ソース端子が共通のｐチャネルMOSFET６４、６５から構成されている。
【００３９】
他方、バイアス電流供給回路３内には、スイッチ１２、２２が設けられている。第１、第２系統の差動回路５３、６３は、それぞれスイッチ１２、２２を介して定電流源１１、２１に接続されており、同時にそれぞれスイッチ５２、６２を介して同じ定電流源４１に接続されている。
【００４０】
バイアス電流供給回路３内のスイッチ１２、２２はｐチャネルMOSFETで構成されており、そのゲート端子はグラウンド電位に接続され、各スイッチ１２、２２は常時ＯＮ状態になるようにされており、各定電流源１１、２１から差動回路５３、６３に常時定電流を供給できるように構成されている。
【００４１】
第１、第２差動ブロック５１、６１内のスイッチ５２、６２のゲート端子には、その論理レベルが互いに相補(反対)の関係にあるＸＳＥＬ1信号とＸＳＥＬ2信号がそれぞれ入力されており、スイッチ５２、６２のいずれか一方がＯＮ状態になるようにされている。従って、定電流源４１からは、差動回路５３、６３のうち、いずれか一方の差動回路のみに定電流が供給されるように構成されている。
【００４２】
第１、第２系統の差動ブロック５１、６１は、選択回路４を介して、カレントミラー回路４３と電位調整回路５とに接続されている。
【００４３】
カレントミラー回路４３は、ｎチャネルMOSFET４４、４５を有しており、そのｎチャネルMOSFET４４、４５のゲート端子は互いに接続され、ｎチャネルMOSFET４５のゲート・ドレイン間は短絡されて構成されている。この２個のｎチャネルMOSFET４４、４５のソース端子はグラウンド電位に接続されており、ｎチャネルMOSFET４５に流れた電流と同じ大きさの電流をｎチャネルMOSFET４４に流せるように構成されている。
【００４４】
電位調整回路５は、ソース端子がグラウンド電位に接続され、ゲート・ドレイン間がそれぞれ短絡されたｎチャネルMOSFET１９、２９を有しており、各ｎチャネルMOSFET１９、２９に、カレントミラー回路４３のｎチャネルMOSFET４４、４５に流れる電流と同じ大きさの電流が流されたときに、そのｎチャネルMOSFET１９、２９のドレイン端子の電位が、ｎチャネルMOSFET４４、４５のドレイン端子の電位と同じになるように構成されている。
【００４５】
選択回路４は、スイッチ１６〜１８とスイッチ２６〜２８とを有している。カレントミラー回路４３を構成するｎチャネルMOSFET４４、４５は、スイッチ１６、１７を介して第１系統の差動回路５３を構成するｐチャネルMOSFET５４、５５にそれぞれ接続され、同時に、スイッチ２６、２７を介して第２系統の差動回路６３を構成するｐチャネルMOSFET６４、６５にそれぞれ接続されている。また、電位調整回路５内のｎチャネルMOSFET１９、２９は、スイッチ１８、２８を介してｐチャネルMOSFET５４、６４にそれぞれ接続されている。
【００４６】
第１、第２系統の差動ブロック５１、６１内にはホールド容量ＣH1、ＣH2が設けられており、各ホールド容量ＣH1、ＣH2の一端には、スイッチＳＷ1、ＳＷ2を介してサンプル電圧Ｖin1、Ｖin2を印加できるように構成されている。そのホールド容量ＣH1、ＣH2の他端は、第１、第２系統の差動回路５３、６３内の一方のｐチャネルMOSFET５４、６４のゲート端子に接続されており、各ホールド容量ＣH1、ＣH2が印加されたサンプル電圧Ｖin1、Ｖin2によって充放電されたときに、ｐチャネルMOSFET５４、６４のゲート端子にホールド容量ＣH1、ＣH2の電圧が印加されるように構成されている。
【００４７】
第１、第２系統の差動回路５３、６３内の他方のｐチャネルMOSFET５５、６５のゲート端子には、出力トランジスタ４７の出力電圧Ｖoutが入力されている。その出力トランジスタ４７はｎチャネルMOSFETで構成されており、そのソース端子はグラウンド電位に接続され、ドレイン端子は定電流源４２のドレイン端子に接続されている。また、そのゲート端子はカレントミラー回路４３のｎチャネルMOSFET４４のドレイン端子に接続されている。
【００４８】
以上説明した接続により、定電流源１１、２１、４１、４２と、差動ブロック５１、６１と、カレントミラー回路４３と、出力トランジスタ４７とで増幅器が構成されており、差動回路５３、６３の一方のｐチャネルMOSFET５４、６４のゲート端子が、その増幅器の非反転入力端子となり、他方のｐチャネルMOSFET５５、６５のゲート端子が反転入力端子となるようにされている。そして、出力電圧Ｖoutがそのまま反転入力端子に入力されているので、差動ブロック５１、６１のうち、いずれか一方の差動ブロックが動作したときに、その差動ブロックで構成される増幅器が、非反転入力端子を構成するｐチャネルMOSFET５４又はｐチャネルMOSFET６４のゲート端子に入力される電圧のボルテージフォロワーになるようにされている。
【００４９】
いずれの差動ブロックを動作させるかは、外部から入力されるＳＥＬ1信号、ＳＥＬ2信号、ＸＳＥＬ1信号、ＸＳＥＬ2信号の論理状態によって切換えられる。そのＳＥＬ1信号とＳＥＬ2信号とは、外部回路によって論理状態が互いに反転（相補)関係になるようにされており、また、ＸＳＥＬ1信号とＸＳＥＬ2信号とも、その論理状態が互いに反転(相補)関係になるようにされている。更に、ＳＥＬ1信号とＸＳＥＬ1信号とも、その論理状態が互いに反転(相補)関係になるようにされている。
【００５０】
スイッチ１６、１７のゲート端子とスイッチ２６、２７のゲート端子には、ＳＥＬ1信号とＳＥＬ2信号とがそれぞれ入力されており、また、スイッチ１８、２８のゲート端子には、前述のスイッチ５２、６２と共に、ＸＳＥＬ1信号とＸＳＥＬ2信号とがそれぞれ入力されている。
【００５１】
それらＳＥＬ1信号、ＳＥＬ2信号、ＸＳＥＬ1信号、及びＸＳＥＬ2信号のタイミングチャートを図２に示す。ＳＥＬ1信号がロー状態のときはＳＥＬ2信号はハイ状態であり、その状態ではスイッチ１６、１７がＯＦＦし、スイッチ２６、２７がＯＮするので、カレントミラー回路４３には第２系統の差動回路６３が接続される。このＳＥＬ1信号がロー状態であってＳＥＬ2信号がハイ状態のときは、ＸＳＥＬ1信号はハイ状態、ＸＳＥＬ2信号はロー状態になるので、スイッチ５２はＯＦＦ、スイッチ６２はＯＮし、定電流源４１からは第２系統の差動回路６３に電流が供給される。なお、この状態では、第１系統の差動回路５３はカレントミラー回路４３に接続されておらず、定電流源４１からも電流は供給されない。
【００５２】
従って、第１系統の差動回路５３は動作せず、第２系統の差動回路６３が動作しており、そのｐチャネルMOSFET６４、６５がカレントミラー回路４３を負荷としてゲート端子に入力された電圧の差を出力トランジスタ４７に出力している。
【００５３】
この、ＳＥＬ1信号がロー状態のときは、スイッチＳＷ1がＯＮし、スイッチＳＷ2がＯＦＦするようにされており、第１系統の差動ブロック５１はサンプル状態に置かれ、第１系統のホールド容量ＣH1にはサンプリング電圧Ｖin1が印加されている。他方、第２系統の差動ブロック６１はホールド状態(動作状態)に置かれ、第２のホールド容量ＣH2はサンプリング電圧Ｖin2から切り離されている。
【００５４】
このとき、第２のホールド容量ＣH2には直流的には電流が流れる経路がないので、ホールド容量ＣH2の電圧は保持され、動作状態にある第２系統の差動ブロック６１内のｐチャネルMOSFET６４のドレイン端子を介して、そのホールド容量ＣH2に現れたホールド電圧の値が出力電圧Ｖoutとして出力される。
【００５５】
このときはスイッチ１６、１７、５２はＯＦＦしており、第１系統の差動ブロック５１は動作できないが、このサンプルホールド回路２には、バイアス電流供給回路３と電位調整回路５とが設けられており、ハイ状態のＸＳＥＬ1信号によってスイッチ１８がＯＮし、ｐチャネルMOSFET５４のドレイン端子は電位調整回路５のｎチャネルMOSFET１９を介してグラウンド電位に接続されている。また、ｐチャネルMOSFET５４のゲート端子には、ホールド容量ＣH1の電圧が印加されており、そのため、バイアス電流供給回路３内の定電流源１１から供給された定電流は、ｐチャネルMOSFET５４を通ってｎチャネルMOSFET１９へと流れることができる。従って、第１系統の差動回路５３のｐチャネルMOSFET５５はＯＦＦしているが、ｐチャネルMOSFET５４は動作したときと同じ状態になっている。
【００５６】
その状態のｐチャネルMOSFET５４のドレイン電流をＩd、定電流源１１の供給する電流をＩ1とすると、
Ｉd ＝ Ｉ1
である。
【００５７】
次に、出力すべき電圧(ホールド電圧)を切換えるために、ＳＥＬ1信号がハイ、ＸＳＥＬ1信号がロー、ＳＥＬ2信号がロー、ＸＳＥＬ2信号がハイの状態になると、スイッチ２６、２７がＯＦＦ、スイッチ１６、１７がＯＮするため、第２系統の差動ブロック６１はカレントミラー回路４３から切り離され、第１系統の差動ブロック５１がカレントミラー回路４３に接続される。
【００５８】
このときスイッチ１８がＯＦＦし、第１系統の差動回路５３内のｐチャネルMOSFET５４は電位調整回路５から切り離され、また、スイッチ５２がＯＮ、スイッチ６２がＯＦＦし、第１系統の差動回路５３が定電流源４１に接続される。
【００５９】
いま、定電流源４１の供給する定電流Ｉ0が、定電流源１１の供給する電流Ｉ1と等しく、
Ｉ0 ＝ Ｉ1
である場合、動作状態にある差動回路５３には、定電流源４１と定電流源１１とからＩ1×２の量の電流が供給される。他方、差動回路５３の負荷はカレントミラー回路４３であり、平衡状態ではｐチャネルMOSFET５４、５５に流れる電流は同じ値になるため、ｐチャネルMOSFET５４、５５に流れる電流の大きさは共にＩ1と等しくなる。従って、ｐチャネルMOSFET５４には、第１系統の差動ブロック５１がサンプル状態にあるときでもホールド状態にあるときでも同じ大きさの電流Ｉ1が流れていることになり、端子間電圧はサンプル状態にあるときとホールド状態にあるときとで略等しくなる。
【００６０】
このようなｐチャネルMOSFET５４の端子の電位について説明すると、そのｐチャネルMOSFET５４のソース端子には、サンプル状態ではスイッチ１２と定電流源１１とを介して電源電圧Ｖeeが印加されており、ホールド状態ではスイッチ１２と定電流源１１とを介して電源電圧Ｖeeが印加されると共にスイッチ５２と定電流源４１とを介して電源電圧Ｖeeが印加されている。
【００６１】
サンプル状態とホールド状態とでｐチャネルMOSFET５４に流れる電流は同じ値Ｉ1であるため、定電流源１１、４１を構成するｐチャネルMOSFETのチャネル長及びチャネル幅を同じにし、また、スイッチ１２、５２を構成するｐチャネルMOSFETのチャネル長及びチャネル幅を同じにしておけば、定電流源１１とスイッチ１２との電圧ドロップと、定電流源４１とスイッチ５２との電圧ドロップとが略等しくなるため、ｐチャネルMOSFET５４のソース端子の電位は、サンプル状態にあるときと、そのサンプル状態から移行してホールド状態にあるときとで略等しくすることができる。
【００６２】
また、ｐチャネルMOSFET５４のドレイン端子は、サンプル状態ではスイッチ１８とｎチャネルMOSFET１９とを介してグラウンド電位に接続されており、ホールド状態ではスイッチ１６とｎチャネルMOSFET４４を介してグラウンド電位に接続されている。
【００６３】
従って、スイッチ１８、１６を構成するｎチャネルMOSFETのチャネル長及びチャネル幅を同じにし、また、ｎチャネルMOSFET１９、４４のチャネル長及びチャネル幅を同じにしておけば、スイッチ１８とｎチャネルMOSFET１９の電圧ドロップと、スイッチ１６とｎチャネルMOSFET４４の電圧ドロップとは略等しくなるので、ｐチャネルMOSFET５４のドレイン端子の電位を、サンプル状態と、そのサンプル状態から移行したホールド状態との間で略等しくすることができる。
【００６４】
なお、このｐチャネルMOSFET５４のバックゲートはソース端子と短絡されているため、以上のように、ソース端子とドレイン端子の電位がサンプル状態にあるときとホールド状態にあるときとで略等しくなるようにしておくと、サンプル状態からホールド状態に移行する際の各寄生容量ＣGD、ＣGS、ＣGBの充放電は小さくなり、正確なサンプルホールドを行うことができる。
【００６５】
以上の電位関係は第１系統の差動ブロック５１内のｐチャネルMOSFET５４について説明したが、第２系統の差動ブロック６１内のｐチャネルMOSFET６４についても同様であり、第２系統の差動ブロック６１がサンプル状態からホールド状態に移行する際に、ｐチャネルMOSFET６４の寄生容量の充放電によってホールド容量ＣH2に電流が流れることがない。
【００６６】
また、本発明が適用できるサンプルホールド回路の出力段は、定電流源４２と出力トランジスタ４７とで構成される場合に限定されるものではなく、種々のものを用いることができる。また、本発明は、ホールド容量に接続されたMOSFETがｐチャネルMOSFETである場合に限定されるものではなく、ｎチャネルMOSFETであってもよい。
【００６７】
このサンプルホールド回路２は、２系統の差動ブロック５１、６１を有する場合であったが、１系統の差動ブロックを有する場合であっても、上述したように、ホールド容量がゲート端子に接続されたMOSFETの寄生容量の充放電を防止することができ、正確なサンプルホールドを行うことが可能となる。
【００６８】
他方、３系統以上の差動ブロックを有するサンプルホールド回路についても同様に本発明を用い、寄生容量の影響のないサンプルホールドを行うことができる。
【００６９】
なお、上述のサンプルホールド回路２のスイッチ１２、２２は、スイッチ５２、６２に生じる電圧ドロップを補償し、サンプル状態とホールド状態とで、ｐチャネルMOSFET５４、６４のソース電位が一定になるようにするために設けたものであるが、そのスイッチ１２、２２は、必ずしも常時ＯＮしている必要はない。
【００７０】
例えば、スイッチ１２についてはスイッチＳＷ1がＯＦＦする直前にＯＮし、スイッチ２２についてはスイッチＳＷ2がＯＦＦする直前にＯＮするようにすれば、各差動ブロックがサンプル状態からホールド状態に移行する際のｐチャネルMOSFET５４、６４のソース電位が一定値に保たれるので、寄生容量の充放電を防止することができる。この場合には、サンプル状態にある期間の少なくとも前半は定電流源１１、２１から電流を供給させないようにできるので、低消費電力化を図れて都合がよい。
【００７１】
そのようにスイッチ１２、２２を制御する場合には、スイッチ１２、２２を構成するｐチャネルMOSFETのゲート端子に印加する電圧を制御すればよい。
【００７２】
【発明の効果】
サンプル状態からホールド状態に移行する際に、ホールド容量の電圧が寄生容量の影響を受けないで済む。
従って、正確なサンプルホールドを行うことができる。
【図面の簡単な説明】
【図１】 本発明の一例のサンプルホールド回路を示す回路図
【図２】 その動作を説明するためのタイミングチャート
【図３】 従来技術のサンプルホールド回路を示す回路図
【図４】(ａ)：ｐチャネルMOSFETの拡散構造を示す断面図
(ｂ)：MOSFETに生じる寄生容量を説明するための図
(ｃ)：寄生容量とホールド容量の電位の関係を説明するための図
【符号の説明】
２……サンプルホールド回路 ５４、６４……MOSFET
ＣH1、ＣH2……ホールド容量
【発明の属する技術分野】
本発明はサンプルホールド回路の分野にかかり、特に、ホールド電圧をMOSFETのゲート端子に入力するサンプルホールド回路に関する。
【０００２】
【従来の技術】
一般に、サンプルホールド回路はＡ・Ｄコンバーター等の変換装置の入力段に設けられており、所定のタイミングで入力電圧をサンプリングし、次いで、次段に設けられた変換装置が変換作業を完了するまで、そのサンプリングした電圧をホールドする回路である。そのようなサンプルホールド回路のうち、２入力・１出力の従来技術のものを図３の符号１０２に示す。
【０００３】
このサンプルホールド回路１０２は、大きく分けて差動段と出力段とで構成されており、差動段は、ｐチャネルMOSFETによって構成された定電流源１４１と、２つのサンプル電圧Ｖin1、Ｖin2が個別に入力される２系統の差動ブロック１５１、１６１と、ｎチャネルMOSFET１４４、１４５によって構成されたカレントミラー１４３とを有している。
出力段は、ｐチャネルMOSFETによって構成された定電流源１４２と、ｎチャネルMOSFETで構成された出力トランジスタ１４７とを有している。
【０００４】
その２系統の差動ブロック１５１(第１系統)、１６１(第２系統)は、ｐチャネルMOSFETで構成されたスイッチ１５２、１６２と差動回路１５３、１６３とをそれぞれ有しており、各差動回路１５３、１６３はスイッチ１５２、１６２を介して同じ定電流源１４１に接続されている。
【０００５】
スイッチ１５２、１６２のゲート端子には、その論理レベルが互いに逆となるＸＳＥＬ1信号とＸＳＥＬ2信号とがそれぞれ入力されており、いずれか一方のスイッチだけがＯＮできるようにされている。従って、差動回路の一方に電流が供給されるときは、他方の差動回路には電流は供給されないようになっている。
【０００６】
第１系統の差動回路１５３は、ｐチャネルMOSFET１５４、１５５がソース端子を共通にして構成されており、また、第２系統の差動回路１６３は、ｐチャネルMOSFET１６４、１６５がソース端子を共通にして構成されている。各差動ブロック１５１、１６１が有するホールド容量ＣH1、ＣH2の一端は、ｐチャネルMOSFET１５４、１６４のゲート端子にそれぞれ接続されている。
【０００７】
第１、第２系統の差動回路１５３、１６３は、それぞれ共通するカレントミラー１４３を負荷として同じ出力トランジスタ１４７を駆動するように構成されており、各差動回路１５３、１６３の一方のｐチャネルMOSFET１５５、１６５のゲート端子には、その出力トランジスタ１４７の出力端子が接続されており、他方のｐチャネルMOSFET１５４、１６４のゲート端子には第１、第２系統のホールド容量ＣH1、ＣH2の一端が接続されている。
【０００８】
各ホールド容量ＣH1、ＣH2の一端とｐチャネルMOSFET１５４、１６４のゲート端子の接続中点には、スイッチＳＷ1、ＳＷ2がそれぞれ設けられており、各スイッチＳＷ1、ＳＷ2をＯＮさせるとサンプリングすべき電圧Ｖin1、Ｖin2でホールド容量ＣH1、ＣH2を充放電させられるように構成されている。
【０００９】
いま、第１系統の差動ブロック１５１側のスイッチＳＷ1がＯＮ、その差動ブロック１５１内のスイッチ１５２がＯＦＦしており、第２系統の差動ブロック１６１側のスイッチＳＷ2がＯＦＦ、その差動ブロック１６１内のスイッチ１６２がＯＮしているものとする。このとき、第１系統のホールド容量ＣH1には、スイッチＳＷ1を介して印加されたサンプリング電圧Ｖin1がホールド電圧として現れており(サンプル動作)、スイッチＳＷ2はＯＦＦしているため、第２系統のホールド容量Ｃ H2 にはサンプリング電圧電圧Ｖin2は印加されていない(ホールド動作)。
【００１０】
その状態からスイッチ１６２がＯＦＦし、第２系統の差動ブロック１６１の動作が停止され、続いてＳＷ1がＯＦＦし、第１系統のホールド容量ＣH1がサンプリング電圧Ｖin1から開放された後、スイッチ１５２がＯＮし、第１系統の差動ブロック１５１に電流が供給されると、その第１系統の差動ブロック１５１内の差動回路１５３の動作が開始する。
【００１１】
このサンプルホールド回路１０２は、ホールド容量ＣH1、ＣH2の電圧のうち、動作している方の差動ブロック内のホールド容量の電圧が出力トランジスタ１４７の出力電圧Ｖoutとして出力されるボルテージフォロワーの構成にされており、いま、第１系統のスイッチ１５２がＯＮしており、第１系統の差動回路１５３が動作しているため、出力電圧Ｖoutには第１系統のホールド電圧ＶCH1が現れている。
【００１２】
他方、第２系統のスイッチ１６２はＯＦＦし、第２系統の差動回路１６３は停止している。このとき、第２系統のスイッチＳＷ2はＯＮしており、ホールド容量ＣH2にはサンプリング電圧Ｖin2が印加され、その電圧で充放電されている。
【００１３】
この状態は、サンプルホールド回路１０２の次段に設けられた変換回路が第１系統のホールド電圧ＶCH1の値を変換し終わるまで維持され、その後、第１系統のスイッチ１５２がＯＦＦし、第１系統の差動回路１５３の動作は停止する。次いで、第２系統のスイッチＳＷ2がＯＦＦし、ホールド容量ＣH2をサンプリング電圧Ｖin2から開放した後、スイッチ１６２がＯＮすると、第２系統の差動回路１６３が動作を開始する。
【００１４】
スイッチ１６２のＯＮにより、第２系統のホールド容量ＣH2に接続されたｐチャネルMOSFET１６４が動作を開始するが、そのｐチャネルMOSFET１６４は、図４(ａ)に示すように、Ｐ型シリコン基板に不純物が拡散されて形成されており、ｎ-領域(ｎウェル)がバックゲートＢ、該バックゲートＢ(ｎウェル)内に拡散された２個のｐ+層がソース領域Ｓとドレイン領域Ｄにされ、また、ゲート酸化膜を介して設けられたポリシリコン膜によってゲート電極Ｇが形成されて構成されている。
【００１５】
このような図４(ａ)の構成から、一般的なMOSFETでは、ゲート電極ＧとバックゲートＢ、ゲート電極Ｇとソース領域Ｓ、ゲート電極とドレイン領域Ｄとの間には、それぞれ寄生容量ＣGB、ＣGS、ＣGDが形成されてしまうことが知られている。上述のｐチャネルMOSFET１６４では、これら寄生容量ＣGB、ＣGS、ＣGDは、同図(ｂ)に示すような状態で接続されている。
【００１６】
これら寄生容量ＣGS、ＣGD、ＣGBとホールド容量ＣH2の一端は、全てｐチャネルMOSFET１６４のゲート電極Ｇ(ゲート端子)に接続されている。第２系統の差動ブロック１６１が停止しており、ｐチャネルMOSFET１６４がＯＦＦの状態では、ｐチャネルMOSFET１６５のゲート端子に第１系統の差動ブロック１５１のホールド電圧ＶCH1と同じ電圧であるＶOUTが印加されるため、一般的に寄生容量ＣGS、ＣGBのソース端子側の電位はＶCH1＋Ｖthとなる(ＶthはｐチャネルMOSFET１６５のスレッショルド電圧)。
【００１７】
また、ｐチャネルMOSFET１６４のドレイン端子はｐチャネルMOSFET１５４のドレイン端子に接続されているため、第１系統の差動ブロック１５１が動作しているときのｐチャネルMOSFET１６４のドレイン端子の電圧は、出力トランジスタ１４７が第１系統のホールド電圧ＶCH1を出力するときのゲート端子の電位Ｖx1となる。従って、寄生容量ＣGDのドレイン側の電位はＶX1である。
このときの各寄生容量ＣGS、ＣGD、ＣGBは、ホールド容量ＣH2に対し、図４(ｃ)に示すような電位の関係にある。
【００１８】
その状態からスイッチＳＷ2がＯＦＦした後、スイッチ１６２がＯＮし、第２系統の差動ブロック１６１がサンプル状態からホールド状態に移行し、第２系統の差動回路１６３に電流が供給され始めると、各寄生容量ＣGS、ＣGBの一端の電位はＶCH1＋Ｖthから定電流源１４１のドレイン端子の電位まで上昇する。また、寄生容量ＣGDの一端の電位は、前述の電位Ｖx1から、出力トランジスタ１４７が第２系統のホールド電位ＶCH2を出力するときのゲート端子の電位Ｖx2へと変化してしまう。
【００１９】
このように、サンプル状態からホールド状態に移行する際に、ホールド容量ＣH2に接続されたｐチャネルMOSFET１６４の端子電位が変化するため、そのｐチャネルMOSFET１６４の寄生容量ＣGS、ＣGD、ＣGBを充放電させるための電流がホールド容量ＣH2を介して流れてしまい、ホールド状態に移行した後のホールド容量ＣH2の電圧がサンプル状態にあったときのホールド容量ＣH2の電圧と異なってしまい、検出電圧に誤差を生じる原因となっていた。
【００２０】
このような寄生容量ＣGS、ＣGD、ＣGBのうち、ゲート・バックゲート間の寄生容量ＣGBについては、バックゲートＢに電源電圧Ｖeeを印加しておけば、サンプル状態とホールド状態とで電位の変動はないので、その影響を除くことは可能である。
【００２１】
しかし、サンプル状態にある側のホールド容量に接続されたMOSFETのソース端子とドレイン端子の電位については、他方のホールド状態にある系統が出力する出力電圧Ｖoutの値に影響されるので、寄生容量ＣGS、ＣGDの影響を除くことはできず、解決が望まれていた。
【００２２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたもので、その目的は、寄生容量の影響を受けないサンプルホールド回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１のサンプルホールド回路は、ホールドキャパシタと、ゲート端子が上記キャパシタの一方の端子に接続される第１のＭＯＳトランジスタと、上記キャパシタに接続され、サンプル状態時に上記キャパシタにサンプルされる信号を上記キャパシタに接続し、ホールド状態時に上記キャパシタをサンプルされる信号から切り離すスイッチと、上記第１のＭＯＳトランジスタの第１の端子に接続される第１及び第２の定電流源と上記第１のＭＯＳトランジスタの第２の端子に接続される第１及び第２の負荷回路とを有し、上記サンプル状態における上記第１のＭＯＳトランジスタの端子間電圧が上記ホールド状態における上記第１のＭＯＳトランジスタの端子間電圧に実質的に等しくなるように維持するために上記第１のＭＯＳトランジスタに接続され、それによって上記第１のＭＯＳトランジスタの寄生容量の電圧がサンプルされた信号を実質的に変えない変遷制御回路とを有する。
【００２４】
また、本発明の第２のサンプルホールド回路は、第１のホールドキャパシタと、第１の信号入力端子と上記第１のホールドキャパシタとの間に接続された第１のスイッチと、第１及び第２のＭＯＳトランジスタを有し、上記第１のＭＯＳトランジスタのゲート端子が上記第１のホールドキャパシタに接続されている第１の差動回路と、第１の定電流源と、上記第１の定電流源と上記第１の差動回路との間に接続され、上記第１のスイッチと相補的に導通状態となる第２のスイッチと、第２の定電流源と、上記第２の定電流源と上記第１の差動回路との間に接続される第３のスイッチと、電流源と、上記第１の差動回路と上記電流源との間に接続され、上記第１のスイッチと相補的に導通状態となる第４のスイッチと、第１の負荷回路と、上記第１のＭＯＳトランジスタと上記第１の負荷回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第５のスイッチとを有する。
【００２５】
更には、本発明の第２のサンプルホールド回路は、更に、上記第１の差動回路に電気的に接続される出力回路を有する。
また、本発明の第２のサンプルホールド回路は、更に、第２のホールドキャパシタと、第２の信号入力端子と上記第２のホールドキャパシタとの間に接続される第６のスイッチと、第３及び第４のＭＯＳトランジスタを有し、上記第３のＭＯＳトランジスタのゲート端子が上記第２のホールドキャパシタに接続されている第２の差動回路と、上記第１の定電流源と上記第２の差動回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第７のスイッチと、第３の定電流源と、上記第３の定電流源と上記第２の差動回路との間に接続される第８のスイッチと、上記第２の差動回路と上記電流源との間に接続され、上記第４のスイッチと相補的に導通状態となる第９のスイッチと、第２の負荷回路と、上記第３のＭＯＳトランジスタと上記第２の負荷回路との間に接続され、上記第５のスイッチと相補的に導通状態となる第１０のスイッチとを有する。
【００２６】
また、本発明の第２のサンプルホールド回路は、上記電流源が第５及び第６のＭＯＳトランジスタを有するカレントミラー回路であり、上記第４のスイッチが、上記第１のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第７のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第８のＭＯＳトランジスタとを有し、上記第９のスイッチが、上記第３のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第９のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第１０のＭＯＳトランジスタとを有し、上記第２、第３、第５、第７、第８及び第１０のスイッチがそれぞれＭＯＳトランジスタで構成される。
【００２７】
上述した本発明のサンプルホールド回路では、ホールド容量と、該ホールド容量の一端にゲート端子が接続されたMOSFETとを有しており、そのホールド容量は、サンプル状態にあるときはサンプリングすべき電圧で充放電され、ホールド状態にあるときはサンプリングすべき電圧から切り離され、その切り離されたホールド容量に接続されたMOSFETが動作してホールド容量に現れたホールド電圧に対応する電圧がドレイン端子を介して出力されるように構成されており、ホールド容量とMOSFETとを所定タイミングでサンプル状態からホールド状態に移行させるようにすれば、移行の際にホールド容量に入力されていた電圧をサンプリング・ホールドすることができる。
【００２８】
そのMOSFETについては、サンプル状態にあるときとホールド状態にあるときとで略等しい大きさの電流を流せるようにしたので、サンプル状態でのMOSFETの動作状態とホールド状態でのMOSFETの動作状態を同じにすることができる。従って、サンプル状態からホールド状態に移行する際に、ホールド容量に接続されたMOSFETの端子間電圧に変化は生じず、寄生容量の充放電を防止することができる。
【００２９】
そのようなサンプルホールド回路のうち、ホールド容量とMOSFETとを複数有し、サンプル状態にあるときに各ホールド容量がサンプリングすべき電圧でそれぞれ充放電され、ホールド状態にあるときは各ホールド容量はサンプリングすべき電圧から切り離され、その切り離されたホールド容量に接続されたMOSFETのうち、選択されたMOSFETを動作させ、そのゲート端子に接続されたホールド容量の電圧に対応する電圧がドレイン端子から出力されるように構成されたサンプルホールド回路については、各MOSFETがサンプル状態にあるときとホールド状態にあるときとで略等しい大きさの電流を流せるようにしておけば、サンプル状態での各MOSFETの動作状態とホールド状態での各MOSFETの動作状態とを同じにすることができるので、サンプル状態からホールド状態に移行する際の寄生容量の充放電を防止でき、ホールド容量の電圧誤差を小さくすることができる。
【００３０】
ゲート端子がホールド容量に接続されたMOSFETのソース端子については、サンプル状態にあるときとホールド状態にあるときとで略等しい電位に置けるように構成しておけば、サンプル状態からホールド状態に移行する際に、ゲート・ソース間の寄生容量がホールド容量に与える影響を無くすことができる。
【００３１】
このようにソース端子の電位をサンプル状態とホールド状態とで略等しくなるようにしておく場合には、バックゲートをソース端子と短絡させれば、MOSFETのバックゲートの電位を電源電圧でクランプしておかなくても、ゲート・バックゲート間の寄生容量の充放電を防止できる。
【００３２】
更に、そのMOSFETのドレイン端子についても、サンプル状態にあるときとホールド状態にあるときとで略等しい電位に置けるように構成しておけば、サンプル状態からホールド状態に移行する際に、ゲート・ドレイン間の寄生容量がホールド容量に与える影響を無くすことができる。
【００３３】
【発明の実施の形態】
本発明の実施の形態について図面を用いて説明する。
図１を参照し、符号２は、本発明の一例のサンプルホールド回路であり、図３に示した従来技術のサンプルホールド回路１０２と同様に、大きく分けて差動段と出力段とで構成されている。
【００３４】
その差動段は、定電流源４１と、第１、第２系統の差動ブロック５１、６１と、カレントミラー回路４３と、バイアス電流供給回路３と、選択回路４と、電位調整回路５とを有しており、第１、第２系統の差動ブロック５１、６１によって、２系統のサンプリング電圧Ｖin1、Ｖin2をサンプル・ホールドできるように構成されている。
【００３５】
他方、出力段は、定電流源４２と出力トランジスタ４７とを有しており、第１、第２系統の差動ブロック５１、６１のいずれか一方の出力を、定電流源４２を負荷として、出力トランジスタ４７の出力端子から出力できるように構成されている。
【００３６】
バイアス電流供給回路３は、定電流源１１、２１を有しており、前述の定電流源４１、４２を含め、各定電流源１１、２１、４１、４２はそれぞれｐチャネルMOSFETで構成されている。それら各ｐチャネルMOSFETのソース端子には、電源電圧Ｖeeが印加されており、ゲート端子には、定電圧Ｖbiasが印加されている。従って、定電圧Ｖbiasの値とｐチャネルMOSFETのチャネル長及びチャネル幅で決まる大きさの電流が各定電流源１１、２１、４１、４２のドレイン端子から供給されるように構成されている。
【００３７】
第１、第２系統の差動ブロック５１、６１は、スイッチ５２、６２と、差動回路５３、６３とをそれぞれ有している。
【００３８】
スイッチ５２、６２は、それぞれｐチャネルMOSFETで構成されている。第１系統の差動回路５３はソース端子が共通のｐチャネルMOSFET５４、５５から構成されており、第２系統の差動回路６３は、ソース端子が共通のｐチャネルMOSFET６４、６５から構成されている。
【００３９】
他方、バイアス電流供給回路３内には、スイッチ１２、２２が設けられている。第１、第２系統の差動回路５３、６３は、それぞれスイッチ１２、２２を介して定電流源１１、２１に接続されており、同時にそれぞれスイッチ５２、６２を介して同じ定電流源４１に接続されている。
【００４０】
バイアス電流供給回路３内のスイッチ１２、２２はｐチャネルMOSFETで構成されており、そのゲート端子はグラウンド電位に接続され、各スイッチ１２、２２は常時ＯＮ状態になるようにされており、各定電流源１１、２１から差動回路５３、６３に常時定電流を供給できるように構成されている。
【００４１】
第１、第２差動ブロック５１、６１内のスイッチ５２、６２のゲート端子には、その論理レベルが互いに相補(反対)の関係にあるＸＳＥＬ1信号とＸＳＥＬ2信号がそれぞれ入力されており、スイッチ５２、６２のいずれか一方がＯＮ状態になるようにされている。従って、定電流源４１からは、差動回路５３、６３のうち、いずれか一方の差動回路のみに定電流が供給されるように構成されている。
【００４２】
第１、第２系統の差動ブロック５１、６１は、選択回路４を介して、カレントミラー回路４３と電位調整回路５とに接続されている。
【００４３】
カレントミラー回路４３は、ｎチャネルMOSFET４４、４５を有しており、そのｎチャネルMOSFET４４、４５のゲート端子は互いに接続され、ｎチャネルMOSFET４５のゲート・ドレイン間は短絡されて構成されている。この２個のｎチャネルMOSFET４４、４５のソース端子はグラウンド電位に接続されており、ｎチャネルMOSFET４５に流れた電流と同じ大きさの電流をｎチャネルMOSFET４４に流せるように構成されている。
【００４４】
電位調整回路５は、ソース端子がグラウンド電位に接続され、ゲート・ドレイン間がそれぞれ短絡されたｎチャネルMOSFET１９、２９を有しており、各ｎチャネルMOSFET１９、２９に、カレントミラー回路４３のｎチャネルMOSFET４４、４５に流れる電流と同じ大きさの電流が流されたときに、そのｎチャネルMOSFET１９、２９のドレイン端子の電位が、ｎチャネルMOSFET４４、４５のドレイン端子の電位と同じになるように構成されている。
【００４５】
選択回路４は、スイッチ１６〜１８とスイッチ２６〜２８とを有している。カレントミラー回路４３を構成するｎチャネルMOSFET４４、４５は、スイッチ１６、１７を介して第１系統の差動回路５３を構成するｐチャネルMOSFET５４、５５にそれぞれ接続され、同時に、スイッチ２６、２７を介して第２系統の差動回路６３を構成するｐチャネルMOSFET６４、６５にそれぞれ接続されている。また、電位調整回路５内のｎチャネルMOSFET１９、２９は、スイッチ１８、２８を介してｐチャネルMOSFET５４、６４にそれぞれ接続されている。
【００４６】
第１、第２系統の差動ブロック５１、６１内にはホールド容量ＣH1、ＣH2が設けられており、各ホールド容量ＣH1、ＣH2の一端には、スイッチＳＷ1、ＳＷ2を介してサンプル電圧Ｖin1、Ｖin2を印加できるように構成されている。そのホールド容量ＣH1、ＣH2の他端は、第１、第２系統の差動回路５３、６３内の一方のｐチャネルMOSFET５４、６４のゲート端子に接続されており、各ホールド容量ＣH1、ＣH2が印加されたサンプル電圧Ｖin1、Ｖin2によって充放電されたときに、ｐチャネルMOSFET５４、６４のゲート端子にホールド容量ＣH1、ＣH2の電圧が印加されるように構成されている。
【００４７】
第１、第２系統の差動回路５３、６３内の他方のｐチャネルMOSFET５５、６５のゲート端子には、出力トランジスタ４７の出力電圧Ｖoutが入力されている。その出力トランジスタ４７はｎチャネルMOSFETで構成されており、そのソース端子はグラウンド電位に接続され、ドレイン端子は定電流源４２のドレイン端子に接続されている。また、そのゲート端子はカレントミラー回路４３のｎチャネルMOSFET４４のドレイン端子に接続されている。
【００４８】
以上説明した接続により、定電流源１１、２１、４１、４２と、差動ブロック５１、６１と、カレントミラー回路４３と、出力トランジスタ４７とで増幅器が構成されており、差動回路５３、６３の一方のｐチャネルMOSFET５４、６４のゲート端子が、その増幅器の非反転入力端子となり、他方のｐチャネルMOSFET５５、６５のゲート端子が反転入力端子となるようにされている。そして、出力電圧Ｖoutがそのまま反転入力端子に入力されているので、差動ブロック５１、６１のうち、いずれか一方の差動ブロックが動作したときに、その差動ブロックで構成される増幅器が、非反転入力端子を構成するｐチャネルMOSFET５４又はｐチャネルMOSFET６４のゲート端子に入力される電圧のボルテージフォロワーになるようにされている。
【００４９】
いずれの差動ブロックを動作させるかは、外部から入力されるＳＥＬ1信号、ＳＥＬ2信号、ＸＳＥＬ1信号、ＸＳＥＬ2信号の論理状態によって切換えられる。そのＳＥＬ1信号とＳＥＬ2信号とは、外部回路によって論理状態が互いに反転（相補)関係になるようにされており、また、ＸＳＥＬ1信号とＸＳＥＬ2信号とも、その論理状態が互いに反転(相補)関係になるようにされている。更に、ＳＥＬ1信号とＸＳＥＬ1信号とも、その論理状態が互いに反転(相補)関係になるようにされている。
【００５０】
スイッチ１６、１７のゲート端子とスイッチ２６、２７のゲート端子には、ＳＥＬ1信号とＳＥＬ2信号とがそれぞれ入力されており、また、スイッチ１８、２８のゲート端子には、前述のスイッチ５２、６２と共に、ＸＳＥＬ1信号とＸＳＥＬ2信号とがそれぞれ入力されている。
【００５１】
それらＳＥＬ1信号、ＳＥＬ2信号、ＸＳＥＬ1信号、及びＸＳＥＬ2信号のタイミングチャートを図２に示す。ＳＥＬ1信号がロー状態のときはＳＥＬ2信号はハイ状態であり、その状態ではスイッチ１６、１７がＯＦＦし、スイッチ２６、２７がＯＮするので、カレントミラー回路４３には第２系統の差動回路６３が接続される。このＳＥＬ1信号がロー状態であってＳＥＬ2信号がハイ状態のときは、ＸＳＥＬ1信号はハイ状態、ＸＳＥＬ2信号はロー状態になるので、スイッチ５２はＯＦＦ、スイッチ６２はＯＮし、定電流源４１からは第２系統の差動回路６３に電流が供給される。なお、この状態では、第１系統の差動回路５３はカレントミラー回路４３に接続されておらず、定電流源４１からも電流は供給されない。
【００５２】
従って、第１系統の差動回路５３は動作せず、第２系統の差動回路６３が動作しており、そのｐチャネルMOSFET６４、６５がカレントミラー回路４３を負荷としてゲート端子に入力された電圧の差を出力トランジスタ４７に出力している。
【００５３】
この、ＳＥＬ1信号がロー状態のときは、スイッチＳＷ1がＯＮし、スイッチＳＷ2がＯＦＦするようにされており、第１系統の差動ブロック５１はサンプル状態に置かれ、第１系統のホールド容量ＣH1にはサンプリング電圧Ｖin1が印加されている。他方、第２系統の差動ブロック６１はホールド状態(動作状態)に置かれ、第２のホールド容量ＣH2はサンプリング電圧Ｖin2から切り離されている。
【００５４】
このとき、第２のホールド容量ＣH2には直流的には電流が流れる経路がないので、ホールド容量ＣH2の電圧は保持され、動作状態にある第２系統の差動ブロック６１内のｐチャネルMOSFET６４のドレイン端子を介して、そのホールド容量ＣH2に現れたホールド電圧の値が出力電圧Ｖoutとして出力される。
【００５５】
このときはスイッチ１６、１７、５２はＯＦＦしており、第１系統の差動ブロック５１は動作できないが、このサンプルホールド回路２には、バイアス電流供給回路３と電位調整回路５とが設けられており、ハイ状態のＸＳＥＬ1信号によってスイッチ１８がＯＮし、ｐチャネルMOSFET５４のドレイン端子は電位調整回路５のｎチャネルMOSFET１９を介してグラウンド電位に接続されている。また、ｐチャネルMOSFET５４のゲート端子には、ホールド容量ＣH1の電圧が印加されており、そのため、バイアス電流供給回路３内の定電流源１１から供給された定電流は、ｐチャネルMOSFET５４を通ってｎチャネルMOSFET１９へと流れることができる。従って、第１系統の差動回路５３のｐチャネルMOSFET５５はＯＦＦしているが、ｐチャネルMOSFET５４は動作したときと同じ状態になっている。
【００５６】
その状態のｐチャネルMOSFET５４のドレイン電流をＩd、定電流源１１の供給する電流をＩ1とすると、
Ｉd ＝ Ｉ1
である。
【００５７】
次に、出力すべき電圧(ホールド電圧)を切換えるために、ＳＥＬ1信号がハイ、ＸＳＥＬ1信号がロー、ＳＥＬ2信号がロー、ＸＳＥＬ2信号がハイの状態になると、スイッチ２６、２７がＯＦＦ、スイッチ１６、１７がＯＮするため、第２系統の差動ブロック６１はカレントミラー回路４３から切り離され、第１系統の差動ブロック５１がカレントミラー回路４３に接続される。
【００５８】
このときスイッチ１８がＯＦＦし、第１系統の差動回路５３内のｐチャネルMOSFET５４は電位調整回路５から切り離され、また、スイッチ５２がＯＮ、スイッチ６２がＯＦＦし、第１系統の差動回路５３が定電流源４１に接続される。
【００５９】
いま、定電流源４１の供給する定電流Ｉ0が、定電流源１１の供給する電流Ｉ1と等しく、
Ｉ0 ＝ Ｉ1
である場合、動作状態にある差動回路５３には、定電流源４１と定電流源１１とからＩ1×２の量の電流が供給される。他方、差動回路５３の負荷はカレントミラー回路４３であり、平衡状態ではｐチャネルMOSFET５４、５５に流れる電流は同じ値になるため、ｐチャネルMOSFET５４、５５に流れる電流の大きさは共にＩ1と等しくなる。従って、ｐチャネルMOSFET５４には、第１系統の差動ブロック５１がサンプル状態にあるときでもホールド状態にあるときでも同じ大きさの電流Ｉ1が流れていることになり、端子間電圧はサンプル状態にあるときとホールド状態にあるときとで略等しくなる。
【００６０】
このようなｐチャネルMOSFET５４の端子の電位について説明すると、そのｐチャネルMOSFET５４のソース端子には、サンプル状態ではスイッチ１２と定電流源１１とを介して電源電圧Ｖeeが印加されており、ホールド状態ではスイッチ１２と定電流源１１とを介して電源電圧Ｖeeが印加されると共にスイッチ５２と定電流源４１とを介して電源電圧Ｖeeが印加されている。
【００６１】
サンプル状態とホールド状態とでｐチャネルMOSFET５４に流れる電流は同じ値Ｉ1であるため、定電流源１１、４１を構成するｐチャネルMOSFETのチャネル長及びチャネル幅を同じにし、また、スイッチ１２、５２を構成するｐチャネルMOSFETのチャネル長及びチャネル幅を同じにしておけば、定電流源１１とスイッチ１２との電圧ドロップと、定電流源４１とスイッチ５２との電圧ドロップとが略等しくなるため、ｐチャネルMOSFET５４のソース端子の電位は、サンプル状態にあるときと、そのサンプル状態から移行してホールド状態にあるときとで略等しくすることができる。
【００６２】
また、ｐチャネルMOSFET５４のドレイン端子は、サンプル状態ではスイッチ１８とｎチャネルMOSFET１９とを介してグラウンド電位に接続されており、ホールド状態ではスイッチ１６とｎチャネルMOSFET４４を介してグラウンド電位に接続されている。
【００６３】
従って、スイッチ１８、１６を構成するｎチャネルMOSFETのチャネル長及びチャネル幅を同じにし、また、ｎチャネルMOSFET１９、４４のチャネル長及びチャネル幅を同じにしておけば、スイッチ１８とｎチャネルMOSFET１９の電圧ドロップと、スイッチ１６とｎチャネルMOSFET４４の電圧ドロップとは略等しくなるので、ｐチャネルMOSFET５４のドレイン端子の電位を、サンプル状態と、そのサンプル状態から移行したホールド状態との間で略等しくすることができる。
【００６４】
なお、このｐチャネルMOSFET５４のバックゲートはソース端子と短絡されているため、以上のように、ソース端子とドレイン端子の電位がサンプル状態にあるときとホールド状態にあるときとで略等しくなるようにしておくと、サンプル状態からホールド状態に移行する際の各寄生容量ＣGD、ＣGS、ＣGBの充放電は小さくなり、正確なサンプルホールドを行うことができる。
【００６５】
以上の電位関係は第１系統の差動ブロック５１内のｐチャネルMOSFET５４について説明したが、第２系統の差動ブロック６１内のｐチャネルMOSFET６４についても同様であり、第２系統の差動ブロック６１がサンプル状態からホールド状態に移行する際に、ｐチャネルMOSFET６４の寄生容量の充放電によってホールド容量ＣH2に電流が流れることがない。
【００６６】
また、本発明が適用できるサンプルホールド回路の出力段は、定電流源４２と出力トランジスタ４７とで構成される場合に限定されるものではなく、種々のものを用いることができる。また、本発明は、ホールド容量に接続されたMOSFETがｐチャネルMOSFETである場合に限定されるものではなく、ｎチャネルMOSFETであってもよい。
【００６７】
このサンプルホールド回路２は、２系統の差動ブロック５１、６１を有する場合であったが、１系統の差動ブロックを有する場合であっても、上述したように、ホールド容量がゲート端子に接続されたMOSFETの寄生容量の充放電を防止することができ、正確なサンプルホールドを行うことが可能となる。
【００６８】
他方、３系統以上の差動ブロックを有するサンプルホールド回路についても同様に本発明を用い、寄生容量の影響のないサンプルホールドを行うことができる。
【００６９】
なお、上述のサンプルホールド回路２のスイッチ１２、２２は、スイッチ５２、６２に生じる電圧ドロップを補償し、サンプル状態とホールド状態とで、ｐチャネルMOSFET５４、６４のソース電位が一定になるようにするために設けたものであるが、そのスイッチ１２、２２は、必ずしも常時ＯＮしている必要はない。
【００７０】
例えば、スイッチ１２についてはスイッチＳＷ1がＯＦＦする直前にＯＮし、スイッチ２２についてはスイッチＳＷ2がＯＦＦする直前にＯＮするようにすれば、各差動ブロックがサンプル状態からホールド状態に移行する際のｐチャネルMOSFET５４、６４のソース電位が一定値に保たれるので、寄生容量の充放電を防止することができる。この場合には、サンプル状態にある期間の少なくとも前半は定電流源１１、２１から電流を供給させないようにできるので、低消費電力化を図れて都合がよい。
【００７１】
そのようにスイッチ１２、２２を制御する場合には、スイッチ１２、２２を構成するｐチャネルMOSFETのゲート端子に印加する電圧を制御すればよい。
【００７２】
【発明の効果】
サンプル状態からホールド状態に移行する際に、ホールド容量の電圧が寄生容量の影響を受けないで済む。
従って、正確なサンプルホールドを行うことができる。
【図面の簡単な説明】
【図１】 本発明の一例のサンプルホールド回路を示す回路図
【図２】 その動作を説明するためのタイミングチャート
【図３】 従来技術のサンプルホールド回路を示す回路図
【図４】(ａ)：ｐチャネルMOSFETの拡散構造を示す断面図
(ｂ)：MOSFETに生じる寄生容量を説明するための図
(ｃ)：寄生容量とホールド容量の電位の関係を説明するための図
【符号の説明】
２……サンプルホールド回路 ５４、６４……MOSFET
ＣH1、ＣH2……ホールド容量
Claims (5)
- ホールドキャパシタと、
ゲート端子が上記キャパシタの一方の端子に接続される第１のＭＯＳトランジスタと、
上記キャパシタに接続され、サンプル状態時に上記キャパシタにサンプルされる信号を上記キャパシタに接続し、ホールド状態時に上記キャパシタをサンプルされる信号から切り離すスイッチと、
上記第１のＭＯＳトランジスタの第１の端子に接続される第１及び第２の定電流源と上記第１のＭＯＳトランジスタの第２の端子に接続される第１及び第２の負荷回路とを有し、上記サンプル状態における上記第１のＭＯＳトランジスタの端子間電圧が上記ホールド状態における上記第１のＭＯＳトランジスタの端子間電圧に実質的に等しくなるように維持するために上記第１のＭＯＳトランジスタに接続され、それによって上記第１のＭＯＳトランジスタの寄生容量の電圧がサンプルされた信号を実質的に変えない変遷制御回路と、
を有するサンプルホールド回路。 - 第１のホールドキャパシタと、
第１の信号入力端子と上記第１のホールドキャパシタとの間に接続された第１のスイッチと、
第１及び第２のＭＯＳトランジスタを有し、上記第１のＭＯＳトランジスタのゲート端子が上記第１のホールドキャパシタに接続されている第１の差動回路と、
第１の定電流源と、
上記第１の定電流源と上記第１の差動回路との間に接続され、上記第１のスイッチと相補的に導通状態となる第２のスイッチと、
第２の定電流源と、
上記第２の定電流源と上記第１の差動回路との間に接続される第３のスイッチと、
電流源と、
上記第１の差動回路と上記電流源との間に接続され、上記第１のスイッチと相補的に導通状態となる第４のスイッチと、
第１の負荷回路と、
上記第１のＭＯＳトランジスタと上記第１の負荷回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第５のスイッチと、
を有するサンプルホールド回路。 - 上記第１の差動回路に電気的に接続される出力回路を有する請求項２に記載のサンプルホールド回路。
- 第２のホールドキャパシタと、
第２の信号入力端子と上記第２のホールドキャパシタとの間に接続される第６のスイッチと、
第３及び第４のＭＯＳトランジスタを有し、上記第３のＭＯＳトランジスタのゲート端子が上記第２のホールドキャパシタに接続されている第２の差動回路と、
上記第１の定電流源と上記第２の差動回路との間に接続され、上記第２のスイッチと相補的に導通状態となる第７のスイッチと、
第３の定電流源と、
上記第３の定電流源と上記第２の差動回路との間に接続される第８のスイッチと、
上記第２の差動回路と上記電流源との間に接続され、上記第４のスイッチと相補的に導通状態となる第９のスイッチと、
第２の負荷回路と、
上記第３のＭＯＳトランジスタと上記第２の負荷回路との間に接続され、上記第５の スイッチと相補的に導通状態となる第１０のスイッチと、
を有する請求項２又は３に記載のサンプルホールド回路。 - 上記電流源が第５及び第６のＭＯＳトランジスタを有するカレントミラー回路であり、
上記第４のスイッチが、上記第１のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第７のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第８のＭＯＳトランジスタとを有し、
上記第９のスイッチが、上記第３のＭＯＳトランジスタと上記第５のＭＯＳトランジスタとの間に接続される第９のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとの間に接続される第１０のＭＯＳトランジスタとを有し、
上記第２、第３、第５、第７、第８及び第１０のスイッチがそれぞれＭＯＳトランジスタで構成される請求項４に記載のサンプルホールド回路。
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