JPS61105929A - A/d変換装置 - Google Patents
A/d変換装置Info
- Publication number
- JPS61105929A JPS61105929A JP59228608A JP22860884A JPS61105929A JP S61105929 A JPS61105929 A JP S61105929A JP 59228608 A JP59228608 A JP 59228608A JP 22860884 A JP22860884 A JP 22860884A JP S61105929 A JPS61105929 A JP S61105929A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- charge
- transfer electrode
- stage
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/165—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages in which two or more residues with respect to different reference levels in a stage are used as input signals for the next stage, i.e. multi-residue type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電荷転送デバイス(CTD) 、特に電荷結
合デバイス(COD)を用いたA/D変換装置に関する
ものである。
合デバイス(COD)を用いたA/D変換装置に関する
ものである。
従来、高速のA/D変換装置の一方式として、進行波方
式が知られているが、第3図はこの方式の基本ブロック
図を示している。次に、この第3図に沿って従来の進行
波方式を説明する。
式が知られているが、第3図はこの方式の基本ブロック
図を示している。次に、この第3図に沿って従来の進行
波方式を説明する。
第1段の比較器303の一端に、入力アナログ信号MI
Nを印加し、他端にはこの入力アナログ信号のフルスケ
ールの1/2の電圧を印加して比較する。比較器303
の出力により、最上位ビットの値を得て、この値を記憶
装置306に記憶するとともに、タイミングφでD/A
変換器308に送る。D/A変換器308は、記憶装置
306の値が′1”か′0“かにより、それぞれ入力ア
ナログ信号のフルスケールの3/4か1/4の電圧を出
力し、この電圧と遅延装置301を通って、遅延してき
た入力アナログ電圧VINとが、第2段の比較器304
に印加され、結果から次のビットの値が決まる。この値
は記憶装置307に記憶され、上記同様の方法で順次下
位ビットの値が決定する。
Nを印加し、他端にはこの入力アナログ信号のフルスケ
ールの1/2の電圧を印加して比較する。比較器303
の出力により、最上位ビットの値を得て、この値を記憶
装置306に記憶するとともに、タイミングφでD/A
変換器308に送る。D/A変換器308は、記憶装置
306の値が′1”か′0“かにより、それぞれ入力ア
ナログ信号のフルスケールの3/4か1/4の電圧を出
力し、この電圧と遅延装置301を通って、遅延してき
た入力アナログ電圧VINとが、第2段の比較器304
に印加され、結果から次のビットの値が決まる。この値
は記憶装置307に記憶され、上記同様の方法で順次下
位ビットの値が決定する。
この方式においては、遅延装置の遅延時間に藁い精度が
必要であり、この遅延時間のずれがA/D変換確度に影
響を及ばず。ま九各ビットの値を決定するために1比較
器にそれぞれ別の基準電圧を必要とし構造が複雑となる
欠点があった。
必要であり、この遅延時間のずれがA/D変換確度に影
響を及ばず。ま九各ビットの値を決定するために1比較
器にそれぞれ別の基準電圧を必要とし構造が複雑となる
欠点があった。
本発明の目的は、電荷結合デバイス(以下CODと略す
)を用い、構造が簡単でしかも高速なアナログ入力信号
にも追従できるルビットCCDA/D変換装置を提供す
ることである。。
)を用い、構造が簡単でしかも高速なアナログ入力信号
にも追従できるルビットCCDA/D変換装置を提供す
ることである。。
本発明のCCD A/D変換装置は、2n段(nは正整
数)の電荷転送段を有し、偶数段目の電荷転送段は、あ
る一定レベルのチャネルポテンシャル(前奇数段の最終
電極下のチャネルポテンシャルの1/2のチャネルポテ
ンシャル)を越える電荷を転送する第1の電荷転送路と
前記チャネルポテンシャル以下の電荷を転送する第2の
電荷転送路があり、第1の電荷転送路を転送される電荷
があるかないかを電荷検出手段によって検出し、この検
出信号によって第2の電荷転送路に転送されている電荷
を次段の転送路に転送する(第1の電荷転送路を転送さ
れる電荷が検出されなかった場合)か、あるいはリセッ
ト電極へ転送する(第1の電荷転送路を転送される電荷
が検出された場せ)かを切替える転送切替手段と、m段
目(rnは1出麹における電荷検出手段によって検出さ
れた信号を、ルビットの分解能の場合に3 + 1−
m/2 ビット遅延させる手段とを有し、を段目(l
は奇数)の最終転送電極の面積がt−2段目の最終転送
電極の面積の1/2である、換言すればt−2段目の電
極に蓄積された電荷のポテンシャルを4段目において2
倍することを特徴としている。
数)の電荷転送段を有し、偶数段目の電荷転送段は、あ
る一定レベルのチャネルポテンシャル(前奇数段の最終
電極下のチャネルポテンシャルの1/2のチャネルポテ
ンシャル)を越える電荷を転送する第1の電荷転送路と
前記チャネルポテンシャル以下の電荷を転送する第2の
電荷転送路があり、第1の電荷転送路を転送される電荷
があるかないかを電荷検出手段によって検出し、この検
出信号によって第2の電荷転送路に転送されている電荷
を次段の転送路に転送する(第1の電荷転送路を転送さ
れる電荷が検出されなかった場合)か、あるいはリセッ
ト電極へ転送する(第1の電荷転送路を転送される電荷
が検出された場せ)かを切替える転送切替手段と、m段
目(rnは1出麹における電荷検出手段によって検出さ
れた信号を、ルビットの分解能の場合に3 + 1−
m/2 ビット遅延させる手段とを有し、を段目(l
は奇数)の最終転送電極の面積がt−2段目の最終転送
電極の面積の1/2である、換言すればt−2段目の電
極に蓄積された電荷のポテンシャルを4段目において2
倍することを特徴としている。
従来のA/D変換器においては、入力アナログ信号を高
い精度で遅延していたが(各ビットの値を決定するため
の比較器、その値をアナログ信号に変換するD/A変換
器と関係して、入力アナログ信号を高い精度で遅延する
必要がある)、本発明においては、CCDの転送りロッ
クに同期させて遅延することが可能であり、また従来の
A/D変換装置において各ビットの決定のためにそれぞ
れ別の基準電圧を必要としたのに対し、本発明において
は、奇数段の最終転送電極の面積を前奇数段の最終転送
電極の面積の1/2とすることで、転送されてくる電荷
のポテンシャ、ルを2倍し、つねに1つの基準電圧で比
較が可能である。このことはシステム全体を簡潔にし、
構造を簡単にしている。また、アナログ信号をディジタ
ル信号に変換する時間は、分解能を大きくする(出力、
ビット数を多くする)ととに比例して大きくなるが、サ
ンプルレートはCCDの転送速度(転送りロックレート
)にのみ依存し、分解能にかかわらないことも大きな利
点である。
い精度で遅延していたが(各ビットの値を決定するため
の比較器、その値をアナログ信号に変換するD/A変換
器と関係して、入力アナログ信号を高い精度で遅延する
必要がある)、本発明においては、CCDの転送りロッ
クに同期させて遅延することが可能であり、また従来の
A/D変換装置において各ビットの決定のためにそれぞ
れ別の基準電圧を必要としたのに対し、本発明において
は、奇数段の最終転送電極の面積を前奇数段の最終転送
電極の面積の1/2とすることで、転送されてくる電荷
のポテンシャ、ルを2倍し、つねに1つの基準電圧で比
較が可能である。このことはシステム全体を簡潔にし、
構造を簡単にしている。また、アナログ信号をディジタ
ル信号に変換する時間は、分解能を大きくする(出力、
ビット数を多くする)ととに比例して大きくなるが、サ
ンプルレートはCCDの転送速度(転送りロックレート
)にのみ依存し、分解能にかかわらないことも大きな利
点である。
以下、本発明を図面に基づいて説明する。
第1図は本発明の一実施例を示し、第2図は第1図に示
した装置の転送りロックのタイムチャートを示す。
した装置の転送りロックのタイムチャートを示す。
第1図は3相クロツクを用いた3ピツ)CCDA/D変
換装置であり、転送りロック第1相φ1の立ち上りのタ
イミング(以下、単にφ1のタイミングと略す)で入力
アナログ信号VINを第1段の最初の転送電極101の
下のチャネル内に電荷(本実施例においてはチャネルは
P形半導体で形成しているので電荷は電子である)の蓄
積量として注入する。(この注入量は以後の説明を簡単
にするために入力アナログ信号が最大の値の時に、転送
電極101が形成するチャネルポテンシャルの井戸を完
全に満たすものとする。) 入力アナログ信号の大きさに比例して注入された電荷は
、転送りロック第2相φ2の立ち上りのタイミング(以
下、単にφ2のタイミングと略す)で転送電極102の
下へ転送され、さらに転送りロック第3相φ3の立ち上
りのタイミング(以下、単にφ3のタイミングと略す)
で転送電極103の下へ転送される。
換装置であり、転送りロック第1相φ1の立ち上りのタ
イミング(以下、単にφ1のタイミングと略す)で入力
アナログ信号VINを第1段の最初の転送電極101の
下のチャネル内に電荷(本実施例においてはチャネルは
P形半導体で形成しているので電荷は電子である)の蓄
積量として注入する。(この注入量は以後の説明を簡単
にするために入力アナログ信号が最大の値の時に、転送
電極101が形成するチャネルポテンシャルの井戸を完
全に満たすものとする。) 入力アナログ信号の大きさに比例して注入された電荷は
、転送りロック第2相φ2の立ち上りのタイミング(以
下、単にφ2のタイミングと略す)で転送電極102の
下へ転送され、さらに転送りロック第3相φ3の立ち上
りのタイミング(以下、単にφ3のタイミングと略す)
で転送電極103の下へ転送される。
この時、第2転送段の最初の転送電極104には転送電
極103の1/2の電圧が印加されており、さらに次の
転送電極105は転送電極103と同電圧が印加されて
いる。これは転送電極103と転送電極105が形成す
る同じ深さのポテンシャルの井戸の間にこの深さの半分
の深さのポテンシャルの仕切りを入れた状態を作ってお
り、今、転送電極103の下に蓄積されている電荷の内
で転送電極104が形成するポテンシャルの仕切りを越
えるものがあれば、それらの電荷は転送電極104の下
を通過し、より安定な転送電極105の下に蓄積される
。転送電極105の下に蓄積される電荷が存在するとい
うことは、サンプリングしたアナログ信号がフルスケー
ルの1/2よりも大きかつたことを示し、この電荷の有
無を電極とチャネルとの間の70−ティングゲート13
1で検出し、最上位ビットの値として、記憶装置143
に記憶する。(検出信号は微小であるため、増幅器13
4によね増幅する)この記1意装置143はフリップフ
ロップで構成されており、記憶のタイミングはφ3と同
期するφ4の立ち上りのタイミングである。
極103の1/2の電圧が印加されており、さらに次の
転送電極105は転送電極103と同電圧が印加されて
いる。これは転送電極103と転送電極105が形成す
る同じ深さのポテンシャルの井戸の間にこの深さの半分
の深さのポテンシャルの仕切りを入れた状態を作ってお
り、今、転送電極103の下に蓄積されている電荷の内
で転送電極104が形成するポテンシャルの仕切りを越
えるものがあれば、それらの電荷は転送電極104の下
を通過し、より安定な転送電極105の下に蓄積される
。転送電極105の下に蓄積される電荷が存在するとい
うことは、サンプリングしたアナログ信号がフルスケー
ルの1/2よりも大きかつたことを示し、この電荷の有
無を電極とチャネルとの間の70−ティングゲート13
1で検出し、最上位ビットの値として、記憶装置143
に記憶する。(検出信号は微小であるため、増幅器13
4によね増幅する)この記1意装置143はフリップフ
ロップで構成されており、記憶のタイミングはφ3と同
期するφ4の立ち上りのタイミングである。
次のφ1のタイミングで、転送電’RA 104のポテ
ンシャルを越えることができなかった゛電荷は、転送電
極106のチャネルストッパー140′c仕切られた第
2転送路側へ転送される。この電荷量が必要となるのは
転送電極105の下に電荷が存在しない時(検出した値
が0の時)であり、この時には、記憶装置143から出
力されるQlの値は0であり、このQ11倍を受は取る
転送切替装置137は、転送電極106の第2転送路下
の電荷を、次のφ2のタイミングで転送?1ii109
の下に転送する。検出した匝が1の時、つまりQ11倍
の値が1の時には、転送電極106の第2転送路下の電
荷は、以下のビット決定に必要ではなく、φ2のタイミ
ングで転送’1!108の下へ転送され、φ3のタイミ
ングでリセット電極(高寵圧電極VDD )へ排除され
る。
ンシャルを越えることができなかった゛電荷は、転送電
極106のチャネルストッパー140′c仕切られた第
2転送路側へ転送される。この電荷量が必要となるのは
転送電極105の下に電荷が存在しない時(検出した値
が0の時)であり、この時には、記憶装置143から出
力されるQlの値は0であり、このQ11倍を受は取る
転送切替装置137は、転送電極106の第2転送路下
の電荷を、次のφ2のタイミングで転送?1ii109
の下に転送する。検出した匝が1の時、つまりQ11倍
の値が1の時には、転送電極106の第2転送路下の電
荷は、以下のビット決定に必要ではなく、φ2のタイミ
ングで転送’1!108の下へ転送され、φ3のタイミ
ングでリセット電極(高寵圧電極VDD )へ排除され
る。
このように、φ2のタイミングにおいて、転送電極10
7の下か転送電極109の下かどちらか一方に必ず電荷
が転送されておゆ、転送電極107の下に転送されてい
る場合は、サンプリングしたアナログ信号がフルスケー
ルの1/2よりも電荷量に比例した分だけ大きかったこ
とを示し、転送電極109の下に転送されている場合は
、サンプリングしたアナログ信号が、フルスケールの1
/2よりも小さく、電荷量に比例した大きさであったこ
とを示している。これら電荷はφ3のタイミングで転送
電極110の下に転送され、第3転送段への入力電荷と
なる。
7の下か転送電極109の下かどちらか一方に必ず電荷
が転送されておゆ、転送電極107の下に転送されてい
る場合は、サンプリングしたアナログ信号がフルスケー
ルの1/2よりも電荷量に比例した分だけ大きかったこ
とを示し、転送電極109の下に転送されている場合は
、サンプリングしたアナログ信号が、フルスケールの1
/2よりも小さく、電荷量に比例した大きさであったこ
とを示している。これら電荷はφ3のタイミングで転送
電極110の下に転送され、第3転送段への入力電荷と
なる。
第3転送段へ転送された電荷は上記同様に順々に転送さ
れて、転送′KL極113の下に蓄積されるが、転送電
極114が形成するポテンシャルの仕切りを越えるもの
だけが転送電画116の下に蓄積される。ここで転送電
極104と転送11L極114が形成するポテンシャル
の仕切りの大きさは同等のものであるが、転送電極11
3の面積は転送電極103の面積の172であり、転送
電極113の下に蓄積されている電荷のポテンシャルは
、転送電極103のそれに比らべ2倍されることになり
(高さh7、底面積αの容器にル′ の高さ分だけ入っ
ている水を、高さル、底面積1/2αの容器に移し替え
ると水の高さは2A’になるが、この例で言えば、ルは
転送電極の電圧、αは転送電極の面積、αh′は電荷の
蓄積量である)、仕切りとなる転送1極104,114
,124の電圧は同電圧でよいことになる。(基準電圧
が1つでよいことの根拠である。) この様にして、電荷のポテンシャルが2 ftrされな
がら順々に下位ビットの値が決定し、最下位ビットの値
が決定する時点には、各ビットの値はそれぞれの遅延装
置143 、144 、145でφ4に同期して遅延さ
れており、出力端子B3 、B2 、Btからディジタ
ル信号として同時に取り出すことができる。
れて、転送′KL極113の下に蓄積されるが、転送電
極114が形成するポテンシャルの仕切りを越えるもの
だけが転送電画116の下に蓄積される。ここで転送電
極104と転送11L極114が形成するポテンシャル
の仕切りの大きさは同等のものであるが、転送電極11
3の面積は転送電極103の面積の172であり、転送
電極113の下に蓄積されている電荷のポテンシャルは
、転送電極103のそれに比らべ2倍されることになり
(高さh7、底面積αの容器にル′ の高さ分だけ入っ
ている水を、高さル、底面積1/2αの容器に移し替え
ると水の高さは2A’になるが、この例で言えば、ルは
転送電極の電圧、αは転送電極の面積、αh′は電荷の
蓄積量である)、仕切りとなる転送1極104,114
,124の電圧は同電圧でよいことになる。(基準電圧
が1つでよいことの根拠である。) この様にして、電荷のポテンシャルが2 ftrされな
がら順々に下位ビットの値が決定し、最下位ビットの値
が決定する時点には、各ビットの値はそれぞれの遅延装
置143 、144 、145でφ4に同期して遅延さ
れており、出力端子B3 、B2 、Btからディジタ
ル信号として同時に取り出すことができる。
以上の説明から明らかな様(、本発明においては、遅延
装置は複雑な溝造ではなく、シかも安易に正確な遅延が
可能であり、サンプルレートは分解能を大きくしても、
つねにCCDの転送りロックレートであり、さらに基準
電圧は1つで済み、システム全体の構造をコンパクトで
かつ簡単にしている。
装置は複雑な溝造ではなく、シかも安易に正確な遅延が
可能であり、サンプルレートは分解能を大きくしても、
つねにCCDの転送りロックレートであり、さらに基準
電圧は1つで済み、システム全体の構造をコンパクトで
かつ簡単にしている。
第1図は本発明の一実施例である3ビツトCCDA/D
変換装置を示す図、第2図はCCD転送りロックのタイ
ムチャート、第3図は従来の進行波方式A/D変換装置
を示すブロック図である。 100・・・・・・転送チャネル、101,102.1
03・・・・・・第1段転送電極、104,105,1
06,107゜108.109,110・・・・・・第
2段転送電極、111゜112.113・・・・・・第
3段転送電極、114,115゜116.117,11
8,119,120・・・・・・第4段転送電極、12
1,122,123・・・・・・第5段転送電極、12
4゜125 、126 、127 、128 、129
、130・・・・・・第6段転送電極、131,13
2,133・・・・・・70−テングゲー)、134,
135,136・・・・・・検出信号増幅器、137.
138,139・・・・・・転送切替装置、140,1
41゜142・・・・・・チャネルストッパー、143
,144,145・・・・・・遅延装置、φ1.φ2.
φ3・・・・・・CCD転送りロック、φ4・・・・・
・7リツプフロクプ駆動クロツク、301.302・・
・・・・遅延装置、303,304,305・・・・・
・比較器、306,307・・・・・・記憶装置、30
8,309・・・・・・D/A変換器。
変換装置を示す図、第2図はCCD転送りロックのタイ
ムチャート、第3図は従来の進行波方式A/D変換装置
を示すブロック図である。 100・・・・・・転送チャネル、101,102.1
03・・・・・・第1段転送電極、104,105,1
06,107゜108.109,110・・・・・・第
2段転送電極、111゜112.113・・・・・・第
3段転送電極、114,115゜116.117,11
8,119,120・・・・・・第4段転送電極、12
1,122,123・・・・・・第5段転送電極、12
4゜125 、126 、127 、128 、129
、130・・・・・・第6段転送電極、131,13
2,133・・・・・・70−テングゲー)、134,
135,136・・・・・・検出信号増幅器、137.
138,139・・・・・・転送切替装置、140,1
41゜142・・・・・・チャネルストッパー、143
,144,145・・・・・・遅延装置、φ1.φ2.
φ3・・・・・・CCD転送りロック、φ4・・・・・
・7リツプフロクプ駆動クロツク、301.302・・
・・・・遅延装置、303,304,305・・・・・
・比較器、306,307・・・・・・記憶装置、30
8,309・・・・・・D/A変換器。
Claims (1)
- 2n段(nは正整数)の電荷転送段を有し、偶数段目の
電荷転送段は、ある一定レベルのチャネルポテンシャル
を越える電荷を転送する第1の電荷転送路と、前記チャ
ネルポテンシャル以下の電荷を転送する第2の電荷転送
路とを有する電荷転送手段と、前記第1の電荷転送路に
転送される電荷の有無を検出する電荷検出手段と、該電
荷検出手段によって、前記第2の転送路を転送される電
荷を次段の転送路に転送するかあるいはリセット電極へ
転送するかを切替える転送切替手段と、m段目(mは偶
数)における電荷検出手段によって得られる信号を1+
1−m/2ビット遅延させる手段とを有し、l段目(l
は奇数)の最終転送電極の面積がl−2段目の最終転送
電極の面積の1/2であることを特徴とするA/D変換
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59228608A JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | A/d変換装置 |
US06/791,229 US4719448A (en) | 1984-10-30 | 1985-10-25 | Semiconductor A/D converter using charge coupled device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59228608A JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | A/d変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61105929A true JPS61105929A (ja) | 1986-05-24 |
Family
ID=16879012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59228608A Pending JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | A/d変換装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4719448A (ja) |
JP (1) | JPS61105929A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS642948U (ja) * | 1987-06-25 | 1989-01-10 | ||
JPS642947U (ja) * | 1987-06-25 | 1989-01-10 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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