JPS61105929A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPS61105929A JPS61105929A JP59228608A JP22860884A JPS61105929A JP S61105929 A JPS61105929 A JP S61105929A JP 59228608 A JP59228608 A JP 59228608A JP 22860884 A JP22860884 A JP 22860884A JP S61105929 A JPS61105929 A JP S61105929A
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- JP
- Japan
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- transfer
- charge
- transfer electrode
- stage
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/165—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages in which two or more residues with respect to different reference levels in a stage are used as input signals for the next stage, i.e. multi-residue type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電荷転送デバイス（ＣＴＤ） 、特に電荷結
合デバイス（ＣＯＤ）を用いたＡ／Ｄ変換装置に関する
ものである。
合デバイス（ＣＯＤ）を用いたＡ／Ｄ変換装置に関する
ものである。
従来、高速のＡ／Ｄ変換装置の一方式として、進行波方
式が知られているが、第３図はこの方式の基本ブロック
図を示している。次に、この第３図に沿って従来の進行
波方式を説明する。
式が知られているが、第３図はこの方式の基本ブロック
図を示している。次に、この第３図に沿って従来の進行
波方式を説明する。
第１段の比較器３０３の一端に、入力アナログ信号ＭＩ
Ｎを印加し、他端にはこの入力アナログ信号のフルスケ
ールの１／２の電圧を印加して比較する。比較器３０３
の出力により、最上位ビットの値を得て、この値を記憶
装置３０６に記憶するとともに、タイミングφでＤ／Ａ
変換器３０８に送る。Ｄ／Ａ変換器３０８は、記憶装置
３０６の値が′１”か′０“かにより、それぞれ入力ア
ナログ信号のフルスケールの３／４か１／４の電圧を出
力し、この電圧と遅延装置３０１を通って、遅延してき
た入力アナログ電圧ＶＩＮとが、第２段の比較器３０４
に印加され、結果から次のビットの値が決まる。この値
は記憶装置３０７に記憶され、上記同様の方法で順次下
位ビットの値が決定する。
Ｎを印加し、他端にはこの入力アナログ信号のフルスケ
ールの１／２の電圧を印加して比較する。比較器３０３
の出力により、最上位ビットの値を得て、この値を記憶
装置３０６に記憶するとともに、タイミングφでＤ／Ａ
変換器３０８に送る。Ｄ／Ａ変換器３０８は、記憶装置
３０６の値が′１”か′０“かにより、それぞれ入力ア
ナログ信号のフルスケールの３／４か１／４の電圧を出
力し、この電圧と遅延装置３０１を通って、遅延してき
た入力アナログ電圧ＶＩＮとが、第２段の比較器３０４
に印加され、結果から次のビットの値が決まる。この値
は記憶装置３０７に記憶され、上記同様の方法で順次下
位ビットの値が決定する。
この方式においては、遅延装置の遅延時間に藁い精度が
必要であり、この遅延時間のずれがＡ／Ｄ変換確度に影
響を及ばず。ま九各ビットの値を決定するために１比較
器にそれぞれ別の基準電圧を必要とし構造が複雑となる
欠点があった。
必要であり、この遅延時間のずれがＡ／Ｄ変換確度に影
響を及ばず。ま九各ビットの値を決定するために１比較
器にそれぞれ別の基準電圧を必要とし構造が複雑となる
欠点があった。
本発明の目的は、電荷結合デバイス（以下ＣＯＤと略す
）を用い、構造が簡単でしかも高速なアナログ入力信号
にも追従できるルビットＣＣＤＡ／Ｄ変換装置を提供す
ることである。。
）を用い、構造が簡単でしかも高速なアナログ入力信号
にも追従できるルビットＣＣＤＡ／Ｄ変換装置を提供す
ることである。。
本発明のＣＣＤ Ａ／Ｄ変換装置は、２ｎ段（ｎは正整
数）の電荷転送段を有し、偶数段目の電荷転送段は、あ
る一定レベルのチャネルポテンシャル（前奇数段の最終
電極下のチャネルポテンシャルの１／２のチャネルポテ
ンシャル）を越える電荷を転送する第１の電荷転送路と
前記チャネルポテンシャル以下の電荷を転送する第２の
電荷転送路があり、第１の電荷転送路を転送される電荷
があるかないかを電荷検出手段によって検出し、この検
出信号によって第２の電荷転送路に転送されている電荷
を次段の転送路に転送する（第１の電荷転送路を転送さ
れる電荷が検出されなかった場合）か、あるいはリセッ
ト電極へ転送する（第１の電荷転送路を転送される電荷
が検出された場せ）かを切替える転送切替手段と、ｍ段
目（ｒｎは１出麹における電荷検出手段によって検出さ
れた信号を、ルビットの分解能の場合に３ ＋ １−
ｍ／２ ビット遅延させる手段とを有し、を段目（ｌ
は奇数）の最終転送電極の面積がｔ−２段目の最終転送
電極の面積の１／２である、換言すればｔ−２段目の電
極に蓄積された電荷のポテンシャルを４段目において２
倍することを特徴としている。
数）の電荷転送段を有し、偶数段目の電荷転送段は、あ
る一定レベルのチャネルポテンシャル（前奇数段の最終
電極下のチャネルポテンシャルの１／２のチャネルポテ
ンシャル）を越える電荷を転送する第１の電荷転送路と
前記チャネルポテンシャル以下の電荷を転送する第２の
電荷転送路があり、第１の電荷転送路を転送される電荷
があるかないかを電荷検出手段によって検出し、この検
出信号によって第２の電荷転送路に転送されている電荷
を次段の転送路に転送する（第１の電荷転送路を転送さ
れる電荷が検出されなかった場合）か、あるいはリセッ
ト電極へ転送する（第１の電荷転送路を転送される電荷
が検出された場せ）かを切替える転送切替手段と、ｍ段
目（ｒｎは１出麹における電荷検出手段によって検出さ
れた信号を、ルビットの分解能の場合に３ ＋ １−
ｍ／２ ビット遅延させる手段とを有し、を段目（ｌ
は奇数）の最終転送電極の面積がｔ−２段目の最終転送
電極の面積の１／２である、換言すればｔ−２段目の電
極に蓄積された電荷のポテンシャルを４段目において２
倍することを特徴としている。
従来のＡ／Ｄ変換器においては、入力アナログ信号を高
い精度で遅延していたが（各ビットの値を決定するため
の比較器、その値をアナログ信号に変換するＤ／Ａ変換
器と関係して、入力アナログ信号を高い精度で遅延する
必要がある）、本発明においては、ＣＣＤの転送りロッ
クに同期させて遅延することが可能であり、また従来の
Ａ／Ｄ変換装置において各ビットの決定のためにそれぞ
れ別の基準電圧を必要としたのに対し、本発明において
は、奇数段の最終転送電極の面積を前奇数段の最終転送
電極の面積の１／２とすることで、転送されてくる電荷
のポテンシャ、ルを２倍し、つねに１つの基準電圧で比
較が可能である。このことはシステム全体を簡潔にし、
構造を簡単にしている。また、アナログ信号をディジタ
ル信号に変換する時間は、分解能を大きくする（出力、
ビット数を多くする）ととに比例して大きくなるが、サ
ンプルレートはＣＣＤの転送速度（転送りロックレート
）にのみ依存し、分解能にかかわらないことも大きな利
点である。
い精度で遅延していたが（各ビットの値を決定するため
の比較器、その値をアナログ信号に変換するＤ／Ａ変換
器と関係して、入力アナログ信号を高い精度で遅延する
必要がある）、本発明においては、ＣＣＤの転送りロッ
クに同期させて遅延することが可能であり、また従来の
Ａ／Ｄ変換装置において各ビットの決定のためにそれぞ
れ別の基準電圧を必要としたのに対し、本発明において
は、奇数段の最終転送電極の面積を前奇数段の最終転送
電極の面積の１／２とすることで、転送されてくる電荷
のポテンシャ、ルを２倍し、つねに１つの基準電圧で比
較が可能である。このことはシステム全体を簡潔にし、
構造を簡単にしている。また、アナログ信号をディジタ
ル信号に変換する時間は、分解能を大きくする（出力、
ビット数を多くする）ととに比例して大きくなるが、サ
ンプルレートはＣＣＤの転送速度（転送りロックレート
）にのみ依存し、分解能にかかわらないことも大きな利
点である。
以下、本発明を図面に基づいて説明する。
第１図は本発明の一実施例を示し、第２図は第１図に示
した装置の転送りロックのタイムチャートを示す。
した装置の転送りロックのタイムチャートを示す。
第１図は３相クロツクを用いた３ピツ）ＣＣＤＡ／Ｄ変
換装置であり、転送りロック第１相φ１の立ち上りのタ
イミング（以下、単にφ１のタイミングと略す）で入力
アナログ信号ＶＩＮを第１段の最初の転送電極１０１の
下のチャネル内に電荷（本実施例においてはチャネルは
Ｐ形半導体で形成しているので電荷は電子である）の蓄
積量として注入する。（この注入量は以後の説明を簡単
にするために入力アナログ信号が最大の値の時に、転送
電極１０１が形成するチャネルポテンシャルの井戸を完
全に満たすものとする。） 入力アナログ信号の大きさに比例して注入された電荷は
、転送りロック第２相φ２の立ち上りのタイミング（以
下、単にφ２のタイミングと略す）で転送電極１０２の
下へ転送され、さらに転送りロック第３相φ３の立ち上
りのタイミング（以下、単にφ３のタイミングと略す）
で転送電極１０３の下へ転送される。
換装置であり、転送りロック第１相φ１の立ち上りのタ
イミング（以下、単にφ１のタイミングと略す）で入力
アナログ信号ＶＩＮを第１段の最初の転送電極１０１の
下のチャネル内に電荷（本実施例においてはチャネルは
Ｐ形半導体で形成しているので電荷は電子である）の蓄
積量として注入する。（この注入量は以後の説明を簡単
にするために入力アナログ信号が最大の値の時に、転送
電極１０１が形成するチャネルポテンシャルの井戸を完
全に満たすものとする。） 入力アナログ信号の大きさに比例して注入された電荷は
、転送りロック第２相φ２の立ち上りのタイミング（以
下、単にφ２のタイミングと略す）で転送電極１０２の
下へ転送され、さらに転送りロック第３相φ３の立ち上
りのタイミング（以下、単にφ３のタイミングと略す）
で転送電極１０３の下へ転送される。
この時、第２転送段の最初の転送電極１０４には転送電
極１０３の１／２の電圧が印加されており、さらに次の
転送電極１０５は転送電極１０３と同電圧が印加されて
いる。これは転送電極１０３と転送電極１０５が形成す
る同じ深さのポテンシャルの井戸の間にこの深さの半分
の深さのポテンシャルの仕切りを入れた状態を作ってお
り、今、転送電極１０３の下に蓄積されている電荷の内
で転送電極１０４が形成するポテンシャルの仕切りを越
えるものがあれば、それらの電荷は転送電極１０４の下
を通過し、より安定な転送電極１０５の下に蓄積される
。転送電極１０５の下に蓄積される電荷が存在するとい
うことは、サンプリングしたアナログ信号がフルスケー
ルの１／２よりも大きかつたことを示し、この電荷の有
無を電極とチャネルとの間の７０−ティングゲート１３
１で検出し、最上位ビットの値として、記憶装置１４３
に記憶する。（検出信号は微小であるため、増幅器１３
４によね増幅する）この記１意装置１４３はフリップフ
ロップで構成されており、記憶のタイミングはφ３と同
期するφ４の立ち上りのタイミングである。
極１０３の１／２の電圧が印加されており、さらに次の
転送電極１０５は転送電極１０３と同電圧が印加されて
いる。これは転送電極１０３と転送電極１０５が形成す
る同じ深さのポテンシャルの井戸の間にこの深さの半分
の深さのポテンシャルの仕切りを入れた状態を作ってお
り、今、転送電極１０３の下に蓄積されている電荷の内
で転送電極１０４が形成するポテンシャルの仕切りを越
えるものがあれば、それらの電荷は転送電極１０４の下
を通過し、より安定な転送電極１０５の下に蓄積される
。転送電極１０５の下に蓄積される電荷が存在するとい
うことは、サンプリングしたアナログ信号がフルスケー
ルの１／２よりも大きかつたことを示し、この電荷の有
無を電極とチャネルとの間の７０−ティングゲート１３
１で検出し、最上位ビットの値として、記憶装置１４３
に記憶する。（検出信号は微小であるため、増幅器１３
４によね増幅する）この記１意装置１４３はフリップフ
ロップで構成されており、記憶のタイミングはφ３と同
期するφ４の立ち上りのタイミングである。
次のφ１のタイミングで、転送電’ＲＡ １０４のポテ
ンシャルを越えることができなかった゛電荷は、転送電
極１０６のチャネルストッパー１４０′ｃ仕切られた第
２転送路側へ転送される。この電荷量が必要となるのは
転送電極１０５の下に電荷が存在しない時（検出した値
が０の時）であり、この時には、記憶装置１４３から出
力されるＱｌの値は０であり、このＱ１１倍を受は取る
転送切替装置１３７は、転送電極１０６の第２転送路下
の電荷を、次のφ２のタイミングで転送？１ｉｉ１０９
の下に転送する。検出した匝が１の時、つまりＱ１１倍
の値が１の時には、転送電極１０６の第２転送路下の電
荷は、以下のビット決定に必要ではなく、φ２のタイミ
ングで転送’１！１０８の下へ転送され、φ３のタイミ
ングでリセット電極（高寵圧電極ＶＤＤ ）へ排除され
る。
ンシャルを越えることができなかった゛電荷は、転送電
極１０６のチャネルストッパー１４０′ｃ仕切られた第
２転送路側へ転送される。この電荷量が必要となるのは
転送電極１０５の下に電荷が存在しない時（検出した値
が０の時）であり、この時には、記憶装置１４３から出
力されるＱｌの値は０であり、このＱ１１倍を受は取る
転送切替装置１３７は、転送電極１０６の第２転送路下
の電荷を、次のφ２のタイミングで転送？１ｉｉ１０９
の下に転送する。検出した匝が１の時、つまりＱ１１倍
の値が１の時には、転送電極１０６の第２転送路下の電
荷は、以下のビット決定に必要ではなく、φ２のタイミ
ングで転送’１！１０８の下へ転送され、φ３のタイミ
ングでリセット電極（高寵圧電極ＶＤＤ ）へ排除され
る。
このように、φ２のタイミングにおいて、転送電極１０
７の下か転送電極１０９の下かどちらか一方に必ず電荷
が転送されておゆ、転送電極１０７の下に転送されてい
る場合は、サンプリングしたアナログ信号がフルスケー
ルの１／２よりも電荷量に比例した分だけ大きかったこ
とを示し、転送電極１０９の下に転送されている場合は
、サンプリングしたアナログ信号が、フルスケールの１
／２よりも小さく、電荷量に比例した大きさであったこ
とを示している。これら電荷はφ３のタイミングで転送
電極１１０の下に転送され、第３転送段への入力電荷と
なる。
７の下か転送電極１０９の下かどちらか一方に必ず電荷
が転送されておゆ、転送電極１０７の下に転送されてい
る場合は、サンプリングしたアナログ信号がフルスケー
ルの１／２よりも電荷量に比例した分だけ大きかったこ
とを示し、転送電極１０９の下に転送されている場合は
、サンプリングしたアナログ信号が、フルスケールの１
／２よりも小さく、電荷量に比例した大きさであったこ
とを示している。これら電荷はφ３のタイミングで転送
電極１１０の下に転送され、第３転送段への入力電荷と
なる。
第３転送段へ転送された電荷は上記同様に順々に転送さ
れて、転送′ＫＬ極１１３の下に蓄積されるが、転送電
極１１４が形成するポテンシャルの仕切りを越えるもの
だけが転送電画１１６の下に蓄積される。ここで転送電
極１０４と転送１１Ｌ極１１４が形成するポテンシャル
の仕切りの大きさは同等のものであるが、転送電極１１
３の面積は転送電極１０３の面積の１７２であり、転送
電極１１３の下に蓄積されている電荷のポテンシャルは
、転送電極１０３のそれに比らべ２倍されることになり
（高さｈ７、底面積αの容器にル′ の高さ分だけ入っ
ている水を、高さル、底面積１／２αの容器に移し替え
ると水の高さは２Ａ’になるが、この例で言えば、ルは
転送電極の電圧、αは転送電極の面積、αｈ′は電荷の
蓄積量である）、仕切りとなる転送１極１０４，１１４
，１２４の電圧は同電圧でよいことになる。（基準電圧
が１つでよいことの根拠である。） この様にして、電荷のポテンシャルが２ ｆｔｒされな
がら順々に下位ビットの値が決定し、最下位ビットの値
が決定する時点には、各ビットの値はそれぞれの遅延装
置１４３ 、１４４ 、１４５でφ４に同期して遅延さ
れており、出力端子Ｂ３ 、Ｂ２ 、Ｂｔからディジタ
ル信号として同時に取り出すことができる。
れて、転送′ＫＬ極１１３の下に蓄積されるが、転送電
極１１４が形成するポテンシャルの仕切りを越えるもの
だけが転送電画１１６の下に蓄積される。ここで転送電
極１０４と転送１１Ｌ極１１４が形成するポテンシャル
の仕切りの大きさは同等のものであるが、転送電極１１
３の面積は転送電極１０３の面積の１７２であり、転送
電極１１３の下に蓄積されている電荷のポテンシャルは
、転送電極１０３のそれに比らべ２倍されることになり
（高さｈ７、底面積αの容器にル′ の高さ分だけ入っ
ている水を、高さル、底面積１／２αの容器に移し替え
ると水の高さは２Ａ’になるが、この例で言えば、ルは
転送電極の電圧、αは転送電極の面積、αｈ′は電荷の
蓄積量である）、仕切りとなる転送１極１０４，１１４
，１２４の電圧は同電圧でよいことになる。（基準電圧
が１つでよいことの根拠である。） この様にして、電荷のポテンシャルが２ ｆｔｒされな
がら順々に下位ビットの値が決定し、最下位ビットの値
が決定する時点には、各ビットの値はそれぞれの遅延装
置１４３ 、１４４ 、１４５でφ４に同期して遅延さ
れており、出力端子Ｂ３ 、Ｂ２ 、Ｂｔからディジタ
ル信号として同時に取り出すことができる。
以上の説明から明らかな様（、本発明においては、遅延
装置は複雑な溝造ではなく、シかも安易に正確な遅延が
可能であり、サンプルレートは分解能を大きくしても、
つねにＣＣＤの転送りロックレートであり、さらに基準
電圧は１つで済み、システム全体の構造をコンパクトで
かつ簡単にしている。
装置は複雑な溝造ではなく、シかも安易に正確な遅延が
可能であり、サンプルレートは分解能を大きくしても、
つねにＣＣＤの転送りロックレートであり、さらに基準
電圧は１つで済み、システム全体の構造をコンパクトで
かつ簡単にしている。
第１図は本発明の一実施例である３ビツトＣＣＤＡ／Ｄ
変換装置を示す図、第２図はＣＣＤ転送りロックのタイ
ムチャート、第３図は従来の進行波方式Ａ／Ｄ変換装置
を示すブロック図である。 １００・・・・・・転送チャネル、１０１，１０２．１
０３・・・・・・第１段転送電極、１０４，１０５，１
０６，１０７゜１０８．１０９，１１０・・・・・・第
２段転送電極、１１１゜１１２．１１３・・・・・・第
３段転送電極、１１４，１１５゜１１６．１１７，１１
８，１１９，１２０・・・・・・第４段転送電極、１２
１，１２２，１２３・・・・・・第５段転送電極、１２
４゜１２５ 、１２６ 、１２７ 、１２８ 、１２９
、１３０・・・・・・第６段転送電極、１３１，１３
２，１３３・・・・・・７０−テングゲー）、１３４，
１３５，１３６・・・・・・検出信号増幅器、１３７．
１３８，１３９・・・・・・転送切替装置、１４０，１
４１゜１４２・・・・・・チャネルストッパー、１４３
，１４４，１４５・・・・・・遅延装置、φ１．φ２．
φ３・・・・・・ＣＣＤ転送りロック、φ４・・・・・
・７リツプフロクプ駆動クロツク、３０１．３０２・・
・・・・遅延装置、３０３，３０４，３０５・・・・・
・比較器、３０６，３０７・・・・・・記憶装置、３０
８，３０９・・・・・・Ｄ／Ａ変換器。
変換装置を示す図、第２図はＣＣＤ転送りロックのタイ
ムチャート、第３図は従来の進行波方式Ａ／Ｄ変換装置
を示すブロック図である。 １００・・・・・・転送チャネル、１０１，１０２．１
０３・・・・・・第１段転送電極、１０４，１０５，１
０６，１０７゜１０８．１０９，１１０・・・・・・第
２段転送電極、１１１゜１１２．１１３・・・・・・第
３段転送電極、１１４，１１５゜１１６．１１７，１１
８，１１９，１２０・・・・・・第４段転送電極、１２
１，１２２，１２３・・・・・・第５段転送電極、１２
４゜１２５ 、１２６ 、１２７ 、１２８ 、１２９
、１３０・・・・・・第６段転送電極、１３１，１３
２，１３３・・・・・・７０−テングゲー）、１３４，
１３５，１３６・・・・・・検出信号増幅器、１３７．
１３８，１３９・・・・・・転送切替装置、１４０，１
４１゜１４２・・・・・・チャネルストッパー、１４３
，１４４，１４５・・・・・・遅延装置、φ１．φ２．
φ３・・・・・・ＣＣＤ転送りロック、φ４・・・・・
・７リツプフロクプ駆動クロツク、３０１．３０２・・
・・・・遅延装置、３０３，３０４，３０５・・・・・
・比較器、３０６，３０７・・・・・・記憶装置、３０
８，３０９・・・・・・Ｄ／Ａ変換器。
Claims (1)
- ２ｎ段（ｎは正整数）の電荷転送段を有し、偶数段目の
電荷転送段は、ある一定レベルのチャネルポテンシャル
を越える電荷を転送する第１の電荷転送路と、前記チャ
ネルポテンシャル以下の電荷を転送する第２の電荷転送
路とを有する電荷転送手段と、前記第１の電荷転送路に
転送される電荷の有無を検出する電荷検出手段と、該電
荷検出手段によって、前記第２の転送路を転送される電
荷を次段の転送路に転送するかあるいはリセット電極へ
転送するかを切替える転送切替手段と、ｍ段目（ｍは偶
数）における電荷検出手段によって得られる信号を１＋
１−ｍ／２ビット遅延させる手段とを有し、ｌ段目（ｌ
は奇数）の最終転送電極の面積がｌ−２段目の最終転送
電極の面積の１／２であることを特徴とするＡ／Ｄ変換
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228608A JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | Ａ／ｄ変換装置 |
| US06/791,229 US4719448A (en) | 1984-10-30 | 1985-10-25 | Semiconductor A/D converter using charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228608A JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105929A true JPS61105929A (ja) | 1986-05-24 |
Family
ID=16879012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228608A Pending JPS61105929A (ja) | 1984-10-30 | 1984-10-30 | Ａ／ｄ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719448A (ja) |
| JP (1) | JPS61105929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642948U (ja) * | 1987-06-25 | 1989-01-10 | ||
| JPS642947U (ja) * | 1987-06-25 | 1989-01-10 |
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Family Cites Families (3)
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| US4136335A (en) * | 1977-04-18 | 1979-01-23 | Bell Telephone Laboratories, Incorporated | Semiconductor charge coupled device analog to digital converter |
| US4375059A (en) * | 1980-04-25 | 1983-02-22 | Ibm Corporation | Fast charge transfer analog-to-digital converter |
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-
1985
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS642947U (ja) * | 1987-06-25 | 1989-01-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4719448A (en) | 1988-01-12 |
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