JPH01191469A - 電荷結合装置 - Google Patents
電荷結合装置Info
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- JPH01191469A JPH01191469A JP63014492A JP1449288A JPH01191469A JP H01191469 A JPH01191469 A JP H01191469A JP 63014492 A JP63014492 A JP 63014492A JP 1449288 A JP1449288 A JP 1449288A JP H01191469 A JPH01191469 A JP H01191469A
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- 238000007599 discharging Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000001444 catalytic combustion detection Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- 238000003384 imaging method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は固体撮像装置等に使用される電荷結合装置に
関する。
関する。
（従来の技術）
電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ、以下ＣＣＤと略す）型固体撮像装置では、信号
電荷の高速転送読み出しを行なうために１本来−本のＣ
ＣＤレジスターで転送する信号電荷を複数本のＣＣＤレ
ジスターに分けて転送し読み出す方法が一般に用いられ
ている。しかし、このような方法を用いた場合、最終的
に単一の信号線から信号を得られるようにするため、複
数本のＣＣＤレジスターから出力される信号電荷を適当
な形で多重加算する必要がある。 この多重加算につい
ては、複線ＣＣＤレジスターの終段部で適当な手段によ
り信号加算を行ない、固体撮像装置内の（オンチップの
）単一の出力部で信号を読み出す方法がある。この方法
は固体撮像装置内で信号加算動作ができるため、信号加
算のための外部回路が不必要であるという利点を持つ。
ｉｃｅ、以下ＣＣＤと略す）型固体撮像装置では、信号
電荷の高速転送読み出しを行なうために１本来−本のＣ
ＣＤレジスターで転送する信号電荷を複数本のＣＣＤレ
ジスターに分けて転送し読み出す方法が一般に用いられ
ている。しかし、このような方法を用いた場合、最終的
に単一の信号線から信号を得られるようにするため、複
数本のＣＣＤレジスターから出力される信号電荷を適当
な形で多重加算する必要がある。 この多重加算につい
ては、複線ＣＣＤレジスターの終段部で適当な手段によ
り信号加算を行ない、固体撮像装置内の（オンチップの
）単一の出力部で信号を読み出す方法がある。この方法
は固体撮像装置内で信号加算動作ができるため、信号加
算のための外部回路が不必要であるという利点を持つ。
第３図は、従来の前記信号加算動作を行なうためのＣＣ
Ｄレジスター終段部および出力部の構造図である。 こ
こでは、説明を簡単にするため、ＣＣＤレジスターの本
数を２本としている。図に示すように、第１ ＣＣＤレ
ジスター２１と第２ ＣＣＤレジスター２２はレジスタ
ー終段部において連結し、浮遊拡散層からなる電荷−電
圧変換部２５に接続する。これら両ＣＣＤレジスター２
１．２２は、終段部平前においては、互いに逆相のクロ
ックパルスφ１．φ２が印加される転送電極２６．２７
を有し、終段部においては、第２ ＣＣＤレジスター２
２を転送する信号電荷Ｑ２を第１ ＣＣＤレジスター２
１を転送する信号電荷Ｑ□よりも半周期分転送を遅延さ
せるための転送電極２８゜２９を有する。また、出力部
においては変換部２５に転送される信号電荷Ｑ、、Ｑ、
をリセットドレイン部３３に放出するためのリセットゲ
ート電極３１が形成される。そして、これら転送電極２
ｇ、 ２９．３１のそれぞれにはクロックパルスφＦｉ
ｔφＦｚｐ φＲ３が印加される。ここで、上述の信号
電荷Ｑ２の遅延転送動作を行なうために、φＦｉｎ φ
Ｆ２＋ φＲ３のクロック周波数はφ８．φ２の２倍の
周波数が必要である。
Ｄレジスター終段部および出力部の構造図である。 こ
こでは、説明を簡単にするため、ＣＣＤレジスターの本
数を２本としている。図に示すように、第１ ＣＣＤレ
ジスター２１と第２ ＣＣＤレジスター２２はレジスタ
ー終段部において連結し、浮遊拡散層からなる電荷−電
圧変換部２５に接続する。これら両ＣＣＤレジスター２
１．２２は、終段部平前においては、互いに逆相のクロ
ックパルスφ１．φ２が印加される転送電極２６．２７
を有し、終段部においては、第２ ＣＣＤレジスター２
２を転送する信号電荷Ｑ２を第１ ＣＣＤレジスター２
１を転送する信号電荷Ｑ□よりも半周期分転送を遅延さ
せるための転送電極２８゜２９を有する。また、出力部
においては変換部２５に転送される信号電荷Ｑ、、Ｑ、
をリセットドレイン部３３に放出するためのリセットゲ
ート電極３１が形成される。そして、これら転送電極２
ｇ、 ２９．３１のそれぞれにはクロックパルスφＦｉ
ｔφＦｚｐ φＲ３が印加される。ここで、上述の信号
電荷Ｑ２の遅延転送動作を行なうために、φＦｉｎ φ
Ｆ２＋ φＲ３のクロック周波数はφ８．φ２の２倍の
周波数が必要である。
例えば、本従来例の２ ｍｃｃＤレジスターを水平８０
０画素画素面５００画素を有する２次元面体撮像装置の
水平ＣＣＤレジスターに適用した場合、φ□、φ２のク
ロック周波数は７．１６ＭＨｚであるのに対し、φＦａ
ｔφＦ２．φＲ３のクロック周波数は１４．３２ＭＨｚ
＆なる。
０画素画素面５００画素を有する２次元面体撮像装置の
水平ＣＣＤレジスターに適用した場合、φ□、φ２のク
ロック周波数は７．１６ＭＨｚであるのに対し、φＦａ
ｔφＦ２．φＲ３のクロック周波数は１４．３２ＭＨｚ
＆なる。
このことは、ＣＣＤレジスターの駆動回路において、高
い周波数のクロックパルスを発生させるための回路を必
要とし、回路の複雑化を招く。
い周波数のクロックパルスを発生させるための回路を必
要とし、回路の複雑化を招く。
（発明が解決しようとする課題）
従来の技術においては、信号加算動作を行なうため、複
線ＣＣＤレジスターの終段部および出力部において高い
周波数のクロックパルスを必要とした。そのため、それ
だけ駆動回路が複雑になるという問題点があった。本発
明はこの問題点を解決することを目的とする。
線ＣＣＤレジスターの終段部および出力部において高い
周波数のクロックパルスを必要とした。そのため、それ
だけ駆動回路が複雑になるという問題点があった。本発
明はこの問題点を解決することを目的とする。
（課題を解決するための手段）
前記問題点を解決するため、複数本のＣＣＤレジスター
を最終転送電極下のゲート部以降で連結させ、かつ電荷
−電圧変換部にある信号電荷をリセットドレイン部へ放
出するためのリセットゲート電極を複数個設ける。
を最終転送電極下のゲート部以降で連結させ、かつ電荷
−電圧変換部にある信号電荷をリセットドレイン部へ放
出するためのリセットゲート電極を複数個設ける。
（作 用）
前記手段により、ＣＣＤレジスター終段部の転送電極に
印加するクロックパルスおよび前記リセットゲート電極
に印加するクロックパルスの周波数をクロックパルスφ
□、φ２の周波数と同じにでき、したがって、駆動回路
の簡素化が実現できる。
印加するクロックパルスおよび前記リセットゲート電極
に印加するクロックパルスの周波数をクロックパルスφ
□、φ２の周波数と同じにでき、したがって、駆動回路
の簡素化が実現できる。
（実施例）
第１図は本発明の信号加算動作を行なうためのＣＣＤレ
ジスターの終段部および出力部の構造図である。ここで
は、説明を簡単にするため、２線ＣＣＤレジスターの場
合の構造を例にとっている。
ジスターの終段部および出力部の構造図である。ここで
は、説明を簡単にするため、２線ＣＣＤレジスターの場
合の構造を例にとっている。
図に示すように第１ ＣＣＤレジスター１と第２ ＣＣ
Ｄレジスター２は最終転送電極３下のゲート部４におい
て結合し、浮遊拡散層からなる電荷−電圧変換部５に接
続する。これら両ＣＯＤレジスターは２相駆動ＣＣＤで
φ、転送電極６，９およびφ２転送電極７．８を有する
。ここで、転送電極８，９は第２ＣＯＤレジスター２を
転送する信号電荷Ｑ２を第１ ＣＣＤレジスター１を転
送する信号電荷Ｑ１に対し半周期分転送を遅延させる働
きをする。なお、転送電極６．７，８．９はいずれも２
相駆動動作を可能にするため、ストレージ転送電極とバ
リヤー転送電極の対で形成される（図示せず）。このよ
うな構造を持つ２線ＣＣＤレジスターにより、信号電荷
Ｑ工およびＱ２は交互に電荷−電圧変換部５に転送され
る。信号電荷Ｑ１およびＱ２の流入によって生じる変換
部５の電圧変化はオンチップの前置増幅器１０を介して
チップ外へ出力される。また、−変電圧変換され読み出
された信号電荷Ｑ工およびＱ２はそれぞれ第１リセツト
ゲート電極１１および第２リセツトゲート電極１２によ
りリセットドレイン部１３および１４に放出される。
Ｄレジスター２は最終転送電極３下のゲート部４におい
て結合し、浮遊拡散層からなる電荷−電圧変換部５に接
続する。これら両ＣＯＤレジスターは２相駆動ＣＣＤで
φ、転送電極６，９およびφ２転送電極７．８を有する
。ここで、転送電極８，９は第２ＣＯＤレジスター２を
転送する信号電荷Ｑ２を第１ ＣＣＤレジスター１を転
送する信号電荷Ｑ１に対し半周期分転送を遅延させる働
きをする。なお、転送電極６．７，８．９はいずれも２
相駆動動作を可能にするため、ストレージ転送電極とバ
リヤー転送電極の対で形成される（図示せず）。このよ
うな構造を持つ２線ＣＣＤレジスターにより、信号電荷
Ｑ工およびＱ２は交互に電荷−電圧変換部５に転送され
る。信号電荷Ｑ１およびＱ２の流入によって生じる変換
部５の電圧変化はオンチップの前置増幅器１０を介して
チップ外へ出力される。また、−変電圧変換され読み出
された信号電荷Ｑ工およびＱ２はそれぞれ第１リセツト
ゲート電極１１および第２リセツトゲート電極１２によ
りリセットドレイン部１３および１４に放出される。
第２図は第１図に示される各電極に印加するクロックパ
ルスの波形例とその結果得られる信号出力電圧Ｖｏｕｔ
の波形例を示す図である。クロックパルスφ、およびφ
２はＴＰの周期を持ち、互いに逆相になっている。クロ
ックパルスφＲ８１およびφＲ３２は同じ＜Ｔｐの周期
を持つが、高電圧（Ｖ’ｈｉｇｈ）状態の動量ＴＨ１，
ｐ ＴＨ２が低電圧（Ｖ’ ｌｏｗ）状態の期間ＴＬ工
ｔ ＴＬｚよりも短かい波形である。また１図で示して
いないが図１の出力ゲート電圧Ｖ。０． リセットドレ
イン電圧ＶＲＤｔ出カドレイン電圧ＶＯＤは所定の一定
直流電圧である。これらクロックパルスφ１．φ２．φ
Ｒ３ｘ ＋ φＲ３２および一定直流電圧Ｖ。０゜ＶＲ
Ｄｙ ｖｏｏを所定の電極に印加することにより、信号
電荷Ｑ工Ｔ Ｑ２の信号出力電圧Ｖｏｕｔが図示のよう
に得られる。この信号出力電圧Ｖｏｕｔの波形は１周期
期間ＴＰにおいて６つの期間Ｔ１〜Ｔ６に分けられる。
ルスの波形例とその結果得られる信号出力電圧Ｖｏｕｔ
の波形例を示す図である。クロックパルスφ、およびφ
２はＴＰの周期を持ち、互いに逆相になっている。クロ
ックパルスφＲ８１およびφＲ３２は同じ＜Ｔｐの周期
を持つが、高電圧（Ｖ’ｈｉｇｈ）状態の動量ＴＨ１，
ｐ ＴＨ２が低電圧（Ｖ’ ｌｏｗ）状態の期間ＴＬ工
ｔ ＴＬｚよりも短かい波形である。また１図で示して
いないが図１の出力ゲート電圧Ｖ。０． リセットドレ
イン電圧ＶＲＤｔ出カドレイン電圧ＶＯＤは所定の一定
直流電圧である。これらクロックパルスφ１．φ２．φ
Ｒ３ｘ ＋ φＲ３２および一定直流電圧Ｖ。０゜ＶＲ
Ｄｙ ｖｏｏを所定の電極に印加することにより、信号
電荷Ｑ工Ｔ Ｑ２の信号出力電圧Ｖｏｕｔが図示のよう
に得られる。この信号出力電圧Ｖｏｕｔの波形は１周期
期間ＴＰにおいて６つの期間Ｔ１〜Ｔ６に分けられる。
まず期間ＴユにおいてφＲ３２によりＶｏｕｔはリセッ
ト状態に設定される。次に、期間Ｔ２の所謂フィードス
ルー期間の後、 期間Ｔ３においてφ２が低電圧（Ｖｌ
ｏｗ）状態となり信号電荷Ｑ工が検出部５に転送される
ことによりＱｌの信号出力電圧が得られる。
ト状態に設定される。次に、期間Ｔ２の所謂フィードス
ルー期間の後、 期間Ｔ３においてφ２が低電圧（Ｖｌ
ｏｗ）状態となり信号電荷Ｑ工が検出部５に転送される
ことによりＱｌの信号出力電圧が得られる。
次にまた同様に、 期間Ｔ４においでφＲ３ｚによりＶ
ｏｕｔはリセット状態に設定され、期間Ｔ、、の所謂フ
ィードスルー期間の後、期間Ｔ、においてφ□が低電圧
（Ｖｌｏｔｉ）状態となり信号電荷Ｑ２が検出部５に転
送されることにより、Ｑ２の信号出力電圧が得られる。
ｏｕｔはリセット状態に設定され、期間Ｔ、、の所謂フ
ィードスルー期間の後、期間Ｔ、においてφ□が低電圧
（Ｖｌｏｔｉ）状態となり信号電荷Ｑ２が検出部５に転
送されることにより、Ｑ２の信号出力電圧が得られる。
以下、これらの繰り返しにより連続したＶｏｕｔ波形が
得られる。
得られる。
以上、本実施例では２線ＣＯＤレジスターにおける信号
加算について説明してきたが、３線以上のＣＣＤレジス
ターの場合も同様である。
加算について説明してきたが、３線以上のＣＣＤレジス
ターの場合も同様である。
本発明により、複線ＣＣＤレジスターの信号加算動作の
ために従来必要であったレジスタ終段部および出力部に
おける高い周波数のクロックパルスを用いずに済む。し
たがって、駆動回路の簡素化が可能となる。
ために従来必要であったレジスタ終段部および出力部に
おける高い周波数のクロックパルスを用いずに済む。し
たがって、駆動回路の簡素化が可能となる。
第１図は本発明の信号加算動作を行なうための２９ＣＣ
Ｄレジスターの終段部および出力部の構造図、第２図は
第１図に示される各電極に印加するクロックパルスの波
形例とその結果得られる信号出力電圧Ｖｏｕｔの波形例
を示す図、第３図は従来の信号加算動作を行なうための
２線ＣＯＤレジスターの終段部および出力部の構造図で
ある。 １、 ２．２１．２２・・・ＣＣＤレジスター３．２３
・・・ＣＣＤレジスターの最終転送電極４ ・・・最
終転送電極３下のゲート部５．２５・・・電荷−電圧変
換部 ６．２６・・・φ、転送電極 ７．２７・・・φ２転送電極 ８ ・・・φ２転送電極（信号電荷Ｑ２の遅延用）９
・・・φ、転送電極（信号電荷Ｑ２の遅延用）２８
・・・φＦ１転送電極（信号電荷Ｑ２の遅延用）
２９ ・・・φＦ２転送電極（信号電荷Ｑ２の遅延
用）１１、１２．３１・・・リセットゲート電極１３、
１４．３３・・・リセットドレイン部１０、３０・・・
オンチップの前置増幅器１５ ・・・Ｑ１信号の出
力レベル１６ ・・・Ｑ２信号の出力レベル１７
・・・リセットレベル １８ ・・・フィードスルーレベル代理人 弁理士
則 近 憲 佑 同 松山光之 第 ｌ 図 φｐｓ
Ｄレジスターの終段部および出力部の構造図、第２図は
第１図に示される各電極に印加するクロックパルスの波
形例とその結果得られる信号出力電圧Ｖｏｕｔの波形例
を示す図、第３図は従来の信号加算動作を行なうための
２線ＣＯＤレジスターの終段部および出力部の構造図で
ある。 １、 ２．２１．２２・・・ＣＣＤレジスター３．２３
・・・ＣＣＤレジスターの最終転送電極４ ・・・最
終転送電極３下のゲート部５．２５・・・電荷−電圧変
換部 ６．２６・・・φ、転送電極 ７．２７・・・φ２転送電極 ８ ・・・φ２転送電極（信号電荷Ｑ２の遅延用）９
・・・φ、転送電極（信号電荷Ｑ２の遅延用）２８
・・・φＦ１転送電極（信号電荷Ｑ２の遅延用）
２９ ・・・φＦ２転送電極（信号電荷Ｑ２の遅延
用）１１、１２．３１・・・リセットゲート電極１３、
１４．３３・・・リセットドレイン部１０、３０・・・
オンチップの前置増幅器１５ ・・・Ｑ１信号の出
力レベル１６ ・・・Ｑ２信号の出力レベル１７
・・・リセットレベル １８ ・・・フィードスルーレベル代理人 弁理士
則 近 憲 佑 同 松山光之 第 ｌ 図 φｐｓ
Claims (3)
- （１）半導体基板上に、互いに終端部で連結する電荷結
合素子（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ、Ｃ
ＣＤ）からなる２本以上のＣＣＤレジスターと、これら
ＣＣＤレジスターから転送される信号電荷を出力信号と
して検出するための共通の検出部と、この検出部で検出
された信号電荷を検出部の外部へ放出するためのリセッ
トゲート部が形成された電荷結合装置において、前記リ
セットゲート部が複数個形成されていることを特徴とす
る電荷結合装置。 - （２）前記ＣＣＤレジスターの本数および前記リセット
ゲート部の個数はどちらも２である請求項１記載の電荷
結合装置。 - （３）前記ＣＣＤレジスターは、これらＣＣＤレジスタ
ーに共通である最終転送電極下のゲート部以降で互いに
連結する請求項１記載の電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014492A JPH01191469A (ja) | 1988-01-27 | 1988-01-27 | 電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014492A JPH01191469A (ja) | 1988-01-27 | 1988-01-27 | 電荷結合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191469A true JPH01191469A (ja) | 1989-08-01 |
Family
ID=11862549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014492A Pending JPH01191469A (ja) | 1988-01-27 | 1988-01-27 | 電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595009A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 電荷結合素子 |
| KR100264833B1 (ko) * | 1991-10-08 | 2000-10-02 | 이데이 노부유끼 | 엠오에스 트랜지스터 및 이것을 사용한 전하검출장치 |
-
1988
- 1988-01-27 JP JP63014492A patent/JPH01191469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595009A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 電荷結合素子 |
| KR100264833B1 (ko) * | 1991-10-08 | 2000-10-02 | 이데이 노부유끼 | 엠오에스 트랜지스터 및 이것을 사용한 전하검출장치 |
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