JPH0515346B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷転送型撮像素子や電荷転送型遅延
線等から出力されるアナログ信号をデイジタル信
号に変換するための信号処理装置に関する。

（従来技術） 最近のデイジタル技術の進歩は、半導体集積回
路技術の発達と相まつて目覚ましいものがある。
これは64Kビツト、256Kビツト等の大容量デイ
ジタルメモリや、Ａ／Ｄ変換器、Ｄ／Ａ変換器等
が比較的安価にしかも大量に市場に供給されるよ
うになつたことによる。このデイジタル技術の台
頭は映像機器の分野においてても例外ではなく、
フレームシンクロナイザーやノイズリデユーサー
など、従来のアナログ方式では実現が困難であつ
た装置も、デイジタル化により簡単に実現可能と
なつた（テレビジヨン学会誌、1979年４月号〔第
33巻、第４号〕）。さらにデイジタル方式は装置の
経済化、安定化、調整工数の削減、他の装置との
接続の容易さなどの面で優れているため、従来ア
ナログ方式が主流であつたテレビカメラやテレビ
受像機にも応用されようとしている（日経エレク
トロニクス、1983 11−23，p.259〜p.273）。

（従来技術の問題点） ところで上述したテレビカメラなどのデイジタ
ル化に際し、最も問題となるのは、撮像管あるい
は固体撮像素子から出力されるアナログ信号をデ
イジタル信号に変換する部分の回路構成である。
第４図は、固体撮像素子の代表とも言うべき電荷
転送型撮像素子からデイジタル信号を得るための
従来例を示すブロツク図である。同図において、
インターライン転送方式電荷転送型撮像素子６１
は、入射光量に応じた信号電荷を蓄積するために
光入射面にマトリツクス状に配列された光電変換
部６２と、この光電変換部６２に蓄積された信号
電荷を一垂直走査周期（フイルドまたはフレー
ム）ごとに読み出すための転送ゲート（図示せ
ず）と、読み出した信号電荷を一水平走査周期
（1H）ごとに垂直方向に転送するための垂直レジ
スタ６３と、各垂直レジスタ６３の一端に電気的
に結合して信号電荷を水平方向に転送するための
水平レジスタ６４と、この水平レジスタ６４から
の信号電荷を検出して順次電圧信号に変換するた
めの電荷検出回路６５とから構成されている。か
かる撮像素子６１の外部には、外部雑音の混入を
防ぐために、インピーダンス変換の役目を担うバ
ツフアアンプ６６が電荷検出回路６５の近傍に接
続されている。バツフアアンプ６６からの振幅変
調信号はクランプ回路６７で基準電圧に設定され
た後、サンプルホールド回路６８で電荷検出期間
のみがサンプリングされ、次いでローパスフイル
タ６９で高次の側波帯成分が除去され、通常のア
ナログ信号へと変換される。該アナログ信号はア
ンプ７０で規定の振幅に増幅された後、Ａ／Ｄ変
換器７１に入力され、ここで初めてデイジタル信
号への変換が行なわれる。

上述した回路構成によれば、アナログ量からデ
イジタル量への変換は可能であるが、幾つかの問
題点もある。第１の問題点は、撮像素子６１から
の振幅変調信号を一旦アナログ信号に直してから
Ａ／Ｄ変換しているため、再生画像がクランプ回
路６７やサンプルホールド回路６８およびローパ
スフイルタ６９での特性劣化に影響され易い点で
ある。もちろん、撮像素子６１からの振幅変調信
号を直接Ａ／Ｄ変換すれば、外部回路での特性劣
化による影が最も少なく、またこれは技術的にも
可能である。しかしこの場合、基準電圧レベルと
電荷検出期間の両方をＡ／Ｄ変換した後、両者の
差を取る操作をせねばならず、回路規模の増大や
使用部品のの高価格化からみて、テレビカメラ等
小規模の装置に応用するには不向きである。

第２の問題点は、撮像素子６１は本来アナログ
デバイスであるため、駆動および信号処理には独
特のアナログ技術を駆使せねばならず、デイジタ
ル回路技術者には馴染みにくい点である。かかる
問題を解決するためには、もし技術的に可能であ
れば、撮像素子６１から直接デイジタル信号が出
力されるようにするのがも手つ取り早い。

第３の問題点は、最近のＡ／Ｄ変換器は低価格
化および高速化がなされてはいるものの、消費電
力、量子化の精度などの面においていまだ問題が
あり、テレビカメラ等の小規模装置に応用しにく
点である。

（発明の目的） 本発明は上述した従来の欠点を除去したもの
で、その目的とするところは、電荷転送型撮像素
子などとオンチツプ化が可能な信号処理装置を提
供することにある。

（発明の構成） 本発明の信号処理装置は、電荷転送素子からの
出力信号をＮビツト（Ｎ：正の整数）の分解能
で、デイジタル信号に変換する信号処理装置にお
いて、出力信号電荷の大きさを一転送ごとに非破
壊的に検出する2^M−１個（Ｍ：正の整数、Ｍ＜
Ｎ）の第１の出力手段を備えた第１の端子付電荷
転送遅延線を設け、各出力手段からの出力電圧を
2^M−１個の第１のアナログ比較器群に供給し、且
つこのアナログ比較器群に基準電圧の１／2^Mの整
数倍となるそれぞれ異なる比較電圧を供給して、
これら比較電圧が前記第１の出力手段からの出力
電圧より大きいときローレベル、小さいときハイ
レベルとなる判別信号を得るようになし、これら
判別信号をそれぞれ遅延時間の異なる第１のデイ
ジタルシフトレジスタ群に供給して、信号出力の
同時化をはかり、且つこれら同時化された判別信
号を第１の符号器に供給して、Ｍビツトの２進数
を得るようにした上位Ｍビツト変換部と、前記第
１のアナログ比較器群からの判別信号をそれぞれ
電荷生成手段に供給して、これら判別信号がロー
レベルのときのみ前記基準電圧の１／2^Mの電圧に
相当するバイアス電荷を生成するようになし、且
つ前記電荷生成手段からのバイアス電荷を加算す
るようにしたバイアス電荷生成部と、前記第１の
端子付電荷転送遅延線からの出力信号電荷と前記
バイアス電荷生成部からのバイアス電荷を電荷レ
ベルで合成するようにした電荷合成部と、この電
荷合成部から電荷の大きさを一転送ごとに非破壊
的に検出する2^N-M−１個の第２の出力手段を備え
た第２の端子付電荷転送遅延線を設け、各出力手
段からの出力電圧を2^N-M−１個の第２のアナログ
比較器群に供給し、且つこのアナログ比較器群に
前記基準電圧の１／2^Nの整数倍に前記基準電圧の
（１−１／2^M）倍を加えたそれぞれ異なる比較電
圧を供給して、これら比較電圧が前記第２の出力
手段からの出力電圧より大きいときローレベル、
小さいときハイレベルとなる判別信号を得るよう
になし、これら判別信号をそれぞれ遅延時間の異
なる第２のデイジタルシフトレジスタ群に供給し
て信号出力の同時化をはかり、且つこれら同時化
された判別信号を第２の符号器に供給して、Ｎ−
Ｍビツトの２進数を得るようにした下位Ｎ−Ｍビ
ツト変換部とを有している。

（実施例） 次に本発明の実施例について図面を用いて説明
する。ここでの説明は、電荷転送型撮像素子を代
表する電荷結合素子（以下CCDと称す）にオン
チツプ化された電荷転送型Ａ／Ｄ変換器（以下単
にＡ／Ｄ変換器と称す）からなる信号処理装置に
ついて行なう。また説明を簡単にするため、この
Ａ／Ｄ変換器はそれぞれ２ビツト／サンプルのレ
ベル分解能を有する上位２ビツトＡ／Ｄ変換部と
下位２ビツトＡ／Ｄ変換部とによつて構成され、
トータルのレベル分解能は４ビツト／サンプルで
あるものとする。

第１図は本発明による処理装置の一実施例を示
すＡ／Ｄ変換器のブロツク図、第２図は第１図の
動作機能を説明する図、第３図は本実施例のＡ／
Ｄ変換器をさらに具体的に示す回路構成図であ
る。

第１図において端子付電荷転送型遅延線１は、
CCD撮像素子や遅延線の出力部と電荷レベルで
結合されている。ここで、転送方向２から転送さ
れて来た出力信号電荷は、端子付電荷転送型遅延
線１中を転送されると同時に、この信号電荷の大
きさを一転送ごとに非破壊的に検出する出力手段
によつて、信号電荷出力端子（以下単に端子と称
す）３，４，５より信号電圧として出力される。
次いで、端子３，４，５よりの信号電圧は、アナ
ログ比較器群６を構成するアナログ比較器７，
８，９のそれぞれの信号端子に印加される。一
方、アナログ比較器７，８，９の比較電圧端子に
は、基準電圧をV_Rとすると、比較電圧発生回路
１０からのそれぞれ異なる比較電圧3V_R／４，
V_R／２，V_R／４が印加される。ここでアナログ
比較器７の動作を説明すると、端子付電荷転送型
遅延線１によつて検出された信号電圧V_Sと比較
電圧3V_R／４との間にV_S＞3V_R／４なる関係が成
立する場合、その判別信号Ｃ１はハイレベル
“１”となる。またV_S＜3V_R／４なる関係が成立
する場合にはローレベル“０”となる。他のアナ
ログ比較器８，９の動作も比較電圧がV_R／２，
V_R／４と異なるのみで、あとは全く同様である。
よつて、信号電V_Sの変化に対するアナログ比較
器７，８，９のそれぞれの判別信号Ｃ１，Ｃ２，
Ｃ３の状態は、第２図に示すごとく、V_S／3V_R／
４の場合Ｃ１，Ｃ２，Ｃ３のすべてがハイレベル
“１”、3V_R／４＞V_S＞V_R／２の場合Ｃ２，Ｃ３
がハイレベル“１”、V_R／２＞V_S＞V_R／４の場
合Ｃ３のみがハイレベル“１”、V_R／４＞V_Sの場
合Ｃ１，Ｃ２，Ｃ３のすべてがローレベル“０”
となる。

次に、アナログ比較器群６からの判別信号Ｃ
１，Ｃ２，Ｃ３はそれぞれ遅延時間の異なるデイ
ジタルシフトレジスタ１１，１２，１３に印加さ
れる。これは端子付電荷転送型遅延線１の動作か
らも明らかなように、同一信号電荷に対する検出
が端子３→４→５の順に１クロツク周期分ずつ遅
れるためである。デイジタルシフトレジスタ１
１，１２，１３を端子付電荷転送型遅延線１と同
一クロツク周期で動作させ、且つ遅延時間をそれ
ぞれ１，２，３クロツク周期分に選ぶことによ
り、上述した遅れは補償される。最後に、デイジ
タルシフトレジスタ１１，１２，１３で同時化さ
れた判別信号Ｃ１，Ｃ２，Ｃ３は符号器１４に入
力され、ここで第２図に示すごとく２ビツトの２
進数Ｄ１，Ｄ２に変換される。以上の説明からも
明らかなように、端子付電荷転送型遅延線１とア
ナログ比較器群６、比較電圧発生回路１０、デイ
ジタルシフトレジスタ１１，１２，１３および符
号器１４とにより、上位２ビツトＡ／Ｄ変換部が
構成されている。

次に、アナログ比較器群６からの判別信号Ｃ
１，Ｃ２，Ｃ３はバイアス電荷生成部１５にも印
加されている。このバイアス電荷生成部１５では
判別信号Ｃ１，Ｃ２，Ｃ３のそれぞれの状態に応
じて、判別信号がローレベル“０”のときのみ基
準電圧V_Rの1/4の電圧に相当するバイアス電荷が
生成、加算されるうになつている。すなわち、第
２図において、判別信号Ｃ１，Ｃ２，Ｃ３のすべ
てがハイレベル“１”のときにはバイアス電荷は
零であるが、、Ｃ１のみがローレベル“０”とな
るV_R／４に相当するバイアス電荷が生成、加算
され、次いでＣ１，Ｃ２の両方がローレベル
“０”の場合V_R／２に相当するバイアス電荷が、
またＣ１，Ｃ２，Ｃ３のすべてがローレベル
“０”の場合3V_R／４に相当するバイアス電荷が
それぞれ生成、加算される。

次いで、端子付電荷転送型遅延線１からの出力
信号電荷とバイアス電荷生成部１５からのバイア
ス電荷は、電荷合成部１６において電荷レベルで
合成される。これは後述する下位２ビツトのＡ／
Ｄ変換に備えるもので、第２図からも明らかなよ
うに、合成後の電荷（以後、合成電荷と称す）は
常に3V_R／４に相当する電荷よりも大きくなつて
いる。よつて、V_R＞V_S＞3V_R／４の範囲４レベ
ルに区切つて、その大小関係を調べることによ
り、下位２ビツトのＡ／Ｄ変換が可能となる。

最後に、電荷合成部１６からの合成電荷は端子
付電荷転送型遅延線１７中を転送されると同時
に、一転送ごとに非破壊的に検出され、端子１
８，１９，２０より合成信号電圧として出力され
る。この端子１８，１９，２０よりの合成信号電
圧は、アナログ比較器群２１を構成するアナログ
比較器２２，２３，２４のそれぞれの信号端子に
印加される。一方、アナログ比較器２２，２３，
２４の比較電圧端子には、比較電圧発生回路２５
からのそれぞれ異なる比較電圧15V_R／16，
14V_R／16，13V_R／16が印加される。よつて、合
成信号電圧をV_Cとすると、その変化に対するア
ナログ比較器２２，２３，２４のそれぞれの判別
信号Ｃ４，Ｃ５，Ｃ６の状態は、V_C＞15V_R／16
の場合Ｃ４，Ｃ５，Ｃ６のすべてがハイレベル
“１”、15V_R／16＞V_C＞14V_R／16の場合Ｃ５，Ｃ
６がハイレベル“１”、14V_R／16＞V_C＞13V_R／
16の場合Ｃ６のみがハイレベル“１”、13V_R／16
＞V_C＞12V_R／16の場合Ｃ４，Ｃ５，Ｃ６のすべ
てがローレベル“０”となる。ここで合成信号電
圧V_Cに含まれるバイアス電荷分は、上述したよ
うに０，V_R／４，V_R／２，3V_R／４の４種類あ
ることから、信号電圧V_Sに対する判別条件は、
第２図に示すごとく、16種類存在することにな
る。次に、アナログ比較器群２１からの判別信号
Ｃ１，Ｃ２，Ｃ３はそれぞれ遅延時間の異なるデ
イジタルフイルタ２６，２７，２８に印加されて
同時化された後、符号器２９に入力され、ここで
第２図に示すごとく２ビツトの２進数Ｄ３，Ｄ４
に変換される。すなわち、端子付電荷転送型遅延
線１７とアナログ比較器群２１、比較電圧発生回
路２５、デイジタルシフトレジスタ２６，２７，
２８および符号器２９によつて下位２ビツトＡ／
Ｄ変換部が構成されたことになる。よつて、前述
した上位２ビツトＡ／Ｄ変換部も合わせて、トー
タルでレベル分解能４ビツト／サンプルのＡ／Ｄ
変換器が実現されたことになる。

以上の説明からも明らかなように、本実施例に
よるＡ／Ｄ変換器はCCDと同一クロツクで動作
するため非常に高速である。また信号電圧と基準
電圧との比較を１つの端子付電荷転送型遅延線だ
けで実行するタイプに比べ、回路規模が大幅に縮
少される。例えば、４ビツトのＡ／Ｄ変換に必要
とされる比較器の数は、通常は15個であるが、本
実施例によれば６個の減らすことができる。さら
にアナログ比較器やデイジタルシフトレジスタお
よび符号器等はCCDと同一の半導体プロセス技
術によつて製造可能なため、CCDとのオンチツ
プ化が容易である等の多くの利点がある。

次に、第３図について説明する。図において第
１図と同一符号は同一構成要素を示している。本
実施例では、信号電荷の非破壊的検出にフローテ
イング電極３０〜３５を用いている。これらフロ
ーテイング電極３０〜３５は転送パルスφ₁，φ₂
が印加された転送電極対の間に設けられ、DCバ
イアス電圧が印加されている。よつて、端子付電
荷転送型遅延線１および１７での電荷転送は、い
わゆる２ 1/2相駆動で行なわれる。端子付電荷
転送型遅延線１７の終端には転送電荷を吸収する
ためのドレイン３６が設けられている。ここでフ
ローテイング電極３０〜３５で検出された信号電
圧は、アナログ比較器群６および２１を構成する
アナログ比較器７，８，９および２２，２３，２
４のそれぞれの信号端子に印加される。一方、比
較電圧発生回路３７は抵抗３８〜４４を直列接続
することにより構成されている。ここで抵抗３８
〜４０を同一抵抗値Ｒに選び、抵抗４１〜４４を
Ｒの1/4の抵抗値に選ぶことにより、比較器７，
８，９および２２，２３，２４の比較電圧端子に
は、それぞれ異なる比較電圧3V_R／４，V_R／２，
V_R／４および15V_R／16，14V_R／16，13V_R／16が
印加される。よつて、アナログ比較器群６および
２１は、第１図により説明した場合と全く同様に
動作する。

次に、バイアス電荷生成部１５を構成する電荷
入力部４５，４６，４７では、当該分野の技術者
には周知の電位平衡入力法などにより、基準電圧
V_Rの1/4の電圧に相当するバイアス電荷が生成さ
れる。また、電荷入力部４５，４６，４７に隣接
して、ゲート電極４８，４９，５０が設置されて
いる。これらゲート電極４８，４９，５０には、
アナログ比較器群６から判別信号Ｃ１，Ｃ２，Ｃ
３がインバーター５１，５２，５３を介してそれ
ぞれ印加されている。よつて、判別信号Ｃ１，Ｃ
２，Ｃ３がローレベル“０”のときのみ、電荷入
力部４５，４６，４７からCCDチヤネル中へバ
イアス電荷が注入される。バイアス電荷生成部１
５での電荷転送は、転送パルスφ₁，φ₂とバイア
ス電圧V_Bにより、端子付電荷転送型遅延線１お
よび１７と同一クロツク周期で２ 1/2相駆動さ
れる。また電荷入力部４５，４６，４７およびゲ
ート電極４８，４９，５０は１クロツク周期分ず
つずらせて設置されている。これはフローテイン
グ電極３０，３１，３２における同一信号電荷に
対する検出の遅れを補償するためである。

次いで、端子付電荷転送型遅延線１からの出力
信号電荷とバイアス電荷生成部１５からのバイア
ス電荷は、電荷合成部１６を形成する加算電極５
４をオンにすることにより、電荷レベルで合成さ
れる。以後の動作は第１図により説明した場合と
全く同様なため、ここでは説明を省略する。

なお本実施例では、レベル分解能が４ビツト／
サンプルのＡ／Ｄ変換器について説明したが、一
般にＮビツト／サンプルのＡ／Ｄ変換器も、2^M−
１個（Ｎ＞Ｍ、Ｍ：正の整数）のアナログ比較器
による上位ＭビツトＡ／Ｄ変換部と、2^N-M個のア
ナログ比較器による下位Ｎ−ＭビツトＡ／Ｄ変換
部を備えることにより、同様な構成で実現可能で
ある。

（発明の効果） 以上述べた通り、本発明によれば、２つの端子
付電荷転送型遅延線、２つのアナログ比較器群、
バイアス電荷生成部および電荷合成部とにより、
上位Ａ／Ｄ変換部と下位Ａ／Ｄ変換部とを構成す
ることにより、電荷転送型撮像素子等とオンチツ
プ化が可能で、しかも高速動作が可能な信号処理
装置が得られる。

【図面の簡単な説明】

第１図は本発明による信号処理装置の一実施例
を示すＡ／Ｄ変換器のブロツク図、第２図は第１
図の動作機能を説明するための図、第３図は本実
施例のＡ／Ｄ変換器をさらに具体的に示す回路構
成図、第４図は従来例の信号処理装置を示すブロ
ツク図である。 １，１７……端子付電荷転送型遅延線、２……
転送方向、３，４，５，１８，１９，２０……信
号電荷出力端子、６，２１……アナログ比較器
群、７，８，９，２２，２３，２４……アナログ
比較器、１０，２５，３７……比較電圧発生回
路、１１，１２，１３，２６，２７，２８……デ
イジタルシフトレジスタ、１４，２９……符号
器、１５……バイアス電荷生成部、１６……電荷
合成部、３０〜３５……フローテイング電極、３
６……ドレイン、３８〜４４……抵抗、４５，４
６，４７……電荷入力部、４８，４９，５０……
ゲート電極、５１，５２，５３……インバータ
ー、５４……加算電極、６１……電荷転送型撮像
素子、６２……光電変換部、６３……垂直レジス
タ、６４……水平レジスタ、６５……電荷検出回
路、、６６……バツフアアンプ、６７……クラン
プ回路、６８……サンプルホールド回路、６９…
…ローパスフイルタ、７０……アンプ、７１……
Ａ／Ｄ変換器。

Claims (1)

【特許請求の範囲】
1. １ 電荷転送素子からの出力信号をＮビツト
   （Ｎ：正の整数）の分解能でデイジタル信号に変
   換する信号処理装置において、出力信号電荷の大
   きさを一転送ごとに非破壊的に検出する2^M−１個
   （Ｍ：正の整数、Ｍ＜Ｎ）の第１の出力手段を備
   えた第１の端子付電荷転送遅延線を設け、各出力
   手段からの出力電圧を2^M−１個の第１のアナログ
   比較器群に供給し、且つこのアナログ比較器群に
   基準電圧の１／2^Mの整数倍となるそれぞれ異なる
   比較電圧を供給して、これら比較電圧が前記第１
   の出力手段からの出力電圧より大きいときローレ
   ベル、小さいときハイレベルとなる判別信号を得
   るようになし、これら判別信号をそれぞれ遅延時
   間の異なる第１のデイジタルシフトレジスタ群に
   供給して信号出力の同時化をはかり、且つこれら
   同時化された判別信号を第１の符号器に供給し
   て、Ｍビツトの２進数を得るようにした上位Ｍビ
   ツト変換部と、前記第１のアナログ比較器群から
   の判別信号をそれぞれ電荷生成手段に供給して、
   これら判別信号がローレベルのときのみ前記基準
   電圧の１／2^Mの電圧に相当するバイアス電荷を生
   成するようになし、且つ前記電荷生成手段からの
   バイアス電荷を加算するようにしたバイアス電荷
   生成部と、前記第１の端子付電荷転送遅延線から
   の出力信号電荷と前記バイアス電荷生成部からの
   バイアス電荷を電荷レベルで合成するようにした
   電荷合成部と、この電荷合成部からの電荷の大き
   さを一転送ごとに非破壊的に検出する2^N-M−１個
   の第２の出力手段を備えた第２の端子付電荷転送
   遅延線を設け、各出力手段からの出力電圧を2^N-M
   −１個の第２のアナログ比較器群に供給し、且つ
   このアナログ比較器群に前記基準電圧の１／2^Nの
   整数倍に前記基準電圧の（１−１／2^M）倍を加え
   たそれぞれ異なる比較電圧を供給して、これら比
   較電圧が前記第２の出力手段からの出力電圧より
   大きいときローレベル、小さいときハイレベルと
   なる判別信号を得るようになし、これら判別信号
   をそれぞれ遅延時間の異なる第２のデイジタルシ
   フトレジスタ群に供給して信号出力の同時化をは
   かり、且つこれら同時化された判別信号を第２の
   符号器に供給して、Ｎ−Ｍビツトの２進数を得る
   ようにした下位Ｎ−Ｍビツト変換部とを備えるこ
   とを特徴とする信号処理装置。