JP2500436B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP2500436B2 JP2500436B2 JP5107802A JP10780293A JP2500436B2 JP 2500436 B2 JP2500436 B2 JP 2500436B2 JP 5107802 A JP5107802 A JP 5107802A JP 10780293 A JP10780293 A JP 10780293A JP 2500436 B2 JP2500436 B2 JP 2500436B2
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- charge
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- transfer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号処理装置に関し、
特に電荷転送型撮像素子、電荷転送型遅延素子等の電荷
転送素子から出力される信号電荷量をデジタル信号に変
換するための信号処理装置に関する。
特に電荷転送型撮像素子、電荷転送型遅延素子等の電荷
転送素子から出力される信号電荷量をデジタル信号に変
換するための信号処理装置に関する。
【０００２】
【従来の技術】従来、電荷転送素子型撮像素子や電荷転
送型遅延素子等から出力されるアナログ信号をデジタル
処理する場合、図１１に示す様に、電荷転送素子から出
力されたアナログ信号をクランプ回路６７、サンプルホ
ールド回路６８、増幅器７０等を通すことにより各種の
信号処理を行った後、Ａ−Ｄ変換器７１を用いて、デジ
タル信号を得ている。この方法を用いる場合、多くの回
路素子を必要とし、また、これらの回路の設計および信
号処理には、複雑なアナログ信号処理技術を用いる必要
がある。ここに述べた、複雑なアナログ信号処理技術
が、容易な回路設計を行うことの妨げとなっている。
送型遅延素子等から出力されるアナログ信号をデジタル
処理する場合、図１１に示す様に、電荷転送素子から出
力されたアナログ信号をクランプ回路６７、サンプルホ
ールド回路６８、増幅器７０等を通すことにより各種の
信号処理を行った後、Ａ−Ｄ変換器７１を用いて、デジ
タル信号を得ている。この方法を用いる場合、多くの回
路素子を必要とし、また、これらの回路の設計および信
号処理には、複雑なアナログ信号処理技術を用いる必要
がある。ここに述べた、複雑なアナログ信号処理技術
が、容易な回路設計を行うことの妨げとなっている。
【０００３】これらを改善するために考案された、信号
処理装置として、電荷転送素子（以下ＣＣＤと証する）
を利用した発明が特開昭６１−１８４９７８号公報によ
り知られている。
処理装置として、電荷転送素子（以下ＣＣＤと証する）
を利用した発明が特開昭６１−１８４９７８号公報によ
り知られている。
【０００４】この発明では２ビットのＡ−Ｄ変換部を２
つ用いている。それぞれを上位、下位２ビットのＡ−Ｄ
変換器として動作させ、トータルで４ビット／サンプル
の分解能を持つように構成されている。
つ用いている。それぞれを上位、下位２ビットのＡ−Ｄ
変換器として動作させ、トータルで４ビット／サンプル
の分解能を持つように構成されている。
【０００５】図９は従来例（前述の発明）のＡ−Ｄ変換
器のブロック図、図１０はこの発明の動作機能を説明す
るための図である。図９において端子付き電荷転送型遅
延線３１は、ＣＣＤ撮像素子や遅延線の出力部と電荷レ
ベルで結合されている。ここで、転送方向３２から転送
されてきた出力電荷は、端子付き電荷転送型遅延線３１
中に転送されると同時に、この信号電荷の大きさを一転
送ごとに非破壊的に検出する出力手段によって、信号電
荷出力端子（以下単に端子と称する）３３、３４、３５
よりの信号電圧は、アナログ比較群３６を構成するアナ
ログ比較器３７、３８、３９のそれぞれの信号端子に印
加される。一方、アナログ比較器３７、３８、３９の比
較電圧端子には、基準電圧をＶR とすると、比較電圧３
ＶR ／４、ＶR ／２、ＶR ／４が印加される。ここでア
ナログ比較器３７の動作を説明すると、端子付き電荷転
送型遅延線３１によって検出された信号電圧ＶS と比較
電圧３ＶR ／４との間にＶS ＞３ＶR ／４なる関係が成
立する場合、その判別信号Ｃ１（アナログ比較器３７の
出力信号）はハイレベル”１”となる。また、ＶS＜３
ＶR ／４なる関係が成立する場合にはローレベル”０”
となる。他のアナログ比較器３８、３９の動作も、比較
器基準がＶR ／２、ＶR ／４と異なるのみで、あとの動
作は全く同様である。よって、信号電圧ＶS の変化に対
するアナログ比較器３７、３８、３９のそれぞれの判別
信号Ｃ１、Ｃ２、Ｃ３は、ＶS ＞３ＶR ／４の場合、Ｃ
１、Ｃ２、Ｃ３のすべてがハイレベル”１”、３ＶR ／
４＞ＶS ＞ＶR ／２の場合、Ｃ２、Ｃ３がバイレベル”
１”、ＶR ／２＞ＶS ＞ＶR ／４の場合Ｃ３のみがハイ
レベル”１”ＶR ／４＞ＶS の場合Ｃ１，Ｃ２，Ｃ３の
すべてがローレベル”０”となる。
器のブロック図、図１０はこの発明の動作機能を説明す
るための図である。図９において端子付き電荷転送型遅
延線３１は、ＣＣＤ撮像素子や遅延線の出力部と電荷レ
ベルで結合されている。ここで、転送方向３２から転送
されてきた出力電荷は、端子付き電荷転送型遅延線３１
中に転送されると同時に、この信号電荷の大きさを一転
送ごとに非破壊的に検出する出力手段によって、信号電
荷出力端子（以下単に端子と称する）３３、３４、３５
よりの信号電圧は、アナログ比較群３６を構成するアナ
ログ比較器３７、３８、３９のそれぞれの信号端子に印
加される。一方、アナログ比較器３７、３８、３９の比
較電圧端子には、基準電圧をＶR とすると、比較電圧３
ＶR ／４、ＶR ／２、ＶR ／４が印加される。ここでア
ナログ比較器３７の動作を説明すると、端子付き電荷転
送型遅延線３１によって検出された信号電圧ＶS と比較
電圧３ＶR ／４との間にＶS ＞３ＶR ／４なる関係が成
立する場合、その判別信号Ｃ１（アナログ比較器３７の
出力信号）はハイレベル”１”となる。また、ＶS＜３
ＶR ／４なる関係が成立する場合にはローレベル”０”
となる。他のアナログ比較器３８、３９の動作も、比較
器基準がＶR ／２、ＶR ／４と異なるのみで、あとの動
作は全く同様である。よって、信号電圧ＶS の変化に対
するアナログ比較器３７、３８、３９のそれぞれの判別
信号Ｃ１、Ｃ２、Ｃ３は、ＶS ＞３ＶR ／４の場合、Ｃ
１、Ｃ２、Ｃ３のすべてがハイレベル”１”、３ＶR ／
４＞ＶS ＞ＶR ／２の場合、Ｃ２、Ｃ３がバイレベル”
１”、ＶR ／２＞ＶS ＞ＶR ／４の場合Ｃ３のみがハイ
レベル”１”ＶR ／４＞ＶS の場合Ｃ１，Ｃ２，Ｃ３の
すべてがローレベル”０”となる。
【０００６】アナログ比較器群３６からの判別信号Ｃ
１，Ｃ２，Ｃ３はそれぞれ遅延時間の異なるデジタルシ
フトレジスタ４１、４２、５３に印加される。これは端
子付き電荷転送型遅延線３１の動作からも明らかなよう
に同一信号電荷に対する検出が端子３３→３４→３５の
順に１クロック周期分づつ遅られる為である。デジタル
シフトレジスタ４１、４２、４３を端子付き電荷転送型
遅延線３１と同一クロック周期で動作させ、かつ遅延時
間をそれぞれ３１、３２、３３クロック周期分に選ぶ事
により、上述した遅れは補償される。最後にデジタルシ
フトレジスタ４１、４２、４３で同時化された判別信号
Ｃ１，Ｃ２，Ｃ３は符号器４４に入力され、ここで図１
０に示すごとく２ビットの２進数Ｄ１，Ｄ２に変換され
る。以上の動作によって上位２ビットのＡ−Ｄ変換が実
現される。
１，Ｃ２，Ｃ３はそれぞれ遅延時間の異なるデジタルシ
フトレジスタ４１、４２、５３に印加される。これは端
子付き電荷転送型遅延線３１の動作からも明らかなよう
に同一信号電荷に対する検出が端子３３→３４→３５の
順に１クロック周期分づつ遅られる為である。デジタル
シフトレジスタ４１、４２、４３を端子付き電荷転送型
遅延線３１と同一クロック周期で動作させ、かつ遅延時
間をそれぞれ３１、３２、３３クロック周期分に選ぶ事
により、上述した遅れは補償される。最後にデジタルシ
フトレジスタ４１、４２、４３で同時化された判別信号
Ｃ１，Ｃ２，Ｃ３は符号器４４に入力され、ここで図１
０に示すごとく２ビットの２進数Ｄ１，Ｄ２に変換され
る。以上の動作によって上位２ビットのＡ−Ｄ変換が実
現される。
【０００７】次に、アナログ比較器群３６からの判別信
号Ｃ１、Ｃ２、Ｃ３はバイアス電荷生成部４５にも印加
されている。このバイアス電荷生成部４５では判別信号
Ｃ１，Ｃ２，Ｃ３のそれぞれの状態に応じて、判別信号
がローレベル”０”のときのみ基準電圧ＶR の１／４の
電圧に相当するバイアス電荷が生成、加算されるように
なっている。すなわち、図１０において、判別信号Ｃ
１，Ｃ２，Ｃ３のすべてがハイレベル”１”の時にはバ
イアス電荷は零であるが、Ｃ１のみがローレベル”０”
となるとＶR ／４に相当するバイアス電荷が生成、加算
され、ついでＣ１、Ｃ２の両方がローレベル”０”の場
合、ＶR ／２に相当するバイアス電荷が、またＣ１、Ｃ
２、Ｃ３のすべてがローレベル”０”の場合３ＶR ／４
に相当するバイアス電荷がそれぞれ生成、加算される。
号Ｃ１、Ｃ２、Ｃ３はバイアス電荷生成部４５にも印加
されている。このバイアス電荷生成部４５では判別信号
Ｃ１，Ｃ２，Ｃ３のそれぞれの状態に応じて、判別信号
がローレベル”０”のときのみ基準電圧ＶR の１／４の
電圧に相当するバイアス電荷が生成、加算されるように
なっている。すなわち、図１０において、判別信号Ｃ
１，Ｃ２，Ｃ３のすべてがハイレベル”１”の時にはバ
イアス電荷は零であるが、Ｃ１のみがローレベル”０”
となるとＶR ／４に相当するバイアス電荷が生成、加算
され、ついでＣ１、Ｃ２の両方がローレベル”０”の場
合、ＶR ／２に相当するバイアス電荷が、またＣ１、Ｃ
２、Ｃ３のすべてがローレベル”０”の場合３ＶR ／４
に相当するバイアス電荷がそれぞれ生成、加算される。
【０００８】最後に、電荷合成部４６からの合成電荷は
端子付き電荷転送型遅延線４７中を転送されると同時
に、１転送毎に非破壊的に検出され、端子４８、４９、
５０より合成信号電圧として出力される。この端子４
８、４９、５０よりの合成信号電圧は、アナログ比較器
群５１を構成するアナログ比較器５２、５３、５４のそ
れぞれの信号端子に印加される。一方、アナログ比較器
５２、５３、５４の比較端子には比較電圧発生回路５５
からのそれぞれ異なる比較電圧１５／ＶR ／１６，１４
ＶR ／１６，１３ＶR ／１６が印加される。よって、合
成信号電圧をＶR とすると、その変化に対するアナログ
比較器５２、５３、５４のそれぞれの判別信号Ｃ４、Ｃ
５、Ｃ６の状態は、ＶC ＞１５ＶR ／１６の場合Ｃ４，
Ｃ５，Ｃ６のすべてがハイレベル”１”、１５ＶR ／１
６＞ＶC ＞１４ＶR ／１６の場合Ｃ５，Ｃ６がハイレベ
ル”１”、１４ＶR ／１６＞ＶC ＞１３ＶR ／１６の場
合Ｃ６のみがハイレベル”１”、１３ＶR ／１６＞ＶC
＞１２ＶR ／１６の場合Ｃ４，Ｃ５，Ｃ６のすべてがロ
ーレベル”０”となる。ここで合成信号電圧ＶＣに含ま
れるバイアス電荷分は、上述したように０、ＶR ／４，
ＶR ／２，３ＶR ／４の４種類あることから、信号電圧
ＶS に対する判別条件は、図１０に示すごとく、１６種
類存在する事になる。つぎに、アナログ比較器群５１か
らの判別信号Ｃ１，Ｃ２，Ｃ３はそれぞれ遅延時間の異
なるディジタルフィルタ５６、５７、５８に印加されて
同時化された後、符号器５９に入力され、ここで図１０
に示すごとく２ビットの２進数Ｄ３、Ｄ４に変換され
る。すなわち、端子付き電荷転送型遅延線４７とアナロ
グ比較器群５１、比較電圧発生回路５５、デジタルシフ
トレジスタ５６、５７、５８および符号器５９によって
下位２ビットのＡ−Ｄ変換部が構成されたことになる。
よって、Ａ−Ｄ変換部が構成されたことになる。前述し
た上位２ビットのＡ−Ｄ変換部と合わせて、トータルで
レベル分解能４ビット／サンプルのＡ−Ｄ変換器が実現
される。
端子付き電荷転送型遅延線４７中を転送されると同時
に、１転送毎に非破壊的に検出され、端子４８、４９、
５０より合成信号電圧として出力される。この端子４
８、４９、５０よりの合成信号電圧は、アナログ比較器
群５１を構成するアナログ比較器５２、５３、５４のそ
れぞれの信号端子に印加される。一方、アナログ比較器
５２、５３、５４の比較端子には比較電圧発生回路５５
からのそれぞれ異なる比較電圧１５／ＶR ／１６，１４
ＶR ／１６，１３ＶR ／１６が印加される。よって、合
成信号電圧をＶR とすると、その変化に対するアナログ
比較器５２、５３、５４のそれぞれの判別信号Ｃ４、Ｃ
５、Ｃ６の状態は、ＶC ＞１５ＶR ／１６の場合Ｃ４，
Ｃ５，Ｃ６のすべてがハイレベル”１”、１５ＶR ／１
６＞ＶC ＞１４ＶR ／１６の場合Ｃ５，Ｃ６がハイレベ
ル”１”、１４ＶR ／１６＞ＶC ＞１３ＶR ／１６の場
合Ｃ６のみがハイレベル”１”、１３ＶR ／１６＞ＶC
＞１２ＶR ／１６の場合Ｃ４，Ｃ５，Ｃ６のすべてがロ
ーレベル”０”となる。ここで合成信号電圧ＶＣに含ま
れるバイアス電荷分は、上述したように０、ＶR ／４，
ＶR ／２，３ＶR ／４の４種類あることから、信号電圧
ＶS に対する判別条件は、図１０に示すごとく、１６種
類存在する事になる。つぎに、アナログ比較器群５１か
らの判別信号Ｃ１，Ｃ２，Ｃ３はそれぞれ遅延時間の異
なるディジタルフィルタ５６、５７、５８に印加されて
同時化された後、符号器５９に入力され、ここで図１０
に示すごとく２ビットの２進数Ｄ３、Ｄ４に変換され
る。すなわち、端子付き電荷転送型遅延線４７とアナロ
グ比較器群５１、比較電圧発生回路５５、デジタルシフ
トレジスタ５６、５７、５８および符号器５９によって
下位２ビットのＡ−Ｄ変換部が構成されたことになる。
よって、Ａ−Ｄ変換部が構成されたことになる。前述し
た上位２ビットのＡ−Ｄ変換部と合わせて、トータルで
レベル分解能４ビット／サンプルのＡ−Ｄ変換器が実現
される。
【０００９】
【発明が解決しようとする課題】従来のアナログ信号を
デジタル信号に変換する信号処理装置では、各素子の電
荷量に応じて基準電圧、非破壊の電荷検出器を多数持た
なければならない。また、４ビットＡ−Ｄ変換器を構成
するには６個のアナログ比較器、デジタルシフトレジス
タ、電荷転送遅延線を必要とするが、特にデジタル出力
をデジタルシフトレジスタで同期化処理を行っているの
で、回路構成が複雑となるという問題点がある。
デジタル信号に変換する信号処理装置では、各素子の電
荷量に応じて基準電圧、非破壊の電荷検出器を多数持た
なければならない。また、４ビットＡ−Ｄ変換器を構成
するには６個のアナログ比較器、デジタルシフトレジス
タ、電荷転送遅延線を必要とするが、特にデジタル出力
をデジタルシフトレジスタで同期化処理を行っているの
で、回路構成が複雑となるという問題点がある。
【００１０】
【課題を解決するための手段】本発明信号処理装置は、
半導体基板の表面にゲート絶縁膜を介して複数の転送電
極を列状に配置してなる電荷転送部、前記電荷転送部の
出力端に近接して設けられた最終転送ゲート、前記最終
転送ゲートに近接して設けられた出力ゲートおよび前記
出力ゲートに近接して設けられた電荷検出手段を有する
電荷転送素子と、基準信号発生回路、前記基準信号発生
回路の出力信号を受けて前記電荷転送部に印加する転送
クロックを発生する転送クロック発生回路、前記基準信
号発生回路の出力信号を分周するＮビットのカウンタ、
前記カウンタの出力信号を受けてアナログ信号に変換し
て前記最終転送ゲートに印加するＤ−Ａ変換器または前
記転送クロック発生回路の出力信号をトリガとして前記
基準信号発生回路の出力信号に同期する鋸波信号を前記
最終転送ゲートに印加する鋸波回路、前記出力ゲートに
印加する定電圧源、前記電荷検出手段の出力信号が所定
値に達するタイミングで前記カウンタの出力を取り込む
ラッチを有する前記電荷転送素子の駆動回路とからな
り、前記電荷転送部からの電荷量に応じたＮビットのデ
ィジタル信号を前記ラッチの出力端に発生させるという
ものである。
半導体基板の表面にゲート絶縁膜を介して複数の転送電
極を列状に配置してなる電荷転送部、前記電荷転送部の
出力端に近接して設けられた最終転送ゲート、前記最終
転送ゲートに近接して設けられた出力ゲートおよび前記
出力ゲートに近接して設けられた電荷検出手段を有する
電荷転送素子と、基準信号発生回路、前記基準信号発生
回路の出力信号を受けて前記電荷転送部に印加する転送
クロックを発生する転送クロック発生回路、前記基準信
号発生回路の出力信号を分周するＮビットのカウンタ、
前記カウンタの出力信号を受けてアナログ信号に変換し
て前記最終転送ゲートに印加するＤ−Ａ変換器または前
記転送クロック発生回路の出力信号をトリガとして前記
基準信号発生回路の出力信号に同期する鋸波信号を前記
最終転送ゲートに印加する鋸波回路、前記出力ゲートに
印加する定電圧源、前記電荷検出手段の出力信号が所定
値に達するタイミングで前記カウンタの出力を取り込む
ラッチを有する前記電荷転送素子の駆動回路とからな
り、前記電荷転送部からの電荷量に応じたＮビットのデ
ィジタル信号を前記ラッチの出力端に発生させるという
ものである。
【００１１】また、本発明信号処理装置の別の能様は、
半導体基板の表面にゲート絶縁膜を介して複数の転送電
極を列状に配置してなる電荷転送部、前記電荷転送部の
出力端に近接して設けられた最終転送ゲート、前記最終
転送ゲートに近接して設けられた出力ゲートおよび前記
出力ゲートに近接して設けられた電荷検出手段を有する
電荷転送素子と、基準信号発生回路、前記基準信号発生
回路の出力信号を受けて前記電荷転送部および前記最終
転送ゲートに印加する転送クロックを発生する転送クロ
ック発生回路、前記基準信号発生回路の出力信号を分周
するＮビットのカウンタ、前記カウンタの出力信号を受
けてアナログ信号に変換して前記出力ゲートに印加する
Ｄ−Ａ変換器または前記転送クロック発生回路の出力信
号をトリガとして前記基準信号発生回路の出力信号に同
期する鋸波信号を前記出力ゲートに印加する鋸波回路、
前記電荷検出手段の出力信号が所定値に達するタイミン
グで前記カウンタの出力を取り込むラッチを有する前記
電荷転送素子の駆動回路とからなり、前記電荷転送部か
らの電荷量に応じたＮビットのディジタル信号を前記ラ
ッチの出力端に発生させるというものである。
半導体基板の表面にゲート絶縁膜を介して複数の転送電
極を列状に配置してなる電荷転送部、前記電荷転送部の
出力端に近接して設けられた最終転送ゲート、前記最終
転送ゲートに近接して設けられた出力ゲートおよび前記
出力ゲートに近接して設けられた電荷検出手段を有する
電荷転送素子と、基準信号発生回路、前記基準信号発生
回路の出力信号を受けて前記電荷転送部および前記最終
転送ゲートに印加する転送クロックを発生する転送クロ
ック発生回路、前記基準信号発生回路の出力信号を分周
するＮビットのカウンタ、前記カウンタの出力信号を受
けてアナログ信号に変換して前記出力ゲートに印加する
Ｄ−Ａ変換器または前記転送クロック発生回路の出力信
号をトリガとして前記基準信号発生回路の出力信号に同
期する鋸波信号を前記出力ゲートに印加する鋸波回路、
前記電荷検出手段の出力信号が所定値に達するタイミン
グで前記カウンタの出力を取り込むラッチを有する前記
電荷転送素子の駆動回路とからなり、前記電荷転送部か
らの電荷量に応じたＮビットのディジタル信号を前記ラ
ッチの出力端に発生させるというものである。
【００１２】
【実施例】図１は本発明の第１の実施例を示す模式図、
図２は図１に示した第１の実施例の動作説明のための信
号波形図、図３は図２に示した駆動信号を各電極に印加
した際の、図２中に示したＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ
５の各タイミングに於ける半導体基板表面部の電位を示
している。
図２は図１に示した第１の実施例の動作説明のための信
号波形図、図３は図２に示した駆動信号を各電極に印加
した際の、図２中に示したＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ
５の各タイミングに於ける半導体基板表面部の電位を示
している。
【００１３】Ｎ型シリコン基板１の表面部にＰ型ウェル
２形成し、Ｐ型ウェルの表面部にＮ型ウェル３を形成す
る。このような半導体基板表面にゲート酸化膜５−１を
介して転送電極６，７（φＨ）、最終転送ゲート電極
８、出力ゲート電極９、リセットゲート電極１０（φ
Ｒ）を形成する。２１はリセットした電荷を排出するリ
セットドレインである。出力ゲート電極９とリセットゲ
ート電極１０の間は、電気的に浮遊した浮遊拡散領域２
２が設けられているが、この領域はリセットゲート電極
１０にリセット信号φＲを加える（タイミングＴ５）こ
とで、リセットドレイン電源１８と同電位にリセットさ
れる。以上はＣＣＤ基本構成と同一である。電荷転送部
（図にはその最終段の一対の転送電極６，７が示されて
いる）に加えられる転送クロックφＨ、リセット信号φ
Ｒは転送クロック発生回路１２で発生される。また、出
力ゲート電極９には電荷の転送の支障とならない適当な
電圧を加えるため、電圧源２０を接続してある。
２形成し、Ｐ型ウェルの表面部にＮ型ウェル３を形成す
る。このような半導体基板表面にゲート酸化膜５−１を
介して転送電極６，７（φＨ）、最終転送ゲート電極
８、出力ゲート電極９、リセットゲート電極１０（φ
Ｒ）を形成する。２１はリセットした電荷を排出するリ
セットドレインである。出力ゲート電極９とリセットゲ
ート電極１０の間は、電気的に浮遊した浮遊拡散領域２
２が設けられているが、この領域はリセットゲート電極
１０にリセット信号φＲを加える（タイミングＴ５）こ
とで、リセットドレイン電源１８と同電位にリセットさ
れる。以上はＣＣＤ基本構成と同一である。電荷転送部
（図にはその最終段の一対の転送電極６，７が示されて
いる）に加えられる転送クロックφＨ、リセット信号φ
Ｒは転送クロック発生回路１２で発生される。また、出
力ゲート電極９には電荷の転送の支障とならない適当な
電圧を加えるため、電圧源２０を接続してある。
【００１４】基準信号発生回路１１では転送信号クロッ
ク発生回路１２およびガウンタ１４に供給する基準信号
を発生させている。カウンタ１４で分周された信号はデ
ータ信号線２８−１，２８−２をそれぞれ介してＤ−Ａ
変換器１３、データラッチ１５に接続されている。デー
タ信号線２８−１，２８−２により伝達される信号は基
準信号と同期した２値信号であり、Ｄ−Ａ変換器１３お
よびデータラッチ１５に共通に供給されている。
ク発生回路１２およびガウンタ１４に供給する基準信号
を発生させている。カウンタ１４で分周された信号はデ
ータ信号線２８−１，２８−２をそれぞれ介してＤ−Ａ
変換器１３、データラッチ１５に接続されている。デー
タ信号線２８−１，２８−２により伝達される信号は基
準信号と同期した２値信号であり、Ｄ−Ａ変換器１３お
よびデータラッチ１５に共通に供給されている。
【００１５】Ｄ−Ａ変換器１３の出力は最終転送ゲート
電極８に接続されている。データラッチ１５のデータ保
持信号は基準電圧源１９と浮遊拡散領域２２の電位Ｖf
の比較から発生している。すなわち、基準電圧源の出力
電圧Ｖref より浮遊拡散領域の電位Ｖf が低い場合デー
タラッチ１５はデータ信号線２８−２の信号を保持し、
出力信号線群１６より出力する。この比較には電圧比較
器１７を用いている。基準電圧源１９の出力電圧Ｖref
はリセットドレイン電源１８の電圧より外来雑音による
動作不良を起こさないよう若干低めに設定する。
電極８に接続されている。データラッチ１５のデータ保
持信号は基準電圧源１９と浮遊拡散領域２２の電位Ｖf
の比較から発生している。すなわち、基準電圧源の出力
電圧Ｖref より浮遊拡散領域の電位Ｖf が低い場合デー
タラッチ１５はデータ信号線２８−２の信号を保持し、
出力信号線群１６より出力する。この比較には電圧比較
器１７を用いている。基準電圧源１９の出力電圧Ｖref
はリセットドレイン電源１８の電圧より外来雑音による
動作不良を起こさないよう若干低めに設定する。
【００１６】本発明におけるＡ−Ｄ変換の最高分解能
は、Ｄ−Ａ変換器１３のビット数である。
は、Ｄ−Ａ変換器１３のビット数である。
【００１７】次に図２，図３を参照して動作について説
明をする。電荷転送部より転送された信号電荷Ｑは転送
電極６，７の電位を高くする事で転送電極７下に転送さ
れる。最終転送ゲート電極８の電位を高くした後、転送
電極７の電位を下げることで信号電荷Ｑは最終転送ゲー
ト電極８の下に転送される（図２のタイミング図中のＴ
１）。
明をする。電荷転送部より転送された信号電荷Ｑは転送
電極６，７の電位を高くする事で転送電極７下に転送さ
れる。最終転送ゲート電極８の電位を高くした後、転送
電極７の電位を下げることで信号電荷Ｑは最終転送ゲー
ト電極８の下に転送される（図２のタイミング図中のＴ
１）。
【００１８】次に、最終転送ゲート電極８の下に転送さ
れた信号電荷Ｑは最終転送ゲート電極８に印加される電
圧を徐々に低くする（図２には階段的に下げる場合を示
す。）ことにより信号電荷は出力ゲート電極９下を流れ
浮遊拡散領域２２に流れ込む（Ｔ２〜Ｔ３）。
れた信号電荷Ｑは最終転送ゲート電極８に印加される電
圧を徐々に低くする（図２には階段的に下げる場合を示
す。）ことにより信号電荷は出力ゲート電極９下を流れ
浮遊拡散領域２２に流れ込む（Ｔ２〜Ｔ３）。
【００１９】この時、最終転送ゲート電極８の下に存在
する電荷の量に比例して最終転送ゲート電極８の下の電
位は低くなるので、電荷の量が多い場合、ゲート電圧が
高くても信号電荷は出力ゲート（９）を通り、浮遊拡散
層領域２２に流れ込む。
する電荷の量に比例して最終転送ゲート電極８の下の電
位は低くなるので、電荷の量が多い場合、ゲート電圧が
高くても信号電荷は出力ゲート（９）を通り、浮遊拡散
層領域２２に流れ込む。
【００２０】逆に、信号電荷が少ないときには、ゲート
電圧が低くなるまで信号電荷は浮遊拡散層２２に流れ込
まないことになる。
電圧が低くなるまで信号電荷は浮遊拡散層２２に流れ込
まないことになる。
【００２１】浮遊拡散層領域２２に流れ込んだ信号電荷
は、浮遊拡散層領域２２の電位をリセット電位から変位
させる（Ｔ３）。
は、浮遊拡散層領域２２の電位をリセット電位から変位
させる（Ｔ３）。
【００２２】この変位を電圧比較器１７で検出し、検出
信号の立ち上がりで、データラッチ１５はデータ信号線
２８−２のデータを保持する。データラッチの保持した
信号は、最終転送ゲート電極の電圧を発生するＤ−Ａ変
換器１３の信号と同一である。すなわち、最終転送ゲー
ト電極電圧に相当するデータである。
信号の立ち上がりで、データラッチ１５はデータ信号線
２８−２のデータを保持する。データラッチの保持した
信号は、最終転送ゲート電極の電圧を発生するＤ−Ａ変
換器１３の信号と同一である。すなわち、最終転送ゲー
ト電極電圧に相当するデータである。
【００２３】ゲート電圧と電荷蓄積量の関係はＣＣＤで
は転送ゲート電極下の電位は、ゲート下に存在する信号
電荷量と転送ゲート電極に与える電圧によって決まるこ
とが知られている。これには正の相関があり、ラッチし
た最終転送ゲート電極電圧に相当するデータは信号電荷
量そのものであると言える。以上の手順によって、信号
電荷量はデジタル信号として信号出力線１６から取り出
すことができる。
は転送ゲート電極下の電位は、ゲート下に存在する信号
電荷量と転送ゲート電極に与える電圧によって決まるこ
とが知られている。これには正の相関があり、ラッチし
た最終転送ゲート電極電圧に相当するデータは信号電荷
量そのものであると言える。以上の手順によって、信号
電荷量はデジタル信号として信号出力線１６から取り出
すことができる。
【００２４】例えば２ビットのＡ−Ｄ変換機能を本実施
例で実現する場合、Ｄ−Ａ変換器１３、カウンタ１４、
ラッチ１５、データ信号線２８−１，２８−２出力信号
線１６はそれぞれ２ビットで構成する。
例で実現する場合、Ｄ−Ａ変換器１３、カウンタ１４、
ラッチ１５、データ信号線２８−１，２８−２出力信号
線１６はそれぞれ２ビットで構成する。
【００２５】最終転送ゲート（８）のゲート長Ｌを転送
ゲート（７）と同一とし、チャネル幅Ｗを転送ゲート
（７）の３／４から１の間の幅とする。また、Ｎ型シリ
コン基板１の濃度を１×１０14／ｃｍ3 、Ｐ型ウェル２
の濃度を１×１０16／ｃｍ3 、Ｎ型ウェル３の濃度を１
×１０17／ｃｍ3 程度の濃度になるように作成する。浮
遊拡散層２１の大きさは階調分解能に関係ないが、小さ
いほど検出誤差は小さくなる。
ゲート（７）と同一とし、チャネル幅Ｗを転送ゲート
（７）の３／４から１の間の幅とする。また、Ｎ型シリ
コン基板１の濃度を１×１０14／ｃｍ3 、Ｐ型ウェル２
の濃度を１×１０16／ｃｍ3 、Ｎ型ウェル３の濃度を１
×１０17／ｃｍ3 程度の濃度になるように作成する。浮
遊拡散層２１の大きさは階調分解能に関係ないが、小さ
いほど検出誤差は小さくなる。
【００２６】Ｄ−Ａ変換器１３の出力電圧はデータ信号
線のロービットがハイレベル”１”、ハイビットがハイ
レベル”１”の場合、φＨがハイの場合の電圧（一般に
５Ｖ）と同一とする。同様に、Ｄ−Ａ変換器１３の出力
電圧はデータ信号線のハイビットがローレベル”０”、
ロービットがローレベル”０”の場合、φＨがローの場
合の電圧（一般に０Ｖ）と同一とする。また、ハイビッ
トがハイレベル”１”、ロービットがローレベル”０”
の場合は５Ｖの２／３の電圧（３．３３Ｖ）、ハイビッ
トがローレベル”０”、ロービットがハイレベル”１”
の場合は５Ｖの１／３の電圧（１．６６Ｖ）とする。
線のロービットがハイレベル”１”、ハイビットがハイ
レベル”１”の場合、φＨがハイの場合の電圧（一般に
５Ｖ）と同一とする。同様に、Ｄ−Ａ変換器１３の出力
電圧はデータ信号線のハイビットがローレベル”０”、
ロービットがローレベル”０”の場合、φＨがローの場
合の電圧（一般に０Ｖ）と同一とする。また、ハイビッ
トがハイレベル”１”、ロービットがローレベル”０”
の場合は５Ｖの２／３の電圧（３．３３Ｖ）、ハイビッ
トがローレベル”０”、ロービットがハイレベル”１”
の場合は５Ｖの１／３の電圧（１．６６Ｖ）とする。
【００２７】出力ゲート電極９に加える電圧は０Ｖから
１．６６Ｖの間とする。
１．６６Ｖの間とする。
【００２８】最終転送ゲート（８）に蓄えられる電荷量
はそのチャネル幅Ｗに比例する。チャネル幅は最終転送
ゲート（８）の方が小さいので、そこに蓄えることので
きる電荷量は転送ゲート（７）に蓄えることのできる電
荷量よりも小さくなる。このため、転送ゲート（７）よ
り最終転送ゲート（８）に転送されてきた電荷の量が転
送ゲート（７）の最大転送電荷転送量から３／４の量で
ある場合、電荷は転送されると同時に浮遊拡散層２１に
流れ込み、電圧比較器１７を介してデータ信号線２８−
２のデータをラッチする。このときのデータはハイビッ
トがハイレベル”１”、ロービットがハイレベル”１”
である（Ｔ７）。
はそのチャネル幅Ｗに比例する。チャネル幅は最終転送
ゲート（８）の方が小さいので、そこに蓄えることので
きる電荷量は転送ゲート（７）に蓄えることのできる電
荷量よりも小さくなる。このため、転送ゲート（７）よ
り最終転送ゲート（８）に転送されてきた電荷の量が転
送ゲート（７）の最大転送電荷転送量から３／４の量で
ある場合、電荷は転送されると同時に浮遊拡散層２１に
流れ込み、電圧比較器１７を介してデータ信号線２８−
２のデータをラッチする。このときのデータはハイビッ
トがハイレベル”１”、ロービットがハイレベル”１”
である（Ｔ７）。
【００２９】次に、転送される電荷量が最大電荷転送量
の１／２から３／４の場合、最終転送ゲート（８）に転
送されてきた時、最終転送ゲート電極８の電圧は５Ｖな
ので、まだ電荷は浮遊拡散層２１には流入しない。続い
てＤ−Ａ変換器１３の出力信号線のハイビットがハイレ
ベル”１”、ロービットがローレベル”０”になり、最
終転送ゲート電極の電圧が３．３３Ｖになると、最終転
送ゲート（８）に蓄えられる電荷量は最終転送ゲート電
極の電圧が５Ｖの時の約２／３となり、貯めることので
きない電荷は浮遊拡散層２１に流れ込み、電圧比較器１
７を介してデータ信号線２８−２のデータをラッチする
（Ｔ３）。
の１／２から３／４の場合、最終転送ゲート（８）に転
送されてきた時、最終転送ゲート電極８の電圧は５Ｖな
ので、まだ電荷は浮遊拡散層２１には流入しない。続い
てＤ−Ａ変換器１３の出力信号線のハイビットがハイレ
ベル”１”、ロービットがローレベル”０”になり、最
終転送ゲート電極の電圧が３．３３Ｖになると、最終転
送ゲート（８）に蓄えられる電荷量は最終転送ゲート電
極の電圧が５Ｖの時の約２／３となり、貯めることので
きない電荷は浮遊拡散層２１に流れ込み、電圧比較器１
７を介してデータ信号線２８−２のデータをラッチする
（Ｔ３）。
【００３０】同様に、転送される電荷量が最大電荷転送
量の１／４から１／２の場合、最終転送ゲートに転送さ
れてきた時、最終転送ゲート電極８は５Ｖなので、まだ
電荷は浮遊拡散層２１には流入しない。続いて、Ｄ−Ａ
変換器１３の出力信号線のハイビットがハイレベル”
１”、ロービットがローレベル”０”になり、最終転送
ゲート電極の電圧が３．３３Ｖになってもまだ浮遊拡散
層２１には電荷は流入しない。しかし、さらにＤ−Ａ変
換器１３の出力信号線のハイビットがローレベル”
０”、ロービットがハイレベル”１”になると、最終転
送ゲート電極８の電圧が１．６６Ｖになり、最終転送ゲ
ートに蓄えられる電荷量は最終転送ゲート電極の電圧が
５Ｖの時の約１／３となり、貯めることのできない電荷
は浮遊拡散層２１に流れ込み、電圧比較器１７を介して
データ信号線２８−２のデータをラッチする（Ｔ６）。
量の１／４から１／２の場合、最終転送ゲートに転送さ
れてきた時、最終転送ゲート電極８は５Ｖなので、まだ
電荷は浮遊拡散層２１には流入しない。続いて、Ｄ−Ａ
変換器１３の出力信号線のハイビットがハイレベル”
１”、ロービットがローレベル”０”になり、最終転送
ゲート電極の電圧が３．３３Ｖになってもまだ浮遊拡散
層２１には電荷は流入しない。しかし、さらにＤ−Ａ変
換器１３の出力信号線のハイビットがローレベル”
０”、ロービットがハイレベル”１”になると、最終転
送ゲート電極８の電圧が１．６６Ｖになり、最終転送ゲ
ートに蓄えられる電荷量は最終転送ゲート電極の電圧が
５Ｖの時の約１／３となり、貯めることのできない電荷
は浮遊拡散層２１に流れ込み、電圧比較器１７を介して
データ信号線２８−２のデータをラッチする（Ｔ６）。
【００３１】最後に、転送される電荷量が最大電荷転送
量の１／４以下の場合、最終転送ゲートに転送されてき
た時、最終転送ゲート電極の電圧は５Ｖなので、まだ電
荷は浮遊拡散層２１には流入しない。続いてＤ−Ａ変換
器１３の出力信号線のハイビットがハイレベル”１”、
ロービットがローレベル”０”になると、最終転送ゲー
ト電極電圧が３．３Ｖになってもまだ浮遊拡散層には電
荷は流入しない。また、続いてＤ−Ａ変換器の出力信号
線のハイビットがハイレベル”０”、ロービットがハイ
レベル”１”になってもまだ浮遊拡散層には電荷は流入
しない。しかし、Ｄ−Ａ変換器１３の出力信号線のハイ
ビットがローレベル”０”、ロービットがローレベル”
０”になると、最終転送ゲートに蓄えられ電荷は全て浮
遊拡散層に流れ込み、電圧比較器を介してデータ信号線
２８−２のデータをラッチする。また、電荷が無い場合
もこの状態でカウンタのカウントを停止することで同様
にデジタル変換することができる。
量の１／４以下の場合、最終転送ゲートに転送されてき
た時、最終転送ゲート電極の電圧は５Ｖなので、まだ電
荷は浮遊拡散層２１には流入しない。続いてＤ−Ａ変換
器１３の出力信号線のハイビットがハイレベル”１”、
ロービットがローレベル”０”になると、最終転送ゲー
ト電極電圧が３．３Ｖになってもまだ浮遊拡散層には電
荷は流入しない。また、続いてＤ−Ａ変換器の出力信号
線のハイビットがハイレベル”０”、ロービットがハイ
レベル”１”になってもまだ浮遊拡散層には電荷は流入
しない。しかし、Ｄ−Ａ変換器１３の出力信号線のハイ
ビットがローレベル”０”、ロービットがローレベル”
０”になると、最終転送ゲートに蓄えられ電荷は全て浮
遊拡散層に流れ込み、電圧比較器を介してデータ信号線
２８−２のデータをラッチする。また、電荷が無い場合
もこの状態でカウンタのカウントを停止することで同様
にデジタル変換することができる。
【００３２】一般にアナログ回路はディジタル回路に比
較すると回路構成が複雑であるが、本実施例では電圧比
較器は１個で足りるので、図９に示した従来例に比較し
て回路構成が簡単になる。
較すると回路構成が複雑であるが、本実施例では電圧比
較器は１個で足りるので、図９に示した従来例に比較し
て回路構成が簡単になる。
【００３３】図４は本発明の第２の実施例を示す模式
図、図５は動作説明のための信号波形図である。
図、図５は動作説明のための信号波形図である。
【００３４】第１の実施例では、Ｄ−Ａ変換器１３で階
段波を形成して最終転送ゲート電極８に印加したが、こ
の実施例では単安定マルチバイブレータ、積分器等を用
いた鋸波発生回路１３Ａの出力を最終転送ゲート電極８
に加えている。鋸波の発生は転送クロック発生回路１２
から作られるトリガパルスにより始まり、基準信号発生
回路１１の基準信号φ１に同期して作られている。動作
原理は第１の実施例と同様である。データラッチに保持
される信号データは鋸波発生回路に加えられるトリガパ
ルスが入力され、鋸波が発生（Ｔ１）してから信号が検
出され同時にそのときのデータ信号線２８の信号ラッチ
する（Ｔ３Ａ）までの時間（Ｔ３Ａ−Ｔ１）を鋸波のパ
ルス幅（Ｔ４−Ｔ１）から引いた値で示される。
段波を形成して最終転送ゲート電極８に印加したが、こ
の実施例では単安定マルチバイブレータ、積分器等を用
いた鋸波発生回路１３Ａの出力を最終転送ゲート電極８
に加えている。鋸波の発生は転送クロック発生回路１２
から作られるトリガパルスにより始まり、基準信号発生
回路１１の基準信号φ１に同期して作られている。動作
原理は第１の実施例と同様である。データラッチに保持
される信号データは鋸波発生回路に加えられるトリガパ
ルスが入力され、鋸波が発生（Ｔ１）してから信号が検
出され同時にそのときのデータ信号線２８の信号ラッチ
する（Ｔ３Ａ）までの時間（Ｔ３Ａ−Ｔ１）を鋸波のパ
ルス幅（Ｔ４−Ｔ１）から引いた値で示される。
【００３５】図６は本発明の第３の実施例を示す模式図
である。
である。
【００３６】第２の実施例との相違点は、出力ゲート電
極９に鋸波発生回路１３Ｂ（１３Ａとは逆に徐々に立上
る鋸波を発生する）からの発生電圧を加えている点であ
る。
極９に鋸波発生回路１３Ｂ（１３Ａとは逆に徐々に立上
る鋸波を発生する）からの発生電圧を加えている点であ
る。
【００３７】最終転送ゲート電極８にはφＨの反転信号
またはφＨと位相が１８０度ずれた信号が印加される。
転送ゲート（７）から転送された電荷が最終転送ゲート
電極８下にある状態で、出力ゲート電極９の電圧を徐々
に高くした場合、信号電荷量が多ければ低い電圧で浮遊
拡散層に電荷があふれる。逆に信号電荷量が少なければ
浮遊拡散層に電荷をあふれさせるには高い電圧を出力ゲ
ートに加える必要がある。あふれでた瞬間を第１の実施
例と同時にして検出すれば信号電荷量がわかる。
またはφＨと位相が１８０度ずれた信号が印加される。
転送ゲート（７）から転送された電荷が最終転送ゲート
電極８下にある状態で、出力ゲート電極９の電圧を徐々
に高くした場合、信号電荷量が多ければ低い電圧で浮遊
拡散層に電荷があふれる。逆に信号電荷量が少なければ
浮遊拡散層に電荷をあふれさせるには高い電圧を出力ゲ
ートに加える必要がある。あふれでた瞬間を第１の実施
例と同時にして検出すれば信号電荷量がわかる。
【００３８】図７は本発明の第４の実施例を示す模式図
である。
である。
【００３９】第２の実施例との相違点は信号電荷の検出
に電流検出を用いている点である。
に電流検出を用いている点である。
【００４０】電流検出に用いる抵抗２３は１ＭΩ程度の
抵抗を用いる。出力ゲート電極９下をあふれた電荷がド
レイン２１に達すると２１の電位は浮遊拡散層の場合と
同様に変化する。この信号をトリガとしてデータを保持
する。すなわち電圧増幅器２４の出力がラッチ１５のし
きい値に達したときのデータ信号線２８の信号を取り込
み保持する。
抵抗を用いる。出力ゲート電極９下をあふれた電荷がド
レイン２１に達すると２１の電位は浮遊拡散層の場合と
同様に変化する。この信号をトリガとしてデータを保持
する。すなわち電圧増幅器２４の出力がラッチ１５のし
きい値に達したときのデータ信号線２８の信号を取り込
み保持する。
【００４１】なお第１の実施例でも電流検出を用いるこ
とができることは改めて説明するまでもない。
とができることは改めて説明するまでもない。
【００４２】図８は本発明の第５の実施例を示す模式図
で、本実施例は第３の実施例における電圧検出を電流検
出にした場合である。動作は第３の実施例に準じる。
で、本実施例は第３の実施例における電圧検出を電流検
出にした場合である。動作は第３の実施例に準じる。
【００４３】以上説明したように、第１の実施例では、
Ｄ−Ａ変換器を用いて最終転送ゲート電極に印加する信
号を発生させているが、第２〜第５の実施例に示したよ
うに、変換開始に同期した、等価の信号を得る事ができ
ればよく、信号発生手段として、Ｄ−Ａ変換器を用いる
ことに限定されるわけではない。
Ｄ−Ａ変換器を用いて最終転送ゲート電極に印加する信
号を発生させているが、第２〜第５の実施例に示したよ
うに、変換開始に同期した、等価の信号を得る事ができ
ればよく、信号発生手段として、Ｄ−Ａ変換器を用いる
ことに限定されるわけではない。
【００４４】また、実施例では、電圧検出、電流検出方
式を例示しているが、本発明の本質は、電荷の検出手段
ではない。従って、フローティングゲート型電荷検出器
のような電荷検出方法を用いても本発明を実施すること
が可能であり、本発明の実施例に限定されるものではな
い。
式を例示しているが、本発明の本質は、電荷の検出手段
ではない。従って、フローティングゲート型電荷検出器
のような電荷検出方法を用いても本発明を実施すること
が可能であり、本発明の実施例に限定されるものではな
い。
【００４５】本実施例のＤ−Ａ変換器、電圧比較器等は
電荷転送素子と同一プロセスで作ることが可能であり、
従って同一チップに集積化することができる。
電荷転送素子と同一プロセスで作ることが可能であり、
従って同一チップに集積化することができる。
【００４６】
【発明の効果】以上に示したように、本発明によれば、
アナログ回路の数を少なくできるので、従来より簡単な
回路構成で、信号電荷量に応じた、デジタル信号を得る
ことが可能となる。
アナログ回路の数を少なくできるので、従来より簡単な
回路構成で、信号電荷量に応じた、デジタル信号を得る
ことが可能となる。
【００４７】また、ＣＣＤイメージセンサに本発明を応
用する事で、従来はアナログ出力であった信号をデジタ
ル信号として扱うことができる。これにより、周辺回路
の設計が容易に出来るという効果も得られる。
用する事で、従来はアナログ出力であった信号をデジタ
ル信号として扱うことができる。これにより、周辺回路
の設計が容易に出来るという効果も得られる。
【図１】本発明の第１の実施例を示す模式図である。
【図２】第１の実施例の動作説明のための信号波形図で
ある。
ある。
【図３】第１の実施例の電荷転送について説明するため
の電位図である。
の電位図である。
【図４】本発明の第２の実施例を示す模式図である。
【図５】第２の実施例の動作説明のための信号波形図で
ある。
ある。
【図６】本発明の第３の実施例を示す模式図である。
【図７】本発明の第４の実施例を示す模式図である。
【図８】本発明の第５の実施例を示す模式図である。
【図９】従来の信号処理装置を示すブロック図である。
【図１０】図９の信号処理装置の動作説明に使用する図
である。
である。
【図１１】電荷転送素子型撮像装置を示すブロック図で
ある。
ある。
１ Ｎ型シリコン基板 ２ Ｐ型ウェル ３ Ｎ型ウェル ４ Ｐ型拡散層 ５−１ 酸化膜 ５−２ 酸化シリコン膜 ６，７ 転送電極 ８ 最終転送ゲート電極 ９ 出力ゲート電極 １０ リセットゲート電極 １１ 基準信号発生器 １２ 転送クロック発生回路 １３ Ｄ−Ａ変換器 １３Ａ，１３Ｂ 鋸波発生回路 １４ カウンタ １５ データラッチ １６ 出力信号線 １７ 電圧比較器 １８，１８Ａ リセットドレイン電圧源 １９ 基準電圧電源 ２０ 出力ゲート電圧源 ２１ リセットドレイン ２２ 浮遊拡散層 ２３ 電流検出抵抗 ２４ 電圧増幅器 ２８，２８−１，２８−２ データ信号線 ３１ 端子付き電荷転送型遅延線 ３２ 転送電荷 ３３〜３５，４８〜５０ 信号電荷出力端子 ３６，５１ アナログ比較器群 ３７〜３９，５２〜５４ アナログ比較器 ４０，５５ 比較電圧発生回路 ４１〜４３，５６〜５８ デジタルシフトレジスタ ４４，５９ 符号器 ４５ バイアス電荷生成部 ４６ 電荷合成部 ６１ 電荷転送型撮像素子 ６２ フォトダイオード ６３ 垂直転送ＣＣＤ ６６ 電荷検出増幅器 ６７ クラップ回路 ６８ サンプルホールド回路 ６９ ローパスフィルタ ７０ 増幅器 ７１ Ａ−Ｄ変換器
Claims (4)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を介し
て複数の転送電極を列状に配置してなる電荷転送部、前
記電荷転送部の出力端に近接して設けられた最終転送ゲ
ート、前記最終転送ゲートに近接して設けられた出力ゲ
ートおよび前記出力ゲートに近接して設けられた電荷検
出手段を有する電荷転送素子と、基準信号発生回路、前
記基準信号発生回路の出力信号を受けて前記電荷転送部
に印加する転送クロックを発生する転送クロック発生回
路、前記基準信号発生回路の出力信号を分周するＮビッ
トのカウンタ、前記カウンタの出力信号を受けてアナロ
グ信号に変換して前記最終転送ゲートに印加するＤ−Ａ
変換器または前記転送クロック発生回路の出力信号をト
リガとして前記基準信号発生回路の出力信号に同期する
鋸波信号を前記最終転送ゲートに印加する鋸波回路、前
記出力ゲートに印加する定電圧源、前記電荷検出手段の
出力信号が所定値に達するタイミングで前記カウンタの
出力を取り込むラッチを有する前記電荷転送素子の駆動
回路とからなり、前記電荷転送部からの電荷量に応じた
Ｎビットのディジタル信号を前記ラッチの出力端に発生
させることを特徴とする信号処理装置。 - 【請求項２】 半導体基板の表面にゲート絶縁膜を介し
て複数の転送電極を列状に配置してなる電荷転送部、前
記電荷転送部の出力端に近接して設けられた最終転送ゲ
ート、前記最終転送ゲートに近接して設けられた出力ゲ
ートおよび前記出力ゲートに近接して設けられた電荷検
出手段を有する電荷転送素子と、基準信号発生回路、前
記基準信号発生回路の出力信号を受けて前記電荷転送部
および前記最終転送ゲートに印加する転送クロックを発
生する転送クロック発生回路、前記基準信号発生回路の
出力信号を分周するＮビットのカウンタ、前記カウンタ
の出力信号を受けてアナログ信号に変換して前記出力ゲ
ートに印加するＤ−Ａ変換器または前記転送クロック発
生回路の出力信号をトリガとして前記基準信号発生回路
の出力信号に同期する鋸波信号を前記出力ゲートに印加
する鋸波回路、前記電荷検出手段の出力信号が所定値に
達するタイミングで前記カウンタの出力を取り込むラッ
チを有する前記電荷転送素子の駆動回路とからなり、前
記電荷転送部からの電荷量に応じたＮビットのディジタ
ル信号を前記ラッチの出力端に発生させることを特徴と
する信号処理装置。 - 【請求項３】 電荷検出手段が電圧検出方式であり、前
記電荷検出手段の出力信号を負入力端に受けて所定の基
準電圧と比較して電荷検出信号を発生して前記ラッチに
供給する電圧比較器を有している請求項１または２記載
の信号処理装置。 - 【請求項４】 電荷検出手段が電流検出方式である請求
項１または２記載の信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107802A JP2500436B2 (ja) | 1993-05-10 | 1993-05-10 | 信号処理装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107802A JP2500436B2 (ja) | 1993-05-10 | 1993-05-10 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=14468409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107802A Expired - Lifetime JP2500436B2 (ja) | 1993-05-10 | 1993-05-10 | 信号処理装置 |
Country Status (2)
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|---|---|---|---|---|
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-
1994
- 1994-05-10 US US08/240,465 patent/US5585797A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH06319085A (ja) | 1994-11-15 |
| US5585797A (en) | 1996-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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