KR100515797B1 - 신호처리시스템및그것의신호처리방법 - Google Patents

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Abstract

아날로그 신호 처리 시스템은 입력단, 아날로그 처리 경로, 및 아날로그 디지털 변환기를 포함한다. 상기 처리 경로의 오프셋은 상기 입력단을 접지 측으로 단락시킴으로써 아날로그 디지털 변환기에 의하여 디지털 방식으로 측정된다. 측정된 오프셋은 레지스터에 저장되어 상기 오프셋을 보상하기 위하여 상기 아날로그 처리 경로를 변경하는데 사용된다.

Description

신호 처리 시스템 및 그것의 신호 처리 방법{SIGNAL PROCESSING SYSTEM AND A METHOD OF SIGNAL PROCESSING THEREOF}
본 발명은 아날로그 입력 신호를 수신하는 시스템 입력단과, 디지털 출력 신호를 공급하는 시스템 출력단, 및 상기 시스템 입력단과 상기 시스템 출력단 사이에 존재하는 신호 처리 경로를 포함하는 신호 처리 시스템에 관한 것이다. 상기 처리 경로는 아날로그 신호를 처리하기 위하여 상기 시스템 입력단에 연결된 아날로그 처리 수단과 상기 ADC 입력단과 ADC 출력단을 구비하는 아날로그 디지털 변환기를 포함한다. 아날로그 디지털 변환기의 입력단은 처리된 아날로그 신호를 수신하는 아날로그 신호 처리 수단에 연결된다. 아날로그 디지털 변환기의 출력단은 상기 처리된 아날로그 신호를 나타내는 디지털 출력 신호를 공급하며, 시스템 출력단에 연결되어 있다. 시스템은 아날로그 신호 처리 수단에 의하여 상기 처리된 아날로그 신호에서 유도되는 오프셋 레벨을 감소시키는 보상 수단을 더 포함한다.
본 발명은 또한 신호를 처리하는 방법에 관한 것이다.
본 발명은 배타적인 것은 아니지만 특히 무선 수신기에 관련된다.
서문에서 규정한 시스템의 한 예는 무선 라디오 주파수(RF) 통신 수신기이다. 상기 수신기는 매우 광범위한 다이내믹 범위를 갖는 신호들을 처리해야 한다. 다이내믹 범위는 잡음과 클리핑으로 인하여 발생된 신호 일그러짐같은 문제들 없이 처리될 수 있는 신호 레벨들의 범위이다. 상기 처리는 반드시 신호 경로에서 고레벨의 증폭 처리를 수행하는 것을 수반한다. 이것은 무선 주파수 수신기들을 완전하게 통합시켜 구현하고자 하는 주요 기술 도전을 생기게 한다. 일반적으로, 장치에서의 부정합으로 말미암아 유도된 오프셋 레벨들은 더 수신되는 신호의 진폭에 의해 초과할 수 있다.
만약에 수신기가 모놀리식 형태로 통합되어 있으면, 수신기 스테이지는 일반적으로 직류 결합되어 있다. 제어되지 않은 DC-오프셋과 관련된 문제들은, 아날로그 디지털 변환기의 다이내믹 범위가 전혀 오프셋 보상을 하지 않는 아날로그 디지털 변환기의 다이내믹 범위보다 훨씬 더 높아야 한다는 요구 조건을 포함한다. 또한 오프셋은 신호들을 크게 일그러지게 하고 비트 오류율을 증가시킨다. 이러한 것은 수신 경로에서 일부 형태의 DC-오프셋 보상을 요구한다.
오프셋 효과를 보상하는데 사용되는 가장 일반적인 기술은 제조 환경에서 오프셋을 미세조정(trimming)하는 것이다. 이렇게 하는데는 몇 가지의 단점들이 있다. 첫 번째로 미세조정 처리는 비용이 많이 든다. 두 번째로, 패키지처리 이후에 칩에 생긴 응력은 오프셋 레벨을 바꾸려는 경향이 있다. 이것은 때때로 제조자로 하여금 패키지처리가 끝난 후에 오프셋을 미세조정하도록 강요한다. 대부분의 중요한 테스트는 DC-오프셋을 제거한 이후에 실행되어야 한다는 사실로부터 더 복잡한 문제들이 생겨난다.
도 1은 본 발명에 따른 시스템의 블록도.
도 2는 종래의 무선 수신기의 블록도.
도 3은 본 발명에서의 무선 수신기의 블록도.
도 4 및 도 5는 본 발명에 따른 수신기의 동작을 설명하기 위한 블록도.
도 6은 공지된 CDMA 수신기의 블록도.
도 7 내지 도 10은 본 발명에 따른 CDMA 수신기의 다양한 실시예들에 관한 도면.
도 11은 본 발명에 따른 다른 형태의 시스템에 관한 블록도.
도 12 및 도 13은 본 발명의 다른 양상을 설명하기 위한 직렬연결된 AD 변환기의 도면
도면 전반에 걸쳐, 동일한 숫자는 유사하거나 동일한 특징을 나타낸다.
본 발명의 목적은 현재의 기술분야에서 이용가능한 오프셋 보상 기술보다 더욱 유리한 오프셋 보상 기술을 제공하는 것이다.
상기의 목적을 위하여, 본 발명은 아날로그 입력 신호를 수신하는 시스템 입력단과, 디지털 출력 신호를 공급하는 시스템 출력단과, 상기 시스템 입력단과 상기 시스템 출력단 사이에 존재하는 신호 처리 경로를 포함하는 신호 처리 시스템을 제공한다. 처리 경로는 아날로그 신호를 처리하기 위하여 시스템 입력단에 연결되어 있는 아날로그 신호 처리 수단과, ADC 입력단과 ADC 출력단을 구비하는 아날로그 디지털 변환기를 포함한다. 상기 ADC 입력단은 처리된 아날로그 신호를 수신하기 위하여 아날로그 신호 처리 수단에 연결되어 있다. ADC 출력단은 처리된 아날로그 신호를 나타내는 디지털 출력 신호를 공급하고, 시스템 출력단에 연결되어 있다. 시스템은 아날로그 신호 처리 수단에 의하여 상기 처리된 아날로그 신호에서 유도된 오프셋 레벨을 감소시키는 보상 수단을 더 포함한다. 보상 수단은 시스템 입력단에서 아날로그 신호의 레벨을 일시적으로 고정하기 위하여 시스템 입력단에 연결되어 있는 제 1 수단과, 상기 고정된 레벨과 관련된 출력 신호를 저장하기 위하여 ADC 출력단에 연결되어 있는 제 2 수단을 포함한다. 상기 저장된 출력 신호의 제어 하에서 레벨을 해제하고(release) 나서 신호 처리를 수행하기 위하여 상기 신호 처리 경로 및 제 2 수단에 연결되는 제 3 수단이 제공된다.
본 발명은, 현존하는 아날로그 디지털 변환기가, 아날로그 경로에 의하여 유도된 오프셋을 나타내는 디지털 형태의 출력 신호를 제공하기 위하여, 사용될 수 있다는 인식에 기초하고 있다. 상기 신호는 그 다음에 동작 사용 시에 바람직하지 않은 오프셋 효과를 감소시키기 위하여 상기 처리를 제어하는데 사용된다. 본 발명에 따른 자동 오프셋 상쇄 기술은 여러 가지 면에서 제조 비용에 영향을 미친다. 첫 번째로 공장에서 미세조정(trimming)에 대한 필요성이 제거된다. 두 번째로 본 발명은 제조자로 하여금 웨이퍼 레벨에서 대부분의 중요한 테스트를 실행하도록 하여, 결국 패키징 공정 이전에 불량품을 더욱 많이 검출할 수 있게 한다. 이러한 것은 상당한 비용 절감을 초래한다.
본 발명에 따른 시스템의 바람직한 일 실시예는 다음과 같은 특징으로 특정지어진다. 제 2 수단은 고정된 레벨과 관련된 출력 신호를 저장하는 레지스터를 포함한다. 제 3 수단은 레지스터에 연결된 DAC 입력단과 상기 저장된 출력 신호의 제어 하에서 아날로그 정정 신호를 공급하는 DAC 출력단을 구비하는 디지털 아날로그변환기(DAC)를 포함한다. 제 3 수단은 수정 회로를 더 포함한다. 수정 회로는 정정 신호를 수신하기 위하여 DAC 출력단에 연결되어 있는 제 1 입력단과, 상기 처리된 아날로그 신호를 수신하기 위하여 상기 아날로그 신호 처리 수단에 연결된 제 2 입력단과, 상기 정정 신호의 제어 하에서 상기 처리된 아날로그 신호를 수정하여 공급하기 위하여 ADC 입력단에 연결된 회로 출력단을 구비한다. 아날로그 디지털 변환기는 저항 사닥다리(ladder of resistors)를 포함하는 플래쉬 아날로그 디지털 변환기(flash analog-to-digital converter:FADC)를 포함한다. 디지털 아날로그 변환기는, 상호 연결된 저항들로 이루어진 해상 쌍의 노드와 수정 회로의 제 1 입력단 사이에서 연결되어 있는 다수개의 스위치들로 이루어진 어레이와, 레지스터에 저장된 출력 신호의 제어 하에서 스위치를 선택적으로 제어하기 위해 상기 레지스터와 다수개의 스위치로 이루어진 어레이 사이에 연결되는 제어 논리 회로를 포함한다.
바람직한 상기 실시예에서, 플래쉬 아날로그 디지털 변환기의 저항 사닥다리는 디지털 아날로그 변환기의 일부로서 사용된다.
본 발명은 또한 신호를 처리하는 방법에도 관련된다. 방법은 입력단에서 아날로그 입력 신호를 수신하는 단계와, 상기 아날로그 입력 신호를 처리하는 단계와, 상기 처리된 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계를 포함한다. 상기 방법은 입력단에서 아날로그 입력 신호의 레벨을 일시적으로 고정하는 단계와, 상기 고정된 레벨과 관련되는 디지털 출력 신호를 저장하는 단계를 더 포함한다. 레벨을 해제하였을 때에, 신호 처리는 저장된 출력 신호의 제어 하에서 수행된다. 바람직하게, 아날로그 디지털 변환은 저항 사닥다리를 구비하는 플래쉬 아날로그 디지털 변환기를 사용하는 것을 포함하고, 신호처리를 수행하는 것은 다수개의 스위치들을 선택적으로 제어함으로써 아날로그 정정 신호를 생성하는 것을 포함하며, 상기 다수개의 스위치 각각은 저장된 출력 신호의 제어 하에서 상호 연결된 저항으로 이루어진 해당 저항 쌍과 아날로그 출력단 사이에 연결되어 있다.
본 발명은 첨부한 도면에 참조하여 실시예를 통하여 더욱 상세하게 설명하기로 한다.
시스템 블록도
도 1은 본 발명에 따른 신호 처리 시스템(100)의 블록도이다. 시스템(100)은 아날로그 입력 신호를 수신하는 시스템 입력단(102)과 디지털 출력 신호를 공급하는 시스템 출력단(104)을 포함한다. 시스템(100)은 시스템 입력단(102)과 시스템 출력단(104) 사이에 있는 신호 처리 경로(106)를 구비한다. 신호 처리 경로(106)는 아날로그 신호를 처리하기 위하여 시스템 입력단(102)에 연결된 아날로그 신호 처리 수단(108)을 구비한다. 경로(106)는 아날로그 디지털 변환기(110)를 더 포함한다. ADC 입력단은 처리된 아날로그 신호를 수신하기 위하여 아날로그 신호 처리 수단(108)에 연결되어 있다. ADC 출력단은 처리된 아날로그 신호를 나타내는 디지털 출력 신호를 공급하며, 예컨대 추가의 디지털 신호 처리 수단(112)을 경유하여 시스템 출력단(104)에 연결되어 있다. 시스템(100)은 아날로그 신호 처리 수단(108)에 의하여 상기 처리된 아날로그 신호에서 유도된 오프셋 레벨을 감소시키는 보상 수단(114)을 포함한다. 보상 수단(114)은 시스템 입력단에서 아날로그 신호의 레벨을 일시적으로 고정하기 위하여 시스템 입력단(102)에 연결된 제 1 수단(116)을 포함한다. 보상 수단(114)은 상기 고정된 레벨과 관련된 출력 신호를 저장하기 위하여 ADC 출력단에 연결된 제 2 수단(118)을 더 포함한다. 이러한 출력 신호는 아날로그 처리 부분(108)에서 아날로그 신호에 의하여 초래된 오프셋을 나타낸다. 보상 수단(114)은, 바람직하지 않은 오프셋 효과를 감소시키기 위하여, 제 2 수단(118)에 저장되어 있는 출력 신호의 제어 하에서 상기 레벨을 해제한 후에 신호 처리를 수행하기 위하여 신호 처리 경로(106)와 제 2 수단(118)에 연결된 제 3 수단(120)을 구비한다.
신호 처리 경로(106)를 처리하는 것은 예를 들자면 아날로그 처리 부분(108) 또는 디지털 처리 부분(112) 또는 그 둘 다에서 일어 날 수 있다.
입력단(102)에서 레벨을 고정하는 것은 고정된 시간에 실행될 수 있거나, 또는 입력단(102)에서 수신된 아날로그 신호 자체의 제어 하에서 일시적으로 일어 날 수 있다. 후자의 경우에 있어서, 아날로그 신호는 예를 들자면 아날로그 신호 처리 부분(108)에 의하여 처리가 되는 정보 내용에 선행하는 프리커서(precursor)를 포함한다. 프리커서는 미리 결정된 시간 기간 동안 존재한다. 프리커서는 제어기(122)에 의하여 검출되는데, 제어기는 제 2 수단(118)을 동작시켜 오프셋을 측정하게 하고 제 3 수단이 시스템을 동작시켜 사용하는 동안에 처리 경로를 처리하게 한다. 대안적으로는, 예를 들어 무선 수신기에서, 오프셋 측정은 시스템의 휴지 모드(수신기가 꺼져 있는 상태), 유휴 모드(수신기가 켜져 있는 상태에서 명령을 대기하고 있는 상태), 수신 모드(예컨대, 몇 비트의 누락을 허용하는 에러 정정 사이클과 함께 신호를 수신하는 상태), 또는 상기 이러한 모드들간의 변경 상태에서 수행되어 진다.
종래의 시스템
도 2는 신호 처리 시스템(200)의 블록도이다. 이 예에서 시스템(200)은 무선 수신기를 포함한다. 시스템(200)은 무선 주파수 입력 신호를 수신하는 안테나(202)를 구비한다. 안테나(202)는 수신한 무선 주파수 신호를 증폭하는 증폭기(204)의 입력단에 연결되어 있다. 그리고, 구성에 따라 무선 주파수 신호는 베이스밴드로 직접 다운-변환되거나 또는 우선 변환기 스테이지(206)에서 중간 주파수(IF)로 다운-혼합되어(mixed down) 차후에 믹서 스테이지(208)에서 베이스밴드로 변환이 이루어진다. 전형적으로, 최종 다운-변환은 동위상 및 직교 성분을 분리하는 것을 포함한다. 시스템(200)은 베이스밴드 수신 경로(210, 212)를 포함한다. 베이스밴드 수신 경로(210)는 인접한 주파수 채널들을 억제하기 위하여 저역통과필터(214)를 포함한다. 경로(210)는 증폭기(216)와 아날로그 디지털 변환기(ADC)(218)를 포함한다. 아날로그 디지털 변환기(218)는 안테나(202)에서 수신된 아날로그 신호를 나타내는 디지털 신호를 추가 처리하기 위하여 디지털 신호 처리기(220) 측으로 공급한다. 경로(212)는 유사한 구성으로 되어 있다. 전형적으로 대부분의 수신 경로 증폭은 신호가 최신의 무선 트랜시버에서 베이스밴드로 다운-혼합된 후에 수행된다. 따라서 오프셋 제거가 수신기의 베이스밴드 부분을 위하여 요구된다.
본 발명의 시스템
도 3은 본 발명에 따른 시스템(300)의 블록도이다. 시스템(300)의 경로(210)는 여기서 레지스터(302), 디지털 아날로그 변환기(304), 이 실시예에서 입력단에서 수신된 신호들의 선형 조합인 출력 신호를 생성하는 회로(306)에 연결되어 있다. 레지스터(302)는 아날로그 디지털 변환기(218)의 출력단에 연결되어 있다. 디지털 아날로그 변환기(304)는 레지스터(302)의 출력단과 회로(306)의 제 1 입력단 사이에 연결되어 있다. 디지털 아날로그 변환기(304)는 오프셋 정정 신호를 공급한다. 회로(306)는 증폭기(216)의 출력단에 연결된 제 2 입력단을 구비하며, 또한 아날로그 디지털 변환기(218)의 입력단에 연결되는 출력단을 구비한다. 경로(212)도 유사한 구성으로 이루어져 있다. 동작에 대하여 도 4 및 도 5에 참조하여 설명하기로 한다.
동작을 설명하는 블록도
도 4 및 도 5는 본 발명에 따른 보상 방법의 동작을 설명하기 위하여 시스템(300)의 부분들을 블록도로 도시한 것이다.
도 4에 참조하자면, 수신기(300)는 각 신호 처리 세션의 초기에 오프셋 제거를 수행한다. 이러한 제거 처리는 증폭기(204) 또는 믹서(208)의 입력단을 단락시키는 것으로 시작한다. 아날로그 디지털 변환기(218)와 레지스터(302)사이에 있는 제 1 스위치(404)는 닫히고, 회로(306)의 제 1 입력단(406)에서의 오프셋 정정 신호는 제 2 스위치(408)의 적절한 위치에 의하여 제로로 셋팅된다. 그 결과로서, 이제 아날로그 디지털 변환기(218)의 입력단에서 수신되는 신호만이 전체 수신 경로에서 오프셋된다. 따라서 아날로그 디지털 변환기(218)는 그 오프셋을 나타내는 디지털 신호인 출력신호를 공급한다. 상기 디지털 출력 신호는 레지스터(302)에 저장된다.
도 5를 참조하자면, 아날로그 디지털 변환기(218)에 의하여 측정된, 오프셋을 나타내는 디지털 신호는 아날로그 오프셋 정정 신호를 생성하는 디지털 아날로그 변환기(304) 측으로 공급된다. 제 1 스위치(404)는 개방되고, 제 2 스위치(408)는 디지털 아날로그 변환기(304)와 제 1 입력단(406)을 상호 연결한다. 정정 신호는 신호 처리 세션 중에 증폭기(216)에 의하여 회로(306) 측으로 공급되는, 수신되어 증폭되고 혼합되고 필터링되고 다운-변환된 신호와 결합된다. 오프셋 정정 신호는 나머지 세션 내내 일정하게 유지된다.
디지털 아날로그 변환기(304)의 출력은 아날로그 디지털 변환과 디지털 아날로그 변환에 의하여 한정되는 정확도로 수신 경로 오프셋과 동일하다.
공지된 CDMA 수신기
도 6은 단일 수신 채널 부분을 도시하는, 전형적인 CDMA 수신기(600)의 일부를 도시한 도면이다. CDMA 통신 기술의 한 장점은 아날로그 디지털 변환을 위하여 필요한 비트의 수가 상대적으로 낮다는 것이다. 아날로그 디지털 변환을 위한 4 또는 5 비트의 분해능(resolution)이 대부분의 CDMA 수신기 구현에 있어서 충분하다. 다양한 아날로그 디지털 변환기 구조 중에서, 플래쉬 형태의 아날로그 디지털 변환기는 요구된 분해능이 6 비트 이하인 응용에 아주 적합하다.
도 6은 4 비트 플래쉬 아날로그 디지털 변환기(602)의 블록도이다. n비트 플래쉬형 아날로그 디지털 변환기는, 2n-1개의 비교기와 2n-1개의 동일 세그먼트들을 포함하는 저항 사닥다리(resistor ladder) 및 디코더를 포함한다. 도 6의 4 비트 버전의 비교기 어레이에서, 한 비교기(604)만이 도면을 불명료하지 않게 하기 위하여 참조 번호로 표시되었다. 저항 사닥다리는 번호(606)로 표시되고, 디코더는 번호(608)로 표시되어 있다. 저항 사닥다리(606)는 메인 기준 전압(Vref)을 일정한 간격으로 떨어진 2n-1개의 기준 전압 레벨들로 세분한다. 도 6의 예에서, 아날로그 디지털 변환 분해능이 4 비트일 때에, 사닥다리(606)는 15개의 기준 레벨을 공급한다. 비교기 어레이는 증폭기(216)로부터 수신한 전압을 상기 동일하게 간격을 둔 전압들과 비교한다. 예를 들자면, 만약에 증폭기(216)에 의하여 공급된 전압의 진폭이 Vref/15와 2Vref/15사이의 값을 갖으며, 하단부의 9개 비교기들의 출력은 논리 하이(high)이고 위에 있는 6개 비교기 출력은 논리 로우(low)이다. 이러한 인코딩 처리는 일반적으로 온도계 코드(thermometer code)로서 언급된다. 비교기 출력은 그 다음에 디코더(608)측으로 공급되어 해당의 이진 디지털 코드를 생성한다. 전형적으로, 각 비교기의 출력은 예컨대 에지-트리거 D-플립플롭같은 플립플롭(미도시됨)을 경유하여 디코더의 입력단 중에서 관련된 한 개의 입력단으로 연결되어 신호의 완전함(integrity)을 보장한다.
본 발명에서의 CDMA 수신기의 제 1 실시예
도 7은 본 발명에 따른 CDMA 수신기(700)의 제 1 실시예의 일부의 도면이다. 도 4 및 도 5에 참조하여 설명한 바와 같이, 증폭기(204) 또는 믹서(208)의 입력은 일시적으로 예컨대 접지에 단락되는 것과 같은 고정된 전위로 셋팅된다. 또한 회로(306) 측으로 공급된 오프셋 정정 신호도 일시적으로 제로 값으로 셋팅된다. 아날로그 디지털 변환기(218)는 그 다음에 오프셋 성분을 디지털 형태로 변환한다. 디지털 오프셋 값은 레지스터(302)에 저장되고 디지털 아날로그 변환기(304)에 의하여 아날로그 형태로 변환된다.
본 발명에서의 CDMA 수신기의 제 2 실시예
도 8은 본 발명에 따른 CDMA 수신기의 제 2 실시예(800) 일부를 나타낸 도면이다. 제 2 실시예(800)에서, 디지털 아날로그 변환기(304)는 기능적으로 아날로그 디지털 변환기(218)의 사닥다리(606)로 합병이 된다. 이러한 합병된 구성은 전체 시스템의 전력 소비를 감소시키며, 모놀리식 형태로 통합된 전자 시스템에서는 보다 적은 실제 공간을 요구한다. 이것은 특히 핸드헬드 무선 수신기와 연관이 있는데, 그 이유는 이러한 감소가 직접적으로 최대 통화 시간과 비용에 영향을 미치기 때문이다.
제 2 실시예(800)에서 아날로그 디지털 변환기(218)는 예컨대 CMOS 스위치들 같은 스위치(802) 어레이와 제어 논리 회로(804)를 포함한다. 사닥다리(606)와 협력하는 제어 논리 회로(804)와 스위치(802)의 조합은 실시예(700)에서의 디지털 아날로그 변환기(304)의 기능을 수행한다. 동작은 다음과 같다.
각각의 오프셋 측정 이후에, 레지스터(302)의 내용은 위에서 설명한 바와 같이 갱신된다. 그 다음으로 제어 논리 회로(804)는 레지스터(302)의 내용에 따라 선택되는, 여러 개의 스위치 중 특정의 한 개 스위치가 닫히게 한다. 스위치들 중에서 이렇게 닫힌 상기 스위치는 전압을 결정하고, 결과적으로 회로(306)의 제 1 입력단에 공급되는 정정 신호의 크기를 결정한다.
제거할 수 있는 오프셋의 최대 범위는 기준 전압의 최대 레벨에 의하여 결정되는데, 상기 최대 레벨은 아날로그 디지털 변환기(218)의 완전한 스케일 범위와 동일하다. 대부분의 경우에 있어서, 예상된 최대 오프셋은 예컨대 필터(214)같은 필터들에 의하여 생성된 오프셋에 의하여 지배된다. 그러나 최악으로 예상할 수 있는 오프셋 레벨은 아날로그 디지털 변환기(218)의 최대 신호 처리 성능을 훨씬 더 초과한다. 이러한 사실은 실시예(800)를 구현하는데 한계를 만든다.
본 발명에서의 CDMA 수신기의 제 3 실시예
도 9는 본 발명에 따른 CDMA 수신기의 제 3 실시예(900)의 일부를 나타낸 도면이다. 실시예(900)는 실시예(800)와 연관하여 지적된 문제에 대한 해결책을 제공한다.
실시예(900)에서, 증폭기(216)는 증폭기(902)로 대치되는데, 그 증폭기는 "a1"으로서 언급되는 제 1 이득 셋팅과 "a1cal"로서 언급되는 제 2 이득 셋팅을 갖는다. 크기는 "a1"이 "a1cal"보다 크다. 오프셋 제거 주기 동안에, 증폭기(902)는 "a1cal"의 이득을 갖는 저 이득 모드로 구성된다. 이득 감소량은 예상된 최대 오프셋에 기초하여 선택된다. 이득 감소 계수 [a1/a1cal]은 최대 제거가능 오프셋을 계수[a1/a1cal]만큼 증가시킨다. 이제, ADC(218)의 입력으로 언급되는 오프셋 제거의 분해능은 [Vref/2n-1]* [a1/a1cal]이 된다. 대안적으로 또는 보충적으로, 제 2 증폭기(904)가 ADC(218)에 의하여 제공되는 아날로그 정정 신호를 증폭하기 위하여 사용될 수 있다.
본 발명에서의 CDMA 수신기의 제 4 실시예
도 10은 본 발명에 따른 CDMA의 제 4 실시예(1000)의 일부를 나타낸 도면이다. 도 9에서 제시한 실시예(900)와 비교하여, 실시예(1000)는 저항 사닥다리(606)에 연결된 추가적인 스위치들로 이루어진 추가적인 어레이를 구비한다. 도면의 불분명해지지 않게 하기 위하여, 하나의 추가적인 스위치(1002)만이 참조 번호로 표시되었다. 이제 제어 논리 회로(804)는 두 스위치 어레이를 모두 제어한다. 출력(1006, 1008) 모두는 아날로그 정정 신호를 수정 회로(1010) 측으로 공급된다.
실시예(1000)는 더욱 개량된 오프셋 정정 조절을 할 수 있도록 한다. 초기의 질이 낮은 오프셋 감소 처리단계는 정교한 오프셋 감소 처리단계를 수반하여 이루어진다. 제 1 단계는 아날로그 디지털 변환기(218)의 입력단에 나타나는 종합적인 오프셋을 위에서 설명한 아날로그 디지털 변환기(218)의 완전한 스케일 범위 내로 감소시킨다. 결과적으로, 정교한 오프셋 제거는 교정을 두 번 반복함으로써 실행된다. 두 번째로 측정을 할 때에, 증폭기(902)의 이득은 정상값(a1)으로 셋팅된다. 또한 제 2 오프셋 조절 피드백과 관련된 이득은 1이다. 제 2 단계의 추가는 오프셋 조절 분해능을 Vref/ [2n-1]로 감소시킨다는 사실을 주지하기로 한다. 질이 낮은 오프셋 제거만을 위하여 본 방법을 사용하는 것은 또한 가능하며, 디지털 신호 처리기(220)를 구비함으로써 통합식의 정교한 오프셋 조절은 신호 평균 작업(signal averaging)에 기초하여 생성된 피드백 신호를 공급한다.
디지털 보상
도 11은 본 발명에서의 시스템(1100)의 일부를 나타낸 블록도이다. 실시예(300, 700, 800, 900 및 1000)에서 오프셋 제거는 아날로그 영역에서 수행된다. 시스템(1100)에서, 오프셋 제거가 디지털 영역에서 이루어진다. 시스템(1100)은 아날로그 디지털 변환기(218), 레지스터(302), 아날로그 디지털 변환기(218)의 출력단에 연결된 스위치(1102) 및 예컨대 감산기같은 디지털 수정 회로(1104)를 포함한다. 또한, 노드(1106)가 아날로그 신호 처리 경로(1108) 상위 부분의 어딘가에서 단락된 이후에, 아날로그 디지털 변환기(218)는 오프셋을 측정한다. 레지스터(302)에 연결된 스위치(1102)를 이용하여 오프셋은 레지스터(302)에 저장된다. 그 다음에 스위치(1102)의 배치는 바뀌는데, 여기서 아날로그 디지털 변환기(218)는 수정 회로(1104)에 연결되어 있다. 그리고 나서 수정 회로(1104)의 출력단(1110)은 아날로그 신호 경로(1108)에 의하여 발생된 오프셋을 디지털 방식으로 보상하는 디지털 신호를 공급한다.
종래의 직렬연결된 아날로그 디지털 변환기
도 12는 해당 분야에서 공지되어 있는 직렬연결된 아날로그 디지털 변환기(1200)의 도면이다. 플래쉬 아날로그 디지털 변환기의 결점은 요구되는 비교기의 개수가 디지털 출력의 폭에 따라 지수함수로 증가한다는 것이다. 또한, 그로 인해서, 저항 사닥다리도 또한 더욱 많은 기준 전압 레벨들을 공급하기 위해 더 많이 필요하게 된다. 만약에 연속적인 기준 전압들간의 차이가 너무 작아지면, 그것들을 구별하는 일은 문제가 될 것이며 그리하여 에러가 발생될 것이다. 직렬연결된 아날로그 디지털 변환기는 이러한 문제에 대한 해결책이다. 직렬연결된 아날로그 디지털 변환기(1200)에서, 입력단(1202)에서의 아날로그 신호에 대한 변환은 다음의 단계에서 이루어진다: 첫 번째로 최상위비트(MSB)가 예컨대 플래쉬 타입의 제 1 아날로그 디지털 변환기(1204)에 의하여 결정된다. 최상위비트는 그 다음에 다시 한번 디지털 아날로그 변환기(1206)에 의하여 보조 아날로그 신호로 재변환된다. 입력단(1202)에서 수신된 아날로그 신호와 보조 신호 모두가 아날로그 감산기(1208) 측으로 공급된다. 감산기(1208)는 그 다음에 최하위비트(LSB)(의 일부)로 변환하기 위하여 오리지널 신호와 보조 아날로그 신호간의 차이신호를 제 2 아날로그 디지털 변환기(1210) 측으로 공급한다. 따라서, 완전한 변환이 일어나게 하기 위하여, 아날로그 디지털 변환기(1204, 1210) 각각은 단일의 아날로그 디지털 변환기의 아날로그 입력 신호의 범위보다 작은 범위에서만 동작할 필요가 있다.
본 발명에 따른 직렬연결된 아날로그 디지털 변환기
도 13은 본 발명에 따른 직렬연결된 아날로그 디지털 변환기(1300)의 블록도이다. 아날로그 디지털 변환기(1300)는 입력단(1202)의 아날로그 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환기(1300)는 도 8 내지 도 10에 참조하여 설명한 형태의 최소한 두 개의 플래쉬 아날로그 디지털 변환기 (218a, 218b)를 포함한다. 각각의 아날로그 디지털 변환기(218a, 218b)는 해당 스위치 어레이를 포함하는데, 그 스위치들 중에서 스위치(802a, 802b)와 제어 논리 회로(804a, 804b)만이 도시되어 있다. 아날로그 디지털 변환기(218a)에 있는 스위치 어레이는 레지스터(302a)의 내용에 따라 제어 논리 회로(804a)에 의하여 제어된다. 스위치들 중에서 선택된 특정 스위치에 따라, 아날로그 디지털 변환기(218a)는 레지스터(302a)에서 디지털 워드, 여기서는 최상위비트를 나타내는, 아날로그 잔여 신호를 출력(1302)에 공급한다. 출력단(1302)에서의 잔여 신호는 감산기(1208)의 입력단(1202)에서 온 아날로그 신호로부터 감산된다. 그 결과로서 생기는 아날로그 신호는 그 다음의 아날로그 디지털 변환기 스테이지(218b)에 공급되는데, 이 실시예에서는 그 다음의 아날로그 디지털 변환기 스테이지는 그 앞의 스테이지와 유사한 구성으로 되어 있다. 아날로그 디지털 변환기(218b)에서의 스위치 어레이는 레지스터(302b)의 내용에 따라 제어 논리 회로(804b)에 의하여 제어된다. 레지스터(302b)의 내용은 감산기(1208)에 의하여 공급된 아날로그 결과의 디지털 형태로서, 즉 최하위비트이다. 만약에 더욱 많은 스테이지들이 필요하다면, 직렬연결은 제 1 스테이지(218a)와 같은 더욱 많은 스테이지들을 통해 확장된다. 상기 직렬연결된 마지막 스테이지는 앞 스테이지에서 사용된 유형의 플래쉬 아날로그 디지털 변환기를 포함할 필요가 없다. 따라서, 아날로그 디지털 변환기(1300)는 본 발명의 근본 원리를 효율적으로 사용하며, 여기서 플래쉬 아날로그 디지털 변환기는 디지털 아날로그 변환기로서 사용될 수 있다.
상술된 바와 같이, 본 발명은 신호를 처리하는 시스템 및 방법에 이용가능하다.

Claims (12)

  1. 신호 처리 시스템(100)에 있어서,
    아날로그 입력 신호를 수신하는 시스템 입력단(102)과;
    디지털 출력 신호를 공급하는 시스템 출력단(104)과;
    상기 시스템 입력단(102)과 상기 시스템 출력단(104) 사이에 존재하는 신호 처리 경로(106)로서,
    상기 아날로그 신호를 처리하기 위하여 상기 시스템 입력단(102)에 연결되어 있는 아날로그 신호 처리 수단(108), 및
    상기 처리된 아날로그 신호를 수신하기 위하여 상기 아날로그 신호 처리 수단(108)에 연결되는 아날로그 디지털 변환기(ADC)(110) 입력단과, 상기 처리된 아날로그 신호를 나타내는 디지털 출력 신호를 공급하면서 상기 시스템 출력단(104)에 연결되는 아날로그 디지털 변환기(ADC)(110) 출력단을 구비하는 아날로그 디지털 변환기(ADC)(110)
    를 포함하는, 신호 처리 경로(106)와;
    상기 아날로그 신호 처리 수단(108)에 의하여 상기 처리된 아날로그 신호에서 유도된 오프셋 레벨을 감소시키는 보상 수단(114)으로서,
    상기 시스템 입력단(102)에서 상기 아날로그 신호의 레벨을 일시적으로 고정하기 위하여 상기 시스템 입력단(102)에 연결되어 있는 제 1 수단(116)을 구비하는, 보상 수단(114)
    을 포함하는 신호 처리 시스템(100)에 있어서,
    상기 보상 수단(114)은,
    상기 고정된 레벨과 관련된 출력 신호를 저장하기 위하여 상기 ADC 출력단에 연결되어 있는 제 2 수단(118), 및
    상기 저장된 출력 신호의 제어 하에서, 상기 레벨을 해제한 후에 상기 신호 처리를 수행하기 위하여 상기 신호 처리 경로(106) 및 상기 제 2 수단(118)에 연결되어 있는 제 3 수단(120)
    을 더 포함하는 것을 특징으로 하는, 신호 처리 시스템.
  2. 제 1항에 있어서,
    상기 제 2 수단(118)은 상기 고정된 레벨과 관련된 출력 신호를 저장하는 레지스터(register)(302)를 포함하고;
    상기 제 3 수단(120)은,
    상기 레지스터(302)에 연결되어 있는 DAC 입력단과, 상기 저장된 출력 신호의 제어 하에서 오프셋 정정 신호를 제공하는 디지털 아날로그 변환기(DAC) 출력단을 구비하는 디지털 아날로그 변환기(DAC)(304)와;
    상기 오프셋 정정 신호를 수신하기 위하여 상기 DAC(304) 출력단에 연결되어 있는 제 1 입력단, 상기 처리된 아날로그 신호를 수신하기 위하여 증폭기(216)에 연결되어 있는 제 2 입력단, 및 상기 정정 신호의 제어 하에서 수정되는 상기 처리된 아날로그 신호를 제공하기 위하여 상기 ADC 입력단에 연결되어 있는 회로 출력단을 구비하는 수정 회로(modifying circuit)(306)
    를 포함하는 것을 특징으로 하는, 신호 처리 시스템.
  3. 제 2항에 있어서,
    상기 제 3 수단(120)은 상기 신호 처리 경로(106)에 증폭기(216)를 포함하는데, 상기 증폭기(216)의 출력단은 상기 수정 회로(306)의 상기 제 2 입력단에 연결되어 있으며;
    상기 증폭기(216)는 상기 제 1 수단(116)을 통하여 선택할 수 있는 제 1 및 제 2 이득 셋팅 값들(a1, a1cal)을 갖고 있는 것을 특징으로 하는, 신호 처리 시스템.
  4. 제 3항에 있어서,
    상기 제 3 수단(120)은 상기 DAC(304)와, 상기 수정 회로(306)의 상기 제 1 입력단 사이에 제 2 증폭기(904)를 포함하는 것을 특징으로 하는, 신호 처리 시스템.
  5. 제 2항에 있어서,
    상기 ADC(110)는 저항 사닥다리(ladder of resistors)를 구비하는 플래쉬 아날로그 디지털 변환기(FADC : flash analog-to-digital converter)를 포함하고;
    상기 DAC(304)는,
    상호 연결된 저항들로 이루어진 해당 쌍에서의 해당 노드와 상기 수정 회로(306)의 상기 제 1 입력단 사이에 각각 연결되어 있는 다수개의 스위치들로 이루어지는 어레이, 및
    상기 레지스터(302)와, 상기 레지스터(302)에 저장된 상기 출력 신호에 따라 상기 스위치들을 선택적으로 제어하는 상기 어레이 사이에 연결되어 있는 제어 논리 회로(804)
    를 포함하는 것을 특징으로 하는, 신호 처리 시스템.
  6. 제 5항에 있어서,
    상기 수정 회로(1010)는 추가적인 정정 신호(1008)를 수신하기 위하여 추가적인 입력단을 구비하고;
    상기 제 2 수단(118)은 다수개의 추가적인 스위치들로 이루어진 추가적인 어레이를 포함하는데, 상기 어레이의 스위치들 각각은 상호 연결된 저항들로 이루어진 해당 쌍에서의 해당 노드와 상기 수정 회로의 상기 추가적인 입력단 사이에 연결되어 있으며;
    상기 제어 논리 회로(804)는 상기 레지스터(302)에 저장된 상기 출력 신호의 제어 하에서 상기 추가적인 스위치들을 선택적으로 제어하기 위하여, 상기 레지스터(302)와 상기 추가적인 어레이 사이에 연결되어 있는 것을 특징으로 하는, 신호 처리 시스템.
  7. 제 1항에 있어서,
    상기 제 3 수단(120)은 상기 시스템 출력단과 상기 ADC 출력단 사이에 있는 상기 신호 처리 경로(106)에 연결되어 있는 것을 특징으로 하는, 신호 처리 시스템.
  8. 제 5항에 있어서, 상기 아날로그 디지털 변환기 수단(110)은 직렬연결된 구성(cascaded configuration)을 갖고,
    상기 구성은,
    아날로그 출력 신호를 공급하는 아날로그 출력단과, 디지털 출력 신호를 공급하는 디지털 출력단과, 저항 사닥다리를 구비하는 상기 레지스터(302)에 디지털 워드를 나타내는 아날로그 잔류 신호를 그 출력(1302)에 제공하는 플래쉬 형태의 FADC 변환기를 구비하는 제 1 스테이지와,
    제 2 FADC 변환기를 구비하는 제 2 스테이지
    를 포함하며,
    상기 구성은,
    상기 아날로그 입력 신호로부터 상기 아날로그 잔류 신호를 감산하는 감산기(1208)
    를 더 포함하며,
    감산된 결과의 아날로그 신호가 상기 제 2 스테이지에 제공되는 것을 특징으로 하는, 신호 처리 시스템.
  9. 신호 처리 방법으로서,
    입력단에서 아날로그 입력 신호를 수신하는 단계와;
    상기 아날로그 입력 신호를 처리하는 단계와;
    상기 처리된 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계를 포함하며,
    상기 입력단에서의 상기 아날로그 입력 신호의 레벨을 일시적으로 고정하는 단계를 더 포함하는 신호 처리 방법에 있어서,
    상기 고정된 레벨과 관련된 상기 디지털 출력 신호를 저장하는 단계와;
    상기 레벨을 해제(release)하는 단계와;
    상기 레벨을 해제한 이후에 상기 저장된 출력 신호의 제어 하에서 신호 처리를 수행하는 단계
    를 더 포함하는 것을 특징으로 하는, 신호 처리 방법.
  10. 제 9항에 있어서,
    상기 신호 처리를 수행하는 단계는,
    상기 저장된 디지털 출력 신호에 기초하여 아날로그 정정 신호를 생성하는 단계와;
    상기 정정 신호의 제어 하에서 상기 아날로그 입력 신호의 처리를 수정하는 단계
    를 포함하는 것을 특징으로 하는, 신호 처리 방법.
  11. 제 10항에 있어서,
    상기 레벨이 고정될 때 제 1 계수(factor)만큼 상기 처리된 아날로그 입력 신호를 증폭하는 단계와;
    상기 레벨을 해제하였을 때, 상기 제 1 계수와는 다른 제 2 계수만큼 상기 처리된 아날로그 신호를 증폭하는 단계
    를 포함하는 것을 특징으로 하는, 신호 처리 방법.
  12. 제 11항에 있어서,
    상기 변환하는 단계는 저항 사닥다리를 구비하는 플래쉬-ADC를 사용하는 것을 포함하며;
    상기 생성하는 단계는 상기 저장된 디지털 출력 신호의 제어 하에서 상기 저항 사닥다리에서 선택적으로 탭핑(tapping)하는 것
    을 포함하는 것을 특징으로 하는, 신호 처리 방법.
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