JPH02132920A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のＡＤ変
換回路に関するものである． 〔発明の概要〕 本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のＡＤ変換器において、下位の数値化変換レベルの幅を
拡張することによって上位変換コードの補正が行われる
ようにすると共に、下位コンパレータのエンコーダから
上位変換コードのＬＳＢを出力することによって上位コ
ンパレータのエンコーダ及び修正回路の簡易化をはかる
ようにしたものである。 〔従来の技術〕 アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが、一般的には、ア
ナログ信号の振幅を変換ビット数と等しくなるように量
子化し、量子化された信号を複数個のコンパレータに入
力してデジタルコードに変換するフラッシュタイプ（並
列型）のＡＤ変換回路が多用されている． このような並列型のＡＤ変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビッ
トの変換コードを得るために２５５個の比較器が必要に
なる．そのため、高分解箋のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される． そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
値化し、ＭＳＢを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−ａ
）ビットの変換コードを得るようにしたＡＤ変換回路が
提案されている． 第９図はかかる新直並列型のＡＤ変換回路（以下、単に
直並列型のＡＤ変換回路という）の概要を示すブロック
図であって、アナログ信号を４ビットのデジタルコード
に変換する回路構成を示している。 コノ図で、Ｒｌ”Ｒｌ６は基準電位ＶＲＴ−ＶＲ８（０
〜２Ｖ）の端子に直列に接続されている基準抵抗、ＣＵ
Ｉ〜ＣＵ３は一方の入力端子に変換すべきアナログ信号
Ｖｉｎが供給され、他方の入力端子に前記基準抵抗Ｒｌ
””Ｒｌ６で分圧された粗い量子化レベルの基準電圧（
ＶＩ．Ｖ２．Ｖ３）が入力されてぃる上位コンパレータ
、ＣＤＩ〜ＣＤ３は同じくアナログ信号Ｖｉｎが一方の
入力端子に供給され，他方の入力端子には前記基準抵抗
Ｒｌ”Ｒｌ６で細かく分圧された基準電圧がスイッチＳ
ｌ”’Ｓｌ２を介して供給されている下位コンパレータ
である．又、一点ｊ０線で囲ったＥｌの部分は上記コン
パレータＣＵＩ〜Ｃυ３から出力される２値信号をエン
コードして、例えば、２ビットのバイナリコード（又は
２の補数コード）に変換する第１つエンコーダ、Ｅ２は
同じく下位コンバレータＣＤＩ”’ＣＤ２から出力され
る２値信号を２ビットのパイナリコードに変換する第２
のエンコーダである．第１のエンコーダＥ１には相補出
力アンプＣＡＩ−ＣＡ３及びアンドゲートＡ１〜Ａ４及
びＲＯＭ回路が設けられており、アンドゲー｝Ａｔから
“ｌ”レベルの信号が出力されたときは前記スイッチｓ
．−ｓ３をオンに制御し、アンドゲー｝Ａ２から“ｌ”
レベルの信号が出力されるとスイッチ５４〜Ｓ６がオン
となり、以下、同様にアンドゲー｝Ａ３．及びＡ４の出
力によってスイッチＳ７〜Ｓ９及びＳＩＯ”Ｓｌ２がオ
ンとなるようにコントロールされる． このような直並列型のＡＤ変換回路は、例えば第１０図
に示すように、アナログ信号Ｖｉｎはサンプリングパル
スＰＳの立上がり点でサンプリングされ、そのサンプリ
ング電圧ＶＳが供給されると、第１のエンコーダＥ１が
クロック信号ＣＬＫの立下がり時点Ｔ　Ｈ　（τＡ遅れ
た点）で動作して、上位コンパレータＣＵＩ〜ＣＵ３の
２値信号出カを上位２ビットのコード信号ＤＩ，Ｄ２に
変換して出方し，同じサンプリング電圧ｖｓの値をクロ
ック信号ＣＬＫの立上がり時点Ｔｃ（τＢ遅れた点）で
動作する第２のエンコーダＥ２によって下位のコード信
号Ｄ　３　，Ｄ　４に変換するように駆動される．すな
わち、まず、基準電圧ＶＲＴ〜ＶＩＩＢを分圧した基準
電圧Ｖｌ　，Ｖ　２　＊　Ｖ　３　とサンプリング電圧
ＶＳが、上位コンパレータＣＵＩ〜Ｃυ３によって比較
され、例えばＶ３　＜Ｖｓ　＜Ｖ２であれば、上位コン
パレータＣυ３の出力が高電位（Ｈ）となり、ＣＵＩ　
．　ＣＵ２は低電位（Ｌ）　Ｌ／ベルになる．すると、
アンドゲー｝Ａ３の出力のみが“ｌ”となり、他のアン
ドゲー｝ＡＩ．Ａ２１Ａ４は“０”値を示す． その結果、第１のエンコーダＥ１から上位２ビットの変
換コードとして〔Ｏｌ〕が出力される．次に、この上位
２ビットの変換コードをラッチした状態でアンドゲー｝
Ａ３からコントロール信号が出力され、スイッチ８７〜
Ｓ９をオンにする． すると、Ｖ３　＜ＶＳ　＜Ｖ２のレベルにあるサンプリ
ングされたアナログ信号が、さらに、抵抗Ｒ９〜Ｒｌ２
によって分圧された基準信号Ｖ２３−１　．Ｖ２３−２
　．　Ｖ２３−３と下位コンノぐレータＣＯＩ〜ＣＤ３
にヨッテ比較され、例えば、Ｖ２：ｌ−１＞ＶＳ　＞Ｖ
２３−２であるときは第２のエンコーダＥ２から下位２
ビットの変換コード１０が出力される． その結果，第１及び第２のエンコーダＥｌ，Ｅ２からア
ナログ信号ＶＳの４ビット変換コード（０　１　１　０
）が出力されることになる。 〔発明が解決しようとする問題点〕 この直並列型ＡＤ変換回路は、変換コードを上位，及び
下位の２ビットに分けて出力するため、４ビットのＡＤ
変換を行う際に必要とされるコンパレータの数を６個に
低減することができ、例えば８ビットのＡＤ変換を行う
際は、並列型のＡＤ変換器では２５５個のコンパレータ
が必要であるが、この方式の場合は上位及び下位をそれ
ぞれ４ビットにすることにより（２４−１）Ｘ２＝３０
個ですむという利点がある． しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する．アナログ信号を早い周期でサ
ンプリングしたときは、一般的に、第１１図（ａ）．（
ｂ）に示すようにサンプリング回路の応答性によってサ
ンプリング時点ｔｏからただちに一定のサンプリング電
圧ＶＳが得られることはなく、初期の段階ではオーバー
シュートが発生したり、セトリングタイムが長くなる場
合が生じる．又，ＡＤ変換回路を駆動するクロック信号
の影響（キックパック）もサンプリング電圧ＶＳの変動
を引き起す．すると、上位変換コードを出力する時点Ｔ
Ｈと、下位変換コードを出力する時点Ｔしのサンプリン
グ電圧が異なることになる． この場合、前述した４ビットのＡＤ変換回路で説明した
ように、アナログ信号ＶＳが上位２ビットの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧Ｖｌ，Ｖ２，Ｖ３のレベルにき
わめて近い場合は問題がある． 例えば、アナログ信号の変換コードの真値が（０　１　
１　１）の場合は、上位の変換時点ＴＨでｌ　ＬＳＨの
誤差が生じると、上位２ビットが〔１０〕になり、この
〔１０〕の変換コードによって下位のコンパレータが選
択されることにより（１０００）に変化することになる
． したがって、前記したようにサンプリング回路のセトリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビットの変換コードが
〔Ｏｌ〕から（１０）に変化し易くなり、一般的に上位
の量子化レベル近傍の変換リニアリティが悪いという問
題点がある．〔問題点を解決するための手段〕 本発明は、かかる問題点を解消することを目的としてな
されたもので、マトリックス状に配列されているスイッ
チングブロックと，このスイッチングブロックの行方向
に配置されている上位コンパレータによってアナログ信
号を、まず、上位の変換ビットによって数値化し、次に
、前記マトリックス状に配列されたスイッチングブロッ
クと，このスイッチングブロックの列方向に配置されて
いる下位コンパレータによって下位の変換ビットに数値
化するような直並列型のＡＤ変換回路を構成し、下位の
変換コードに冗長コードを加え、上位の変換コード外の
下位の変換コードが得られたときは、上位の変換コード
のデータを強制的に修正するような構成とすると共に、
下位コンパレータから上位変換コードのＬＳＢが得られ
るように構成したものである． 〔作用〕 下位コンパレータから冗長ビットを検出することができ
るようにしているので、下位コンパレータから上位変換
コードのＬＳＢが得ることができる． そのため、上位変換コードを出力する上位のエンコーダ
及び修正回路の回路構成が簡易化されることになる． 〔実施例〕 第１図は本発明の基礎となる冗長ビットを付加した直並
列型のＡＤ変換回路の一実施例を示す回路図であって、
アナログ信号Ｗｉｎを４ビットのデジタルコードに変換
する回路構成を示している．この図で、１１〜１７．２
１〜２７．３１〜３７，及び４１〜４７はマトリックス
状に構成されているスイッチングブロックを示しており
、この実施例では各スイッチングブロックは４行−７列
のマトリックス回路１０とされている．各スイッチング
ブロックには差動型のアンプ構成とされているトランジ
スタＱＩ．Ｑ２　及びＱ３　ｌｔ備えており、一部分を
除くと一方のトランジスタＱｌ側には基準電圧ＶＲＴ−
ｖｔｔｏを基準抵抗Ｒｌ〜Ｒｌ６で分圧した基準電圧が
供給され、他方のトランジスタＱ２側にはデジタルコー
ドに変換すべきアナログ信号Ｖｉｎがそれぞれ供給され
ている．そして、共通エミッタは後述するコントロール
信号によってスイッチングされるトランジスタＱ３を介
して、それぞれ電流源Ｉに共通して接続される． 又、トランジスタＱ＋．Ｑ２のコレクタには抵抗ｒを介
して電源ＶＤＤが供給され、その出力端子は７個の下位
コンパレータ５ｌ〜５７の比較器ＣＤＩ〜ＣＤ７にそれ
ぞれ入力され、下位コンパレータ５１〜５７の初段アン
プを兼用している． 各スイッチングブロック内のトランジスタＱ　＋　＋Ｑ
２は、それぞれのペースエミッタ間電圧ＶＢＦのバラツ
キがきわめて小さくなるように、ＩＣ基板上でそのベー
ス領域が他のトランジスタ素子より広くなるように設定
され、ＶＢＥのバラツキが少なくとも変換ビットのＬＳ
Ｂの量子化レベル幅よりも、さらに小さくなるように設
定されている．そのため、このマトリックス状に配置さ
れたスイッチングブロックの領域は、ＩＣ化に際しても
っとも大きな領域を占めることになる．斜線をひいたス
イッチングブロック１１１２，１６，１７，２１，２２
，２６，２７，３１　，３２，３６，３７，４１，４２
，４６．４７は２ビットの下位変換コードに対して、さ
らに２ビットの冗長ビットを出力するものであり、特に
この中で、１１，１２，４６．４７（ダミーのスイッチ
ングブロック）はコントロール信号によって能動化され
たときに、常に、一定の２値信号“Ｈ”又は“Ｌ”が出
力されるように固定した入力信号が与えられている． 又，特に、スイッチングブロックの第２行と第４行のト
ランジスタＱ＋，Ｑ２のコレクタは、スイッチングブロ
ックの第１行，第２行のトランジスタＱ　＋　．　Ｑ　
２のコレクタ出力と反対方向のラインに接続され、基準
電位ＶＲＴ　−　ｖＢｔが印加される直列基準抵抗Ｒｌ
””Ｒｌ６のラインが折り返しで作れるように工夫され
ている． ６１，６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器Ｃ　０１　”　Ｃ　１１３　＋相補型の出
力アンプＣＡ，及びアンドゲー｝　ＡＵ＋〜Ａυ４を備
えている． 上位コンパレータ６ｌ〜６３の各比較器Ｃｕの一方の入
力にはアナログ信号Ｖｉｎが供給され、他方の入力には
前述したように基準電位ＶＲＴ−ＶＲ８を粗い量子化で
分圧した基準電圧Ｖ　）　，　Ｖ　２　，　Ｖ　３が供
給される．そして、上位コンパレータ６１，６２　．６
３の各比較器ＣＵの出力は、サンプリングされたアナロ
グ信号のレベルに対応して“Ｈ”又は“Ｌ”レベルとな
り、各アンドゲー｝ＡＵ（７）いずれか１個のみが“ｌ
”レベルを出力するように構成されている． 各アンドゲー｝Ａυの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコ一ドに変換され
、後述する選択ゲート９３において、上位の２ビットの
コードＤＩ，Ｄ２に修正が加えられる． 下位コンパレータ５ｌ〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３，５４
．５５は上位コンパレータによって選択された量子化レ
ベル内をさらに細かく数値化して下位の２ビットのコー
ドＤ　３　，Ｄ　４を第２のエンコーダ７０を介して出
力する． しかし、このＡＤ変換回路では、この下位コンパレータ
の左右に２ビットの冗長コードを生じるコンパレータ５
１，５２及び５６　．５７が設けられ、上位コンパレー
タの変換範囲外のアナログ信号Ｖｉ．に対してもコード
変換動作が行われるようになされている． 以下，ト記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する． 例えば，サンプリングされたアナログ信号のサンプリン
グ電圧ＶＳがＶＲＢ＜ＶＳ　＜Ｖ３であれば、上位コン
パレータ６１，６２．６３の比較器ＣＵの出力がすべて
“Ｌ”となり、そのアンドゲ−｝Ａυは上から（０　０
　０　１）の２値信号を出力する。そして，この信号（
０　０　０　１）が第１のエンコーダ８０に入力される
と、ワイヤードオア回路によって最初の２列のラインＣ
Ｉ）には（００），次の２列のライン（ＩＩ）も〔００
〕、次の２列のライン（ＩＩＩ）には〔０１〕が出力さ
れる． 又、サンプリング電圧ＶＳがＶ３　＜ＶＳ　＜Ｖ２のと
きは同様に上位コンパレータのアンドゲートＡｕ＋　＋
　ＡＵ２　．　ＡＵ３　，　ＡＵ４から（ｏ　ｏ　ｉ　
ｏ）とナル信号が出力され、これが第１のエンコーダ８
０に入力されるとライン（Ｉ）から（００），ライン（
ｎ）からは（０１），ラインＣＩ［［］からは〔１０〕
が出力されるように構成されている．以下、Ｖ２　＜Ｖ
ｓ　＜Ｖ１　，Ｖ＋　＜ＶＳ　＜ＶＲＴ（７）場合を含
めて第１のエンコーダ８０の入力と出力の関係を第２図
に示す． そして，各アンドゲー｝Ａυ（＋　．２　．３　．４）
の中で２値出力信号がＨとなっているコントロールライ
ン（Ｘｌ．Ｘ２，Ｘ３，Ｘ４）に接続されている各スイ
ッチングブロックのトランジスタＱ３がオンに制御され
、さらに量子化レベルの細かな数値化が実行される． 例えば、アンドゲー｝ＡＬＩ３のみが“Ｈ″レベルにな
るとスイー，チングブロック３１〜３７のトランジスタ
Ｑ３がオンとなり、基準抵抗Ｒ７〜Ｒｌ３で分圧された
基準電圧とサンプリング電圧Ｖｓがスイッチングブロッ
ク３１〜３７で差動的に増幅され、下位のコンパレータ
５１〜５７によって比較されることになる。同様に、ア
ンドゲー｝Ａυ２がＨレベルのときはスイッチングブロ
ック２１〜２７が渣動化される． このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧ＶＳ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアンドゲートＡｏ＋〜ＡＤ８から第
３図に示すように２値信号が出力され、この２ｖｉ信号
がエンコードされることにより，下位コードライン（Ｉ
Ｖ）からは下位２ビットの変換コードＤ　３　，Ｄ　４
が出力される．又、同時に修正ラインＶ，Ｗ，■の出力
レベルも第３図に示すように変化する． そして、以下■，■，■で示すように、この修正ライン
Ｖ，Ｖｌ，■のいずれかに１レベルの信号が出力された
ときに、前記第１のエンコーダ８０のラインＩ，ｎ，ｍ
からの上位２ビットのコードＤ，，Ｄ２がオアゲートＯ
ＲＩ，ＯＲ２　を介して選択的に出力されることになる
． ■　修正ラインＶＩ（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビットの変換コードＤ３，Ｄ４が
上位の変換コードに対応して

〔００〕（０１）（１０）
（１１）となるときは、禁止ゲート９２を構成するアン
ドゲートＡ＋．Ａｚの出力が０になるため、選択ゲート
９３内にあるアンドゲー｝Ａｌ．Ａ３，Ａ４．Ａ６の出
力はＯになり、第１のエンコーダ８０から出力されるラ
イン〔■〕の上位ＤＩ，０２のコードが選択ゲート９３
のアンドゲー｝Ａ２，Ａｓ及びオアゲートＯＲ，，ＯＲ
２を介して、そのまま出力される． この■のケースは、上位２ビットの変換コードを出力す
るアナログ信号のレベルが下位２ビットの変換コードを
出力するときのアナログ信号と変化していない場合を示
しており修正が行われない． ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアンドゲー｝Ａ
＋の出力が１となり、選択ゲート９３のアンドゲー｝Ａ
Ｉ．Ａ４が開く．その結果、このアンドゲートＡｌ，Ａ
４に入力されているラインＩの上位２ビットのコードＤ
　Ｉ　＋　Ｄ　２がオアゲートＯＲ＋，ＯＲ２　を介し
て出力される．この■のケースは、上位２ビッ｝ＤＩ．
Ｄ２　を数値化したときのアナログ信号のレベルが、下
位２ビッ｝Ｄ３．Ｄ４を数値化したときのアナログ信号
より高い場合に修正を行うものであり、例えば、第４図
で示すようにアナログ信号のサンプリング値Ｖｓの真値
がＶ＾であるときに、上位２ビットの変換コードが誤っ
て〔１０〕を出力し、下位コンパレータが正しい下位２
ビットの変換コード〔ｌ１〕を出力した時に、上位２ビ
ットの変換コード〔ｌＯ〕から１を引いて（Ｏ　ｌ）に
修正して、正しいコード出力（０　１　１　１）を得る
ものである．すなわち、この場合はコントロールライン
が間違ってスイッチングブロックのラインを選択したこ
とになるが、冗長ビットを検出する右側の下位コンパレ
ータ５７が〔ｌ１〕を出力するために、上位２ビットの
変換コードが修正されることになる． ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアンドゲー｝Ａ
２の出力が１となり、選択ゲート９３のアンドゲー｝Ａ
３，Ａ６が開かれる．その結果、このアンドゲー｝Ａ３
．Ａ６に入力されているライン■の上位２ビットのコー
ドＤＩ，Ｄ２がオアゲー｝ＯＲ＋，ＯＲ２を介して出力
され、上位２ビットのコードに＋１を加えることになる
．すなわち、この■のケースは，上位２ビットＤＩ，Ｄ
２　を数値化したときのアナログ信号のサンブルレベル
がそのときの量子化レベル範囲より低かった場合に修正
を加えるものであって、例えば、アナログ信号の真値が
第４図の■６点にあるときに、上位２ビットが

〔００〕
となったとき、下位２ビットの数値化が

〔００〕を出力
すると、上位２ビット（０　０）に＋１を加えて〔０１
〕とし、正しいアナログ信号のサンプル電圧ｖｅに対応
する（０　１　０　０）を出力するようにしたものであ
る． このＡＤ変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは（
第４図の斜線で示す領域）、修正ラインＶ，又は■にＨ
レベルの信号が出力され、上位変換コードの修正を行う
ので、高速のサンプリングによってサンプリング回路の
七トリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる．なお、スイッチ
ングブロックの第２行，及び第４行では回路構成の制約
から基準電圧の印加力向が第１行，及び第３行と逆にな
っている．そのため、この第２行，及び第４行がコント
ロール信号によって選択されたときは、インバータ１０
０から“ｌ”レベルの信号が反転ゲー｝９１　，及びｅ
ｘ−ＯＲ　（１　．　２）に供給され、修正ラインＶ，
及び■の信号を反転すると共に、下位２ビットの変換コ
ードＤ　３　，Ｄ　４のコードを反転するようにしてい
る点に注意が必要である． 第５図（ａ）は本出願人が先に提案した第１図のＡＤ変
換回路をさらに変形したー実施例を示す回路図で、第１
図と同一部分は同一符号とされている． この第５図（ａ）の実施例の特徴は、第５図（ｂ）に示
すように基準電位ＶＲｒ　−　ＶＲＢ間を分圧している
基準抵抗（Ｒ＋〜Ｒｌ６）のラインの折り返し点をｌ／
２周期ずらすことによって構成されている． すなわち、この実施例では、基準抵抗のＲ２Ｒ３の接続
点Ａ，Ｒ６−Ｒ７の接続点”　ｒ　Ｒ　Ｉ　Ｏ−Ｒｌ＋
の接続点Ｃ．Ｒ１４−ＲＩ５の接続点Ｄが折り返し位置
となるように構成され、その結果、マトリックス回路が
５行に変換されている． そして、第１図において、同一の基準電圧が印加されて
いる９組のスイッチングブロックｌ５●２１，スイッチ
ングブロックｌ６●２２，スイッチングブロック１７−
２３，スイッチングブロック２５●３１，スイッチング
ブロック２６●３２，スイッチングブロック２７●３３
，スイッチングブロック３５・４１．スイッチングブロ
ック３６●４２，スイッチングブロック３７●４３を共
通化することにより、スイッチングブロックの数を９個
減少させるように構成され、全体的には５行−８列のマ
トリックス編成とされている．又、上位コンパレータ６
１，６２．６３の出力側には４個のＯＲ回路ＯＲＩ　〜
ＯＲ４が設けられ、上位変換コードが〔ｌ１〕となる量
子化レベル範囲では、上位のアンドゲー｝Ａｕ＋のみが
“１′レベルとなり、コントロールラインＸＩ，Ｘ２を
介してスイッチングブロックの第１行及び第２行が鋤動
化され、この場合、スイッチングブロック１３，１４，
１５．１６が下位変換コードを、スイッチングブロック
１１，１２，１７．１８は下位変換コードの上下にある
冗長ビットを検出するモードになる． 又、同様に上位変換コードが〔ｌＯ〕となる量子化レベ
ル範囲では、アンドゲー｝ＡＵ２の出力が″ｌ”となり
、コントロールラインＸ７，Ｘ３によってスイッチング
ブロックの第２行及び第３行が能動化され，スイッチン
グブロック２３　，　２４　，２５　．２６が下位変換
コードを、スイッチングブロック２１，２２，２７．２
８が下位変換コードの冗長ビットを検出することになる
． 以下、同様に上位変換コードが（ｏ　Ｂのときは、第３
行及び第４行が濠動化され、（０　０）のときは第４行
及び第５行が俺動化される．したがって、ス七動化され
たときに一定の出力信号を下位コンパレータに供給する
スイッチングブロック１１，１２，４６，４７．４８　
（ダミー●スイッチングブロー２ク）と、スイッチング
ブロック１３，１４．４５以外のスイー，チングブロッ
クは、下位変換コードの検出と、冗長ビットの検出の両
方を兼用していることになる。 又、ダミーのスイッチングブロック１ｌ１２，４６，４
７．４８は差動対のトランジスタを省略し、コントロー
ル信号によって直接下位コンパレータに“Ｈ”及び“Ｌ
”レベルの信号を供給するようにしているため、マトリ
ックス回路の配線をさらに簡易化している． さらに、第１図において示されている修正信号のライン
Ｖ，Ｖｌ，■は２系統（Ｒ）．（Ｌ）が設置されており
、後述するように、第２のエンコーダ９０からはコード
ライン■から下位変換コードＤ３，Ｄａが出力されると
同時に、上位変換コードによって選択されるスイッチン
グブロックの行によって、２種類の修正信号が６本の修
正ラインＶ　（Ｒ　−　Ｌ），ＶＩ　（Ｒ　−　Ｌ），
ＶＩＩ　（Ｒ　−　Ｌ）　ヨＩＪ出力され、修正信号選
択回路９４を介して選択ゲート９３に供給されるように
構成されている．以下、このＡＤ変換回路において、下
位変換コード及び冗長ビットが得られる動作を第６図（
ａ）．（ｂ）を参照して説明する。 第５図（ａ）で上位変換コードが〔１１〕又は〔０１〕
を出力するときは、アンドゲートＡＵＩ又はＡＵ３の出
力が“ｌ”となり、このときは、第６図（ａ）に示すよ
うに８個のスイッチングブロック１〜８が俺動化される
（以下、Ｒモードという）。 このＲモードでは、インバータ１００の人力（Ｈ）及び
出力（Ｌ）の信号によって、第５図（ａ）の出力ゲー｝
Ａｏ＋ｏの出力は常にＯレベルであって、無視すること
ができ、オア回路ＯＲ．，の出力が“ｌ”となることに
より、アンドゲートＡＤ２は第６図（ａ）に示すように
下位の比較器ＣＤ２の出力信号のみで変化する． 又、オア回路ＯＲＤ２はスルー回路になり、出力ゲート
Ａｏｏは下位の比較器ＣＤＩの反転゛取圧をそのまま出
力するアンドゲートＡｏｑとすることができる。 したがって、第７図に示すように入力アナログ信号が各
スイッチングブロック１〜８に供給されている基準電圧
より高い場合、すなわち、各下位の比較器ＣＤＩ”’Ｃ
Ｄ８の正相出力信号がＨとなるときは、アンドゲートＡ
ｏ＋のみが“ｌ”レベルとなり、第２のエンコーダ９０
からは下位変換コードＤ３・Ｄａ　＝　（０１）が出力
され、修正信号のライン■（Ｒ）から、＋１となる信号
が修正信号選択回路９４に供給される． そして、前述したように第１のエンコーダ８０のライン
ｍのコードが選択され、上位変換コードに＋１を加える
修正が行われる． アナログ信号のレベルが低下すると、第７図に示すよう
に、基準電圧の高い方のスイッチングブロックの出力か
らＬレベルに反転して行き、アンドゲートＡＤ１から出
力されていた信号“１″がＡｐ２，Ａｔ＋３・・・・・
・の順で移動する．その結果、下位変換コードＤ３●Ｄ
４は（０　１）（００）（１１）（１０）・・・・・・
と変化する．下位アンドゲートＡＤ３〜ＡＤ６の出力信
号が“１″となるときに得られる下位コード〔１ｌ〕（
１０）（０１）（１１）（００）は、上位変換コードの
量子化レベル範囲内に下位変換コードが得られた場合に
相当し、修正信号のライン■（Ｒ）から“ｌ”が得られ
ることによって、修正が行われない． しかし、アンドゲートＡ［ｌｌ　．　ＡＤ２が“１′と
なるときは修正ラインＶ　（Ｒ）から″ｌ”が出力され
、上位変換コードに１を加え、アンドゲートＡＤ７”Ａ
Ｄ９が“１”となるときは修正ラインの■（Ｒ）から“
ｌ”が出力され上位変換コードに−１を加えることにな
る． したがって、本発明のＡＤ変換回路は第１図のものに比
較して冗長ビットが下位側で１だけ増加したことになる
． 次に、上位のアンドゲートＡυ２又はＡＬＵに“１”レ
ベルの信号が出力されるＬモードの場合を第６図（ｂ）
を参照して説明する． このＬモードのときは、インバータ１００の入力（Ｌ）
及び出力（Ｈ）によって出力ゲー｝Ａｏｏの出力信号は
常に“０”であり省略される．又、オア回路ＯＲｏ＋は
スル−回路となり、才ア回路ＯＲＤ２の出力は常に１と
なるから、第５図（ａ）のアンドゲートＡｏｔは下位の
比較器ＣＤ７の出力に応じて変化する． さらに、出力ゲー｝Ａｏ＋ｏは下位の比較器ＣＯ８の逆
相出力をそのまま出力するアンドゲー｝Ａｏｑとするこ
とができる。 その結果、第６図（ｂ）に示すように、スイッチングブ
ロック１〜８が選択され、アナログ信号のレベルによっ
てスイッチングブロック１〜８が順次ＨレベルからＬレ
ベルに反転したときは、アンドゲー｝ＡＤＩ”ＡＤ９が
数字の順に“ｌ”レベルを出力することになる． そして、このアンドゲー｝　Ａｏ＋〜ＡＤ９の出力によ
って、第２のエンコーダ９０からは第７図に示すように
下位変換コードＤ３●Ｄ４が得られるように構成される
． 又、このＬモードのときは修正信号のラインＶ　（Ｌ）
，ＶＴ　（Ｌ），■（Ｌ）が修正信号選択回路９４によ
り選択され、Ｒモードの場合と同様に上位変換コードＤ
１●Ｄ２の修正を行うことになる．以上説明したように
、第５図（ａ）で示した本発明の実施例によると、上位
変換コードによって選択されるスイッチングブロックの
行は２行８列となり、この各スイッチングブロックに供
給する基準電圧の配線距離が均等に、かつ短縮すること
ができる． ところで、第５図（ａ）に示した回路では、上位コンパ
レータのエンコーダ８０のラインＩ，ｎ，ｍからは３組
の上位変換コードが出力され、選択ゲート９３で修正を
加えるようにしているため、修正回路がやや煩雑になっ
ている．第８図の実施例はこの点をさらに改良したもの
であって、第５図（ａ）の部分と同一部分は、同一記号
とされている． この第８図の実施例では、下位のエンコーダ９０に、上
位変換コードの下位１ビットＤ２の信号（ＬＳＢ）を出
力する上位ＬＳＢライン■が付加されている． そして、この上位ＬＳＢライン■から上位変換コードの
ビッ｝Ｄ２を出力するよう構成すると共に、上位コンパ
レータのエンコーダ８０のラインｒ，ｎ，ｍに上位変換
コードのビットＩ）＋（ＭＳＢ）のみが得られるように
し、選択ゲート９３に入力されるように構成している． 上位ＬＳＢライン■は、第５図（ａ）のアンドゲートＡ
ｏｓ〜ＡＤ８及び出力ゲー｝Ａｏ＋ｏの出力が“１”と
なるときに、上位変換コードのビットＤ２が“１″とな
るような下位エンコーダ９０が使用される． このような下位エンコーダ９０に変更すると、前述した
第６図（ａ）の（Ｒモード），及び第６図（ｂ）のＬモ
ードに示されているように、Ｒモード、つまり、上位変
換コードが（１１）又は（０　１）となるときは，この
上位変換コードの量子化レベル範囲の下位変換コードを
出力するアンドゲートＡＤ（３●４●５●６）の出力に
よって、上位ＬＳＢライン■から〔１〕が出力されるこ
とになり、Ｌモード、つまり、上位変換コードが〔１０
〕又は

〔００〕となるときは、この上位変換コードの量
子化レベル範囲の下位コードを出力するアンドゲートＡ
Ｄ（３・４・５・６）の出力によって、上位ＬＳＢライ
ン■から

〔０〕を出力することができるようになる． そして、Ｒモードで下位変換コードＤ３・Ｄ６がその上
位の量子化レベル範囲外のコードを出力するときは、前
述したように第５図（ａ）の場合と同様に上位変換コー
ドのビットＤｌが修正（＋１又は−１）されると同時に
、上位ＬＳＢライン■からは（０）が出力され、上位変
換コードのＬＳＢ　（Ｄ２）も修正される． なお、この場合、Ｌモードでは、上位ＬＳＢライン■の
信号が

〔０〕から（１）になり、同様に修正される． 本発明は上述したように上位変換コードを修正するスイ
ッチングブロックを利用して、木来はト位のエンコーダ
８０から出力される」二位変換コードのＬＳＢを下位の
エンコーダ９０から出力することができるようにされて
いるため、第５図（ａ）のものに比較して、上位エンコ
ーダ８０の結線を筒易化すると共に、選択ゲート９３の
論理回路数を低減させることができる． そのため、直並列型のＡＤ変換回路の回路構成をさらに
簡略することができる。 以上の実施例は、４ビットのＡＤ変換回路に対して、上
位２ビット，下位２ビットとし，下位変換コード数＋１
の冗長コードを得るように構成したが、一般にｎビット
であれば、上位ａビット，下位ｂビットに分け、ａ＋　
ｂ＝　ｎにすると共に、冗長ビッ｝ｃ＝ｂを付加し、下
位変換コードと冗長コードに１ビットの上位ＬＳＢを付
加するように下位エンコーダを構成すればよい．又．ａ
＋ｂ＝ｎ，ａ＜ｂ，ｃ＝ｂとなるように設定することも
できる． 〔発明の効果〕 以上説明したように、本発明のＡＤ変換回路は，アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のＡＤ変換回路において、スイッチングブロックをマ
トリックス状に配置し、この各スイッチングブロックに
印加される基準電圧を基準抵抗ラインの折り返し点を１
／２周期ずらして各基準抵抗の接続点から供給するよう
に構成し，かつ、同一基準電圧に接続されているスイッ
チングブロックを統合してマトリックス回路を簡易化す
ると共に、下位コンパレータの数を低減しているので、
基準電圧印加回路長を各スイッチングブロックに対して
等しくすることができると同時に、各スイッチングブロ
ックの数を低減させることができる． さらに、下位コンパレータのエンコーダから上位変換コ
ードのＬＳＢを出力できるように構成しているので、上
位変換コードを修正する回路構成を簡易化することがで
きるという効果がある，

【図面の簡単な説明】

第１図は本発明の基礎となるＡＤ変換回路の一実施例を
示す回路図、第２図，第３図は上位，及び下位の変換コ
ードを示すパターン図、第４図は徴子化レベルと変換コ
ードの関係を示す図、第５図（ａ），（ｂ）は本発明の
実施例を示す基本回路図とその説明図、第６図（ａ），
（ｂ）は本発１５１の直並列型ＡＤ変換回路の下位変換
回路の説明図、第７図は変換コードと修正信号のデータ
図、第８図は本発明の実施例となる回路図、第９図は従
来の直並列型ＡＤ変換回路のブロック図、第１０図はサ
ンプリングのタイミング波形図、第１１図（ａ）．（ｂ
）はサンプリング波形図である． 図中、１１−１７．２１〜２７．３１〜３７，４１〜４
７はスイッチングブロック、５１〜５７は下位コンパレ
ータ、６１〜６３は−ヒ位コンパレータ、８０は第１の
エンコーダ、９０は第２のエンコーダを示す．

Claims (1)

1. 【特許請求の範囲】 基準電位を直列接続したｎ個の抵抗によって分圧した各
   基準電圧と、被変換入力信号を比較し、かつ、上位変換
   出力信号によって行毎に能動化され、マトリックス状に
   配列されたスイッチングブロックと、前記スイッチング
   ブロックの行方向の特定の位置に印加されている基準電
   圧と、前記被変換入力信号を比較して上位ａビットの変
   換コードを得る上位コンパレータと、前記スイッチング
   ブロックの列方向の出力が共通して入力され、下位ｂビ
   ットの変換コードと、前記上位コンパレータの変換範囲
   外にある冗長ｃビットの変換コードを得る下位コンパレ
   ータを備え、 前記冗長ｃビットの変換コードが検出されたときの信号
   によって、前記上位（ａ−１）ビットの変換コードを修
   正するように構成すると共に、前記下位変換コードを得
   るエンコーダから前記上位ａビットの下位１ビット分を
   検出するように構成したことを特徴とするＡＤ変換回路
   。