CN115906735A - 基于模拟信号的多比特数存算一体电路、芯片及计算装置 - Google Patents

Abstract

本公开实施例公开了一种基于模拟信号的多比特数存算一体电路、芯片及计算装置，其中，该电路包括：第一预设数量个数据接收单元、第二预设数量个存算单元组、第二预设数量个模数转换器和移位累加器，数据接收单元接收多比特输入数据，根据多比特输入数据的类型，将多比特输入数据转换为对应的待计算信号并发送到对应的存算单元，经过存算单元组的计算，将累加结果信号发送到对应的模数转换器，模数转换器根据接收的累加结果信号生成数字信号，移位累加器对数字信号进行移位累加操作，得到多比特累加结果数据。本公开实施例扩展了存算一体电路的应用范围，无需对数模转换器进行特殊配置，即可实现对有符号数的计算，从而降低了电路结构的复杂性。

Description

基于模拟信号的多比特数存算一体电路、芯片及计算装置

技术领域

本公开涉及集成电路设计技术领域，尤其是一种基于模拟信号的多比特数存算一体电路、芯片及计算装置。

背景技术

基于模拟信号或模拟数字混合信号的存算一体处理架构，在中低精度的计算场景（例如中低精度的深度学习场景）中，实现乘累加（MAC，Multiply Accumulate）计算时具有较高的能效优势。这种架构通常包括数模转换器（DAC，Digital to Analog Converter）、存算阵列、模数转换器（ADC，Analog to Digital Converter）等电路模块。

现有的模拟存算一体乘累加计算架构，主要包括针对存算单元阵列中存储的单比特权重数据、输入的单比特输入数据，以及有符号多比特权重数据、无符号多比特输入数据两种。

例如，无符号输入数据和有符号权重数据，在算单元阵列中实现模拟信号域的乘加运算，然后模拟运算结果被带有符号处理功能的ADC转换成数字信号，从而完成有符号运算结果的量化。

发明内容

本公开的实施例提供了一种基于模拟信号的多比特数存算一体电路，该电路包括：第一预设数量个数据接收单元、第二预设数量个存算单元组、第二预设数量个模数转换器和移位累加器；对于第一预设数量个数据接收单元中的每个数据接收单元，该数据接收单元对应于预设方向排列的第二预设数量个存算单元，该数据接收单元用于接收多比特输入数据，根据多比特输入数据的类型，将多比特输入数据转换为类型对应的待计算信号，并将待计算信号发送到对应的存算单元；对于第二预设数量个存算单元组中的每个存算单元组，该存算单元组用于对输入的第一预设数量个待计算信号和存储的第一预设数量个单比特数据进行计算，通过该存算单元组的信号输出端发送累加结果信号到对应的模数转换器；第二预设数量个模数转换器中的每个模数转换器用于接收输入的累加结果信号，并根据接收的累加结果信号生成数字信号，以及将得到的数字信号发送至移位累加器；移位累加器用于对接收的第二预设数量个数字信号进行移位累加操作，得到多比特累加结果数据。

在一些实施例中，对于第一预设数量个数据接收单元中的每个数据接收单元，输入该数据接收单元的多比特输入数据为有符号多比特输入数据，该数据接收单元对应的第二预设数量个存算单元用于存储有符号多比特数据，该数据接收单元包括数模转换器和波形控制器；数模转换器用于将输入的有符号多比特输入数据的数值位数据转换为模拟信号；波形控制器用于根据输入的有符号多比特输入数据的符号位和模拟信号，生成用于与存储的有符号多比特数据的符号位进行计算的第一待计算信号和用于与有符号多比特数据的数值位进行计算的第二待计算信号；第二预设数量个存算单元组中的第一存算单元组用于对有符号多比特数据的符号位与输入的第一待计算信号进行计算，得到有符号多比特数据的符号位对应的第一累加结果信号；第二预设数量个存算单元组中的第二存算单元组用于对有符号多比特数据的数值位与输入的第二待计算信号进行计算，得到有符号多比特数据的数值位对应的第二累加结果信号。

在一些实施例中，波形控制器进一步用于：在当前的计算周期内的复位相阶段，将第一待计算信号、第二待计算信号和各个累加结果信号设置为预设的参考电平；在当前的计算周期内的计算相阶段，若输入的有符号多比特输入数据为正，将第一待计算信号由参考电平降低目标幅度，并将第二待计算信号由参考电平提高目标幅度；若输入的有符号多比特输入数据为负，将第一待计算信号由参考电平提高目标幅度，并将第二待计算信号由参考电平降低目标幅度。

在一些实施例中，第二预设数量个模数转换器中的每个模数转换器包括参考电平输入端；第二预设数量个模数转换器中的每个模数转换器进一步用于：根据输入的累加结果信号和参考电平的差值，生成表示差值的数字信号。

在一些实施例中，第二预设数量个存算单元组中的每个存算单元组包括：第一预设数量个存算单元和信号输出端，其中，第一预设数量个存算单元中的每个存算单元包括信号输入端、存储子单元、计算子单元和加法电容；对于第一预设数量个存算单元中的每个存算单元，该存算单元包括的存储子单元用于存储单比特数据，该存算单元包括的信号输入端用于接收待计算信号，该存算单元包括的计算子单元用于对单比特数据和待计算信号进行计算，并将计算结果信号输入对应的加法电容；第一预设数量个存算单元分别包括的加法电容用于对各个计算子单元分别输出的计算结果信号进行累加，并将累加结果信号经过信号输出端输出。

在一些实施例中，计算子单元包括乘法器，乘法器用于对计算子单元对应的存储子单元中的单比特数据和输入计算子单元的待计算信号进行乘法计算，输出计算结果信号。

在一些实施例中，乘法器包括第一开关和第二开关，第一开关用于在乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，第二开关用于在乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。

在一些实施例中，对于第二预设数量个存算单元组中的每个存算单元组，该存算单元组中的每个存算单元包括的加法电容的容值相同。

根据本公开实施例的另一个方面，提供了一种芯片，该芯片包括上述基于模拟信号的多比特数存算一体电路。

根据本公开实施例的另一个方面，提供了一种计算装置，该计算装置包括上述芯片。

本公开上述实施例提供的基于模拟信号的多比特数存算一体电路、芯片及计算装置，在电路中设置第一预设数量个数据接收单元、第二预设数量个存算单元组、第二预设数量个模数转换器和移位累加器，每个数据接收单元对应于预设方向排列的第二预设数量个存算单元，数据接收单元接收多比特输入数据，根据多比特输入数据的类型，将多比特输入数据转换为类型对应的待计算信号，并将待计算信号发送到对应的存算单元，每个存算单元组用于对输入的待计算信号和存储的单比特数据进行计算，发送累加结果信号到对应的模数转换器，模数转换器接收累加结果信号，并根据接收的累加结果信号生成数字信号，以及将得到的数字信号发送至移位累加器，移位累加器对接收的第二预设数量个数字信号进行移位累加操作，得到多比特累加结果数据。本公开实施例通过设置第一预设数量个数据接收单元，实现了根据多比特输入数据的类型（例如无符号数或有符号数），对多比特输入数据进行不同方式地数模转换，各个存算单元分别针对相应类型的待计算信号进行计算，最终可以对无符号多比特数据或有符号多比特数据进行计算，扩展了基于模拟信号的存算一体电路的应用范围，有助于实现利用该存算一体电路部署深度学习算法的灵活性，并提高算法精度。并且，本公开实施例无需对数模转换器进行特殊配置，即可实现对有符号数的计算，从而降低了电路结构的复杂性。

下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。

附图说明

通过结合附图对本公开实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤；

图1是本公开一示例性实施例提供的基于模拟信号的多比特数存算一体电路的结构示意图；

图2是本公开一示例性实施例提供的基于模拟信号的多比特数存算一体电路的另一结构示意图；

图3是本公开一示例性实施例提供的一个计算周期内第一待计算信号、第二待计算信号和累加结果信号的波形示意图。

具体实施方式

下面，将参考附图详细地描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。

应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

本领域技术人员可以理解，本公开实施例中的“第一”、“第二”等术语仅用于区别不同步骤、设备或模块等，既不代表任何特定技术含义，也不表示它们之间的必然逻辑顺序。

还应理解，在本公开实施例中，“多个”可以指两个或两个以上，“至少一个”可以指一个、两个或两个以上。

还应理解，对于本公开实施例中提及的任一部件、数据或结构，在没有明确限定或者在前后文给出相反启示的情况下，一般可以理解为一个或多个。

另外，本公开中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本公开中字符“/”，一般表示前后关联对象是一种“或”的关系。

还应理解，本公开对各个实施例的描述着重强调各个实施例之间的不同之处，其相同或相似之处可以相互参考，为了简洁，不再一一赘述。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

申请概述

现有的模拟存算一体乘累加方案存在以下缺点：

1、单比特的运算在复杂任务中存在较大精度损失。

2、有符号的多比特数据乘累加实现方案，只针对存储的权重数据的符号，尚无针对有符号输入数据的实现方案。

3、有符号运算结果的量化使用带符号处理的ADC进行，这样加重了ADC的设计复杂度，同时ADC需要处理较大的模拟信号摆幅，带来失真等问题。

为了降低算法部署时的精度损失，实现多比特而非单比特的计算架构非常重要，同时有符号运算的实现将进一步提升硬件的易用性。因此，本公开实施例提出了一种基于模拟信号的多比特数存算一体电路，可以针对有符号权重数据和有符号输入数据进行乘累加计算，且无需ADC对有符号运算结果进行特殊处理，具有较高的计算精度，便于高效地设置硬件电路结构，有助于扩展模拟信号乘累加运算的应用场景，提高运算效率。

示例性结构

图1是本公开一示例性实施例提供的基于模拟信号的多比特数存算一体电路的结构示意图。该电路包含的各个组成部分可以集成到一个芯片中，也可以设置到不同的芯片或电路板中，这些芯片或电路板之间建立数据通信的链路。

如图1所示，该电路包括：第二预设数量个存算单元组101、第一预设数量个数据接收单元102、第二预设数量个模数转换器103和移位累加器104。

其中，第二预设数量个存算单元组101组成存算单元阵列。如图1所示，存算单元阵列中的每列包括的K+1个存算单元构成一个存算单元组。

第二预设数量对应存算单元阵列中存储的多比特数据（例如神经网络运算场景下的权重数据）的位数。如图1所示，存算单元阵列中的每行包括S+1个存算单元，分别存储了多比特数据W[S:0]中的一个比特位。即，图1所示的存算单元阵列的列数S+1即第二预设数量。

第一预设数量对应存算单元阵列中存储的多比特数据的个数，同时表示输入的多比特输入数据的个数。如图1所示，存算阵列的行数K+1即第一预设数量，多比特输入数据包括IN₀[S:0]- IN_K[S:0]共K+1个数据，存算单元阵列中存储的多比特数据包括W₀[S:0]- W_K[S:0]共K+1个数据。

在本实施例中，对于第一预设数量个数据接收单元102中的每个数据接收单元，该数据接收单元对应于预设方向排列的第二预设数量个存算单元，该数据接收单元用于接收多比特输入数据，根据多比特输入数据的类型，将多比特输入数据转换为类型对应的待计算信号，并将待计算信号发送到对应的存算单元。

上述待计算信号为模拟信号。如图1所示，预设方向即横向，存算单元阵列的每行对应一个数据接收单元，数据接收单元可以根据接收的多比特输入数据的类型进行不同方式的数模转换，得到相应的待计算信号。多比特输入数据的类型是指多比特输入数据为有符号数或无符号数据。可选的，当多比特输入数据为无符号数时，可以对多比特输入数据的所有比特位（例如IN₀[S:0]）进行数模转换，得到的模拟信号即待计算信号。

可选的，当多比特输入数据为有符号数时，可以对有符号的多比特输入数据的数值位（例如IN₀[S-1:0]）进行数模转换，再根据多比特输入数据的符号位（例如IN₀[S]），输出表示符号位的第一待计算信号和表示数值位的第二待计算信号。具体的实现方式可以参考下述可选实施例，这里不再赘述。

在本实施例中，对于第二预设数量个存算单元组101中的每个存算单元组，该存算单元组用于对输入的第一预设数量个待计算信号和存储的第一预设数量个单比特数据进行计算，通过该存算单元组的信号输出端发送累加结果信号到对应的模数转换器。

作为示例，如图1所示，对于W₀[0]- W_K[0]对应的列构成的存算单元组，该存算单元组包括K+1个存算单元，每个存算单元存储了多比特数据W₀[S:0]- W_K[S:0]的第0位数据，对于某个存储了W_i[0] （i表示行的序号）的存算单元，该存算单元可以接收多比特输入数据IN_i[S:0]对应的待计算信号V_i，对W_i[0]和V_i进行计算，得到对应的计算结果信号。该存算单元组还可以进一步利用每个存算单元包括的加法电容对各个计算结果进行累加，输出对应的累加结果信号VMAC₀。VMAC₀被输入对应的模数转换器中。通常，存算单元可以对W_i[0]和V_i进行乘法计算，得到对应的计算结果信号表示W_i[0]和V_i的乘积，进而每个存算单元组可以对各个乘积进行累加，输出表示乘加结果的累加结果信号。可选的，存算单元还可以根据实际需要对W_i[0]和V_i进行其他方式的计算，例如同或计算、异或计算等。

在本实施例中，第二预设数量个模数转换器103中的每个模数转换器用于接收输入的累加结果信号，并根据接收的累加结果信号生成数字信号，以及将得到的数字信号发送至移位累加器104。

作为示例，对于累加结果信号VMAC₀，该信号表示W₀[0]-W_K[0]分别进行计算（例如乘法计算）的计算结果的累加，对应的模数转换器可以将该模拟信号转换为数字信号。

在本实施例中，移位累加器104用于对接收的第二预设数量个数字信号进行移位累加操作，得到多比特累加结果数据。

具体地，各个累加结果信号VMAC₀–VMAC_S分别对应于存储的多比特数据的一个数位，因此，根据多比特数据乘加的原理，移位累加器104可以将模数转换后的数字信号分别与对应数位的权重系数（即1、2、4、8…）相乘（例如通过移位实现），再将各个乘积相加，即可得到多个输入的多比特输入数据和多个存储的多比特数据进行计算的结果。例如，多比特数乘加运算结果为即W₀[S:0]* IN₀[S:0]+ W₁[S:0]* IN₁[S:0]+…+ W_K[S:0]* IN_K[S:0]。

本公开的上述实施例提供的电路，在电路中设置第一预设数量个数据接收单元、第二预设数量个存算单元组、第二预设数量个模数转换器和移位累加器，每个数据接收单元对应于预设方向排列的第二预设数量个存算单元，数据接收单元接收多比特输入数据，根据多比特输入数据的类型，将多比特输入数据转换为类型对应的待计算信号，并将待计算信号发送到对应的存算单元，每个存算单元组用于对输入的待计算信号和存储的单比特数据进行计算，发送累加结果信号到对应的模数转换器，模数转换器接收累加结果信号，并根据接收的累加结果信号生成数字信号，以及将得到的数字信号发送至移位累加器，移位累加器对接收的第二预设数量个数字信号进行移位累加操作，得到多比特累加结果数据。本公开实施例通过设置第一预设数量个数据接收单元，实现了根据多比特输入数据的类型（例如无符号数或有符号数），对多比特输入数据进行不同方式地数模转换，各个存算单元分别针对相应类型的待计算信号进行计算，最终可以对无符号多比特数据或有符号多比特数据进行计算，扩展了基于模拟信号的存算一体电路的应用范围，有助于实现利用该存算一体电路部署深度学习算法的灵活性，并提高算法精度。并且，本公开实施例无需对数模转换器进行特殊配置，即可实现对有符号数的计算，从而降低了电路结构的复杂性。

在一些可选的实现方式中，对于第一预设数量个数据接收单元102中的每个数据接收单元，输入该数据接收单元的多比特输入数据为有符号多比特输入数据，该数据接收单元对应的第二预设数量个存算单元用于存储有符号多比特数据，该数据接收单元包括数模转换器和波形控制器。

如图2所示，存算单元阵列中的每行存储的数据W₀[S:0]- W_K[S:0]，以及输入的多比特输入数据IN₀[S:0]- IN_K[S:0]为有符号数。存算单元阵列中的每行对应的数据接收单元包括数模转换器和波形控制器。

数模转换器用于将输入的有符号多比特输入数据的数值位数据转换为模拟信号。波形控制器用于根据输入的有符号多比特输入数据的符号位和模拟信号，生成用于与存储的有符号多比特数据的符号位进行计算的第一待计算信号和用于与有符号多比特数据的数值位进行计算的第二待计算信号。

具体地，如图2所示，各个波形控制器输出的第一待计算信号表示为VY₀-VY_K，各个波形控制器输出的第二待计算信号表示为VX₀-VX_K，输入各个数模转换器的数据为多比特输入数据的数值位，表示为IN₀[S-1:0]- IN_K[S-1:0]，数模转换器对输入的数据进行数模转换，得到模拟信号。当多比特输入数据的符号位IN_i[S]为1（表示负数）时，波形控制器输出比基础电位高的第一待计算信号；当IN_i[S]为0（表示正数）时，波形控制器输出比基础电位低的第一待计算信号，第一待计算信号的电位提高或降低的幅度对应于上述模拟信号的电平。

相应的，当多比特输入数据的符号位IN_i[S]为1时，波形控制器输出比基础电位低的第二待计算信号；当IN_i[S]为0时，输出比基础电位高的第二待计算信号，第二待计算信号的电位提高或降低的幅度对应于上述模拟信号的电平。

第二预设数量个存算单元组101中的第一存算单元组用于对有符号多比特数据的符号位与输入的第一待计算信号进行计算，得到有符号多比特数据的符号位对应的第一累加结果信号。

如图2所示，第一存算单元组为第S列包括的存算单元（即符号位W₀[S]- W_K[S]表示的列）构成的存算单元组，第一待计算信号包括VY₀-VY_K。即，W₀[S]与VY₀进行乘法计算，W₁[S]与VY₁进行乘法计算，……，W_K[S]与VY_K进行乘法计算，输出的第一累加结果信号为VMAC_S。

第二预设数量个存算单元组101中的第二存算单元组用于对有符号多比特数据的数值位与输入的第二待计算信号进行计算，得到有符号多比特数据的数值位对应的第二累加结果信号。

如图2所示，第二存算单元组包括第S-1列-第0列构成的S个存算单元组，第二待计算信号包括VX₀-VX_K。例如，对于第0列，W₀[0]与VX₀进行乘法计算，W₁[0]与VX₁进行乘法计算，……，W_K[0]与VX_K进行乘法计算，输出的第二累加结果信号为VMAC₀。类似的，对于第1列-第S-1列，输出的第二累加结果为VMAC₁- VMAC_S-1。

需要说明的是，基于本实施例实现的电路，在对有符号多比特输入数据和有符号多比特存储数据进行乘累加计算时，将第一累加结果VMAC_S转换为数字信号后，可以与VMAC₁- VMAC_S-1分别进行模数转换得到的数字信号，在移位累加器中一并进行移位累加操作，即VMAC_S的权重系数为VMAC_S-1的权重系数的两倍。

本实施例通过设置数模转换器和波形控制器构成数据接收单元，可以实现针对符号位和数值位进行不同方式的运算，即针对有符号多比特输入数据和存储单元阵列中存储的有符号多比特数据进行计算，相比已有的基于模拟信号进行有符号数的乘累加计算的方案，本实施例只需增加波形控制器即可在存算单元阵列内部完成有符号数的计算，无需对模数转换器进行特殊的设置，简化了电路结构，降低了了制造成本，提高了模拟存算一体电路设计、制造的效率。

在一些可选的实现方式中，波形控制器进一步用于：

在当前的计算周期内的复位相阶段，将第一待计算信号、第二待计算信号和各个累加结果信号设置为预设的参考电平。

在当前的计算周期内的计算相阶段，若输入的有符号多比特输入数据为正，将第一待计算信号由参考电平降低目标幅度，并将第二待计算信号由参考电平提高目标幅度；若输入的有符号多比特输入数据为负，将第一待计算信号由参考电平提高目标幅度，并将第二待计算信号由参考电平降低目标幅度。

其中，目标幅度与数模转换器输出的模拟信号的电平相对应。例如，模拟信号的电平为v，目标幅度的大小也为v。上述计算周期是指对多个多比特输入数据和存储的多个多比特数据进行一次计算（例如乘累加计算）的周期。通常，在复位相阶段，存算单元阵列中存入新的数据，并通过数据接收单元接收输入的多比特输入数据。在计算相阶段对当前存储的数据和输入的数据进行计算。

如图3所示，其示出了一个计算周期内第一待计算信号、第二待计算信号和累加结果信号的波形示意图。Φ_SET阶段为复位相阶段，Φ_MAC阶段为计算相阶段。如图3所示，在Φ_SET阶段，第一待计算信号VY_i、第二待计算信号VX_i和累加结果信号VMAC_i的电位均为参考电平VM。在Φ_MAC阶段，若有符号多比特输入数据为正，即VX_i[S]=0，VY_i由参考电平降低目标幅度，并将VX_i由参考电平提高目标幅度；若VX_i[S]=1，VY_i由参考电平提高目标幅度，并将VX_i由参考电平降低目标幅度。

如图2所示，在每个存算单元组的输出端，设置一个开关（包括SW₀- SW_S），该开关的一端连接存算单元组的输出端，另一端连接参考电平VM。在Φ_SET阶段，开关闭合，VMAC₀-VMAC_S的电平均为VM，在Φ_MAC阶段，开关打开，VMAC₀-VMAC_S的分别为各自对应的累加结果信号。如图2所示，每个波形控制器连接至参考电平VM，从而在Φ_SET阶段控制VY_i和VX_i恢复到参考电平。

本实施例通过设置参考电平，可以在参考电平的基础上实现第一待计算信号、第二待计算信号和累加结果信号的上升或下降，有助于根据累加结果信号的上升或下降更精确地得到最终的累加数据。

在一些可选的实现方式中，第二预设数量个模数转换器103中的每个模数转换器包括参考电平输入端。如图2所示，每个模数转换器均连接参考电平VM。

第二预设数量个模数转换器103中的每个模数转换器进一步用于：

根据输入的累加结果信号和参考电平的差值，生成表示差值的数字信号。

本实施例通过向每个模数转换器输入参考电平，有助于维持模数转换器的共模电平，从而降低模数转换器的失真，提高整个存算电路进行计算的线性度。

在一些可选的实现方式中，第二预设数量个存算单元组101中的每个存算单元组包括：第一预设数量个存算单元和信号输出端。其中，第一预设数量个存算单元中的每个存算单元包括信号输入端、存储子单元、计算子单元和加法电容。

对于第一预设数量个存算单元中的每个存算单元，该存算单元包括的存储子单元用于存储单比特数据，该存算单元包括的信号输入端用于接收待计算信号，该存算单元包括的计算子单元用于对单比特数据和待计算信号进行计算，并将计算结果信号输入对应的加法电容。

如图2所示，对于存算单元阵列中的第0列组成的存算单元组，该存算单元组中的每个存算单元包括一个存储子单元，用于存储一个单比特数据，计算子单元如图2中1012所示。待计算信号VX₀从信号输入端输入计算子单元1012。计算子单元1012对VX₀与存储子单元1011存储的单比特数据进行计算，将计算结果信号输入加法电容1013。通常，计算子单元用于对存储的单比特数据和输入的待计算信号进行乘法计算，即计算子单元为乘法器。可选的，计算子单元还可以为其他类型的器件，例如进行异或、同或等计算的器件，本实施例不做限定。

第一预设数量个存算单元分别包括的加法电容用于对各个计算子单元分别输出的计算结果信号进行累加，并将累加结果信号经过信号输出端输出。

如图2所示，对于存算单元阵列中的第0列组成的存算单元组，该存算单元组包括的K+1个加法电容连接到共同的信号输出端，由于K+1个加法电容的分压作用，信号输出端输出的累加结果信号表示该存算单元组中的每个计算子单元输出的计算结果信号的线性叠加，因此，每个存算单元组均可以输出表示存储的单比特数据与对应的待计算信号进行计算后再将计算结果进行累加的累加结果信号。

本实施例通过在每个存算单元中设置存储子单元、计算子单元、加法电容，可以实现单比特数据与模拟信号进行计算并累加，实现方式简单有效，既可以用于有符号数的计算，也可以用于无符号数的计算，从而丰富了电路的应用场景。

在一些可选的实现方式中，对于第二预设数量个存算单元组101中的每个存算单元组，该存算单元组中的每个存算单元包括的加法电容的容值相同。

如图2所示，同一列存算单元分别包括的加法电容的容值相同。

通过在同一存算单元组中设置容值相同的加法电容，可以实现将输入每个加法电容的计算结果信号进行等比例分压，从而在电容的公共输出端实现各个计算结果信号的直接相加，有助于实现高效、准确地对计算结果信号进行累加。

在一些可选的实现方式中，计算子单元包括乘法器，乘法器用于对计算子单元对应的存储子单元中的单比特数据和输入计算子单元的待计算信号进行乘法计算，输出计算结果信号。

其中，乘法器可以通过各种结构的电路实现。例如，通过双N型场效应管、N型P型组合场效应管等电路实现乘法器。乘法器的工作流程为：当存储子单元中的单比特数据为1时，乘法器导通，将输入的待计算信号（例如VX₀）直接输出到对应的加法电容；当存储子单元中的单比特数据为0时，乘法器的输出端与预设电平接通（例如低电平），即输出表示数字0的电平到对应的加法电容。

本实施例通过将计算子单元设置为乘法器，可以实现由每个存算子单元进行单比特数据与待计算数据进行乘法计算，每个存算单元组输出的累加结果信号即乘累加结果信号，进而实现基于模拟信号的多比特数据乘累加计算，本实施例的电路结构简洁有效，有助于高效地进行多比特数据的乘累加计算。

在一些可选的实现方式中，乘法器包括第一开关和第二开关，第一开关用于在乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，第二开关用于在乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。

其中，第一数据可以为1，第二数据可以为0，预设电平可以为低电平。如图2所示，计算子单元1012为由第一开关10121和第二开关10122组成的乘法器。第一开关10121和第二开关10122均为N型MOS管，第一开关的10121和第二开关10122的栅极分别与存储子单元1011的Q端和QB端连接，Q端输出存储的单比特数据，QB端输出该单比特数据的反相数据。

具体的工作流程为：当Q为1时，QB为0，第一开关10121导通，第二开关10122截止，输入的待计算信号VX₀直接输出至加法电容1013；当Q为0时，QB为1，第一开关10121截止，第二开关10122导通，由于第二开关10122的漏极接地，因此，输入加法电容1013的信号为低电平信号，从而实现了单比特数据与模拟的待计算信号的乘法计算。

需要说明的是，图2所示的由两个N型MOS管组成的乘法器，仅仅是一个示例，在可以实现乘法计算的前提下，第一开关和第二开关的类型可以任意设置，例如可以为三极管。

本实施例通过设置第一开关和第二开关构成乘法器，可以实现通过简单电路进行单比特数据和模型信号的乘法计算，电路更易实现，且电路运行更稳定。

基于上述各实施例，结合图3所示的波形图，当对有符号多比特输入数据和有符号多比特存储数据进行乘加计算时，有符号多比特输入数据和有符号多比特存储数据以二进制补码的形式进行存储和计算，计算过程分为如下几种情况：

一、IN_i[S]=0、W_i[S]=0，即正×正，这时，W_i[S]对应的第二开关导通，加法电容的下极板维持接地，不会对VMACs的值产生贡献。其他列W_i[S-1:0]会根据本位的数值使信号输出端的累加结果信号上升（该位为1）或者不动（该位为0），因为这些列都接到了VX_i。

二、IN_i[S]=0、W_i[S]=1，即正×负，这时，W_i[S]对应的第一开关导通，加法电容的下极板电压下降，因为该列接到了VY_i。其他列W_i[S-1:0]会根据本位的数值使信号输出端的累加结果信号上升（该位为1）或者不动（该位为0），因为这些列都接到了VX_i。

三、IN_i[S]=1、W_i[S]=0，即负×正，这时，W_i[S]对应的第二开关导通，加法电容的下极板维持接地，不会对VMACs的值产生贡献。其他列W_i[S-1:0]会根据本位的数值使信号输出端的累加结果信号下降（该位为1）或者不动（该位为0），因为这些列都接到了VX_i。

四、IN_i[S]=1、W_i[S]=1，即负×负，这时，W_i[S]对应的第一开关导通，加法电容的下极板电压上升，因为该列接到了VY_i。其他列W_i[S-1:0]会根据本位的数值使信号输出端的累加结果下降（该位为1）或者不动（该位为0），因为这些列都接到了VX_i。

综合上述，如图3所示，乘法结果为正时（包括正×正、负×负），模拟电压VMAC_i会上升，上升幅度+Δ表示正数；乘法结果为负时（包括正×负、负×正），模拟电压VMAC_i会下降，下降幅度-Δ表示正数。加法的实现是直接由同列的计算结果信号累加得到的，由于不同行之间有着相同容值的加法电容，加法电容之间按照等比例的分压，就在VMAC_i上实现了加法。不同列的VMAC_i信号被送入模数转换器和移位累加器实现不同位的数据的量化和拼接，进而得到多个有符号输入数据和有符号存储数据的乘累加计算结果数据。

本公开的实施例还提供了一种芯片，芯片上集成了基于模拟信号的多比特数存算一体电路，基于模拟信号的多比特数存算一体电路的技术细节如图1-图3和相关描述所示，此处不再展开描述。

本公开的实施例还提供了一种计算装置，该计算装置包括上述实施例描述的芯片。此外，该计算装置还可以包括输入装置、输出装置以及必要的存储器等。其中，输入装置可以包括诸如鼠标、键盘、触控屏、通信网络连接器等，用于输入多比特输入数据或存算单元阵列中存储的多比特数据。输出装置可以包括诸如显示器、打印机、以及通信网络及其所连接的远程输出设备等等，用于输出累加结果数据。存储器用于存储上述输入装置输入的数据，以及基于模拟信号的多比特数存算一体电路运行过程中产生的数据。存储器可以包括易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器（RAM）和/或高速缓冲存储器（cache）等。非易失性存储器例如可以包括只读存储器（ROM）、硬盘、闪存等。

以上结合具体实施例描述了本公开的基本原理，但是，需要指出的是，在本公开中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本公开的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本公开为必须采用上述具体的细节来实现。

本说明书中各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似的部分相互参见即可。

本公开中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

可能以许多方式来实现本公开的电路。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本公开的电路。用于电路中的方法的步骤的上述顺序仅是为了进行说明，本公开的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本公开实施为记录在记录介质中的程序，这些程序包括用于实现根据本公开的电路的功能的机器可读指令。因而，本公开还覆盖存储用于执行根据本公开的电路的功能的程序的记录介质。

还需要指出的是，在本公开的电路中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本公开的等效方案。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本公开。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本公开的范围。因此，本公开不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本公开的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (10)

1.一种基于模拟信号的多比特数存算一体电路，包括：第一预设数量个数据接收单元、第二预设数量个存算单元组、第二预设数量个模数转换器和移位累加器；

对于所述第一预设数量个数据接收单元中的每个数据接收单元，该数据接收单元对应于预设方向排列的第二预设数量个存算单元，该数据接收单元用于接收多比特输入数据，根据多比特输入数据的类型，将所述多比特输入数据转换为所述类型对应的待计算信号，并将所述待计算信号发送到对应的存算单元；

对于所述第二预设数量个存算单元组中的每个存算单元组，该存算单元组用于对输入的第一预设数量个待计算信号和存储的第一预设数量个单比特数据进行计算，通过该存算单元组的信号输出端发送累加结果信号到对应的模数转换器；

所述第二预设数量个模数转换器中的每个模数转换器用于接收输入的累加结果信号，并根据接收的累加结果信号生成数字信号，以及将得到的数字信号发送至所述移位累加器；

所述移位累加器用于对接收的第二预设数量个数字信号进行移位累加操作，得到多比特累加结果数据。

2.根据权利要求1所述的电路，其中，对于所述第一预设数量个数据接收单元中的每个数据接收单元，输入该数据接收单元的多比特输入数据为有符号多比特输入数据，该数据接收单元对应的第二预设数量个存算单元中的每个存算单元用于存储有符号多比特数据包括的单比特数据，该数据接收单元包括数模转换器和波形控制器；

所述数模转换器用于将输入的有符号多比特输入数据的数值位数据转换为模拟信号；

所述波形控制器用于根据输入的有符号多比特输入数据的符号位和所述模拟信号，生成用于与存储的有符号多比特数据的符号位进行计算的第一待计算信号和用于与所述有符号多比特数据的数值位进行计算的第二待计算信号；

所述第二预设数量个存算单元组中的第一存算单元组用于对所述有符号多比特数据的符号位与输入的第一待计算信号进行计算，得到所述有符号多比特数据的符号位对应的第一累加结果信号；

所述第二预设数量个存算单元组中的第二存算单元组用于对所述有符号多比特数据的数值位与输入的第二待计算信号进行计算，得到所述有符号多比特数据的数值位对应的第二累加结果信号。

3.根据权利要求2所述的电路，其中，所述波形控制器进一步用于：

在当前的计算周期内的复位相阶段，将所述第一待计算信号、所述第二待计算信号和各个累加结果信号设置为预设的参考电平；

在当前的计算周期内的计算相阶段，若输入的有符号多比特输入数据为正，将所述第一待计算信号由所述参考电平降低目标幅度，并将所述第二待计算信号由所述参考电平提高目标幅度；若输入的有符号多比特输入数据为负，将所述第一待计算信号由所述参考电平提高目标幅度，并将所述第二待计算信号由所述参考电平降低目标幅度。

4.根据权利要求3所述的电路，其中，所述第二预设数量个模数转换器中的每个模数转换器包括参考电平输入端；

所述第二预设数量个模数转换器中的每个模数转换器进一步用于：

根据输入的累加结果信号和所述参考电平的差值，生成表示所述差值的数字信号。

5.根据权利要求1所述的电路，其中，所述第二预设数量个存算单元组中的每个存算单元组包括：第一预设数量个存算单元和信号输出端，其中，所述第一预设数量个存算单元中的每个存算单元包括信号输入端、存储子单元、计算子单元和加法电容；

对于所述第一预设数量个存算单元中的每个存算单元，该存算单元包括的存储子单元用于存储单比特数据，该存算单元包括的信号输入端用于接收待计算信号，该存算单元包括的计算子单元用于对所述单比特数据和所述待计算信号进行计算，并将计算结果信号输入对应的加法电容；

所述第一预设数量个存算单元分别包括的加法电容用于对各个计算子单元分别输出的计算结果信号进行累加，并将累加结果信号经过所述信号输出端输出。

6.根据权利要求5所述的电路，其中，所述计算子单元包括乘法器，所述乘法器用于对所述计算子单元对应的存储子单元中的单比特数据和输入所述计算子单元的待计算信号进行乘法计算，输出计算结果信号。

7.根据权利要求6所述的电路，其中，所述乘法器包括第一开关和第二开关，所述第一开关用于在所述乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，所述第二开关用于在所述乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。

8.根据权利要求5-7任一项所述的电路，其中，对于所述第二预设数量个存算单元组中的每个存算单元组，该存算单元组中的每个存算单元包括的加法电容的容值相同。

9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的基于模拟信号的多比特数存算一体电路。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。

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