JP2002190721A - 高速スイッチトキャパシタ回路の整定時間に対するスイッチ抵抗の影響を補償する方法及び回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】スイッチトキャパシタ回路においてスイッチの
オン抵抗の影響を減らし、ダイナミックレンジの拡大、
高速化を図る。 【解決手段】演算トランスコンダクタンス増幅器（１
０）と、第１のスイッチトキャパシタ群（Ｃ１２，Ｃ１
２Ｂ）及び第１のトランジスタスイッチの内部抵抗（Ｒ
１）からなる第１の時定数を有する帰還段と、第２のス
イッチトキャパシタ群（Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ）及第
２のトランジスタスイッチの内部抵抗（Ｒ２）からなる
第２の時定数を有する負荷段とを含み、第１の時定数と
第２の時定数を互いに等しくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速スイッチトキ
ャパシタ回路の整定時間に対するスイッチ抵抗の影響を
補償する方法及び回路に関する。

【０００２】

【従来の技術】低い供給電圧で動作するＭＯＳサブミク
ロン技術を用いた回路の発展に伴い、アナログ回路を最
小の電圧余裕（headroom）で実現する必要がある。アナ
ログ回路のうちの重要な種類はスイッチトキャパシタ原
理に基づくものである。これらの回路はサンプル・ホー
ルド回路、トラック・ホールド回路、スイッチトキャパ
シタ増幅器、スイッチトキャパシタフィルタ、アナログ
・ディジタル変換器(ADC)、チョッパー式回路（chopper
-based circuits）等を含み、多くの混合信号集積回路
（mixed signal integrated circuit）のための多くの
アナログ・フロント・エンド・ソリューション（front-
end solutions）で用いられる。ＣＭＯＳ技術におい
て、そのような回路は、通常、演算トランスコンダクタ
ンス増幅器（operational transconductance amplifie
r:ＯＴＡ）とキャパシタとのスイッチによる相互接続に
基づくものである。従来から知られているスイッチトキ
ャパシタ回路の例は、Proceedings of the IEEE （アイ
・イー・イー・イー論文集）(vol. 71, no. 8, pp 941-
966) Gregorian（グレゴリアン）外による"Switched-Ca
pacitor Circuit Design（スイッチトキャパシタ回路設
計）"及びLaker（レイカー）外による"Design of Analo
g Integrated Circuits（アナログ集積回路の設計）"(M
cGraw Hill, 1994年、p 810)に示されている。これらの
スイッチトキャパシタ回路を設計し、各技術から利用可
能な最大の速度を使用する必要により、利用可能な電圧
の範囲内でＯＴＡ及びスイッチの最適化が導かれる。

【０００３】これらの離散時間（discrete-time）アナ
ログ処理回路のための示性数（figure of merit）、即
ち性能を表わす指標の一つは、所定の誤差の範囲内で
の、出力整定時間である。出力整定時間の値により、こ
れらの回路の最も重要な性能指標（performance figure
s）の幾つか、例えばサンプリング周波数、高調波ひず
み、Ｓ／Ｎひずみ率（S/N distorton ratio）、有効ビ
ット数（effective numberof bits）、信号処理帯域（s
ignal processing bandwidth）等が決定され、乃至は限
界付けられる。

【０００４】スイッチトキャパシタと直列接続されたス
イッチのオン抵抗により、これらの回路の整定性能に悪
影響を与える寄生極（parasitic poles）が生じる。低
い供給電圧（低いゲートオーバドライブ電圧）のため、
スイッチオン抵抗が高くなり、整定性能が劣化する。オ
ン抵抗を減らすため、幅の広いトランジスタを用いるこ
ともできる。しかし、幅の広いトランジスタを用いる
と、寄生容量とクロックフィードスルー（clock feed-t
hrough）が大きくなり、整定性能が劣化する。従って、
スイッチ抵抗が整定時間に与える悪影響を補償する必要
が存在する。

【０００５】スイッチ抵抗が整定時間に与える悪影響を
減らすと言うこの課題に対する従来のアプローチは、ス
イッチトキャパシタのプレート（極板）をより低い電圧
ノードに接続するＮＭＯＳトランジスタに基づくスイッ
チを用い、これにより電圧ゲート・オーバドライブが十
分に大きく、一定であるようにすることである。回路の
他のスイッチはすべてＣＭＯＳトランジスタに基づくも
のである。種々のトランジスタのサイズは、スイッチと
キャパシタの組合せの帯域がＯＴＡ及びキャパシタの帯
域よりも大幅に高いとの推定に基づき決定される。電圧
及び速度が制限要因（limiting factor）でない場合に
は、ＭＯＳトランジスタのサイズは、最小にされ、通常
回路全体を通じて一定にされる。

【０００６】例えば、図１は、従来のスイッチトキャパ
シタ回路を示す。この回路は、スイッチトキャパシタの
プレートをより低い電圧ノード、即ち、図示の例では接
地電位に結合するＮＭＯＳトランジスタとＯＴＡ４００
とを含む。この回路はキャパシタ４１１を含む。このキ
ャパシタ４１１は、ＯＴＡ４００の反転入力に結合さ
れ、またＮＭＯＳトランジスタ４０３の第１の端部に結
合された第１のプレートを有する。キャパシタ４１１は
また、ＮＭＯＳトランジスタ４０１の第１の端部に結合
された第２のプレートを有する。ＮＭＯＳトランジスタ
４０１及び４０３の第２の端部はシステムの接地点（gr
ound）に結合されている。ＮＭＯＳトランジスタ４０３
の第２の端部はまたＯＴＡ４００の非反転入力にも結合
されている。キャパシタ４１１の第２のプレートはまた
ＣＭＯＳスイッチ４２３の第１の端部に結合されてい
る。ＣＭＯＳスイッチ４２３の詳細は図２に示されてい
る。ＣＭＯＳスイッチ４２３の第２の端部は図示しない
スイッチトキャパシタ回路の前段（stage）に結合され
ている。

【０００７】図１の示す従来のスイッチトキャパシタ回
路さらに、ＣＭＯＳスイッチ４２５を含む。スイッチ４
２５は、ＯＴＡ４００の出力に結合された第１の端部と
キャパシタ４１３の第１のプレートに結合された第２の
端部とを有する。ＮＭＯＳスイッチ４０５はキャパシタ
４１３の第１のプレートに結合された第１の端部と、シ
ステム接地点に結合された第２の端部とを有する。キャ
パシタ４１３の第２のプレートはＯＴＡ４００の反転入
力に結合され、これにより帰還路が完結する。

【０００８】図１にさらに示されているように、スイッ
チトキャパシタ回路の次段には、ＣＭＯＳスイッチ４２
７が含まれる。ＣＭＯＳスイッチ４２７は、第１の端部
がＯＴＡ４００の出力に結合され、第２の端部が第１の
キャパシタ４１５の第１のプレートに結合されている。
ＮＭＯＳスイッチ４０７は、第１の端部がキャパシタ４
１５の第２のプレートに結合され、第２の端部がシステ
ム接地点の結合されている。ＮＭＯＳトランジスタ４０
１、４０３、４０５及び４０７のゲート、並びにＣＭＯ
Ｓスイッチ４２３、４２５及び４２７のゲートは、典型
的には図１には示されていない制御回路により駆動され
る。この種のスイッチトキャパシタ回路の主たる欠点
は、ＣＭＯＳスイッチにより回路に付加された大きい寄
生容量のために回路が高速動作に適していないことであ
る。

【０００９】図１に関して説明した従来の回路の比較的
低い速度が許容できない場合には、ＣＭＯＳスイッチ４
２３、４２５及び４２７の遅く、大きいＰＭＯＳトラン
ジスタにより付加された余分の容量、及びＣＭＯＳスイ
ッチの相互接続容量（interconnect capacitance）によ
り付加された余分の容量を減らす必要がある。第２の従
来のアプローチでは、図１の回路のＣＭＯＳスイッチ４
２３、４２５、及び４２７のＰＭＯＳトランジスタが除
去される。ＣＭＯＳスイッチが図３に示されるように、
それぞれＮＭＯＳトランジスタ４１７、４１９及び４２
１で置き換えられ、その結果、回路はＮＭＯＳトランジ
スタスイッチしか含まない。特に、図３の回路構成は、
キャパシタ４１１の第２のプレートに結合された第１の
端部、及び前段に結合された第２の端部を有するＮＭＯ
Ｓトランジスタ４１７と、ＯＴＡ４００の出力に結合さ
れた第１の端部、及びキャパシタ４１３の第１のプレー
トに結合された第２の端部を有するＮＭＯＳトランジス
タ４１９と、ＯＴＡ４００の出力に結合された第１の端
部、及びキャパシタ４１５の第１のプレートに結合され
た第２の端部を有するＮＭＯＳトランジスタ４２１を備
えている点を除き、図１の回路と同じ構成である。

【００１０】図３の回路のアプローチは、速いＮＭＯＳ
トランジスタのみがスイッチとして用いられている点で
有利である。しかし、このアプローチの主たる欠点は、
回路のダイナミックレンジが狭いことである。さらに、
ＭＯＳトランジスタのサイズは、スイッチの帯域をＯＴ
Ａの帯域よりも大幅に高く保つことにより、決定され
る。その結果、高い入力又は出力電圧（低いスイッチゲ
ートオーバドライブ電圧)の場合にもスイッチ帯域がＯ
ＴＡの帯域よりも大幅に広くなるように、スイッチのサ
イズが必然的に大きくなる。このアプローチでは、回路
の出力のダイナミックレンジと、回路の出力の整定時間
の間に、より厳しい妥協が必要になる。

【００１１】図３に示される、すべてＮＭＯＳスイッチ
で構成した従来の回路の上記の欠点に打ち勝つため、ス
イッチトランジスタのゲートオーバドライブ電圧をオン
・チップ電圧逓倍器により上昇させることができる。こ
のアプローチには、従来２つ法がある。第１の方法は図
４に示されるものであり、電圧逓倍器４３１及びレベル
シフタ４３３が設けられ、これらにより、ＮＭＯＳスイ
ッチのスイッチ制御電圧が一定であり、供給電圧Ｖｄｄ
よりも高くされる。図４の回路は、図３の回路と同じ構
成である。しかし、ＮＭＯＳトランジスタ４０１、４０
３、４０５、４１７、及び４１９のゲートを駆動するレ
ベルシフタ４３３と、供給電圧Ｖｄｄを逓倍し、より高
い逓倍された電圧をレベルシフタ４３３に供給する電圧
逓倍器４３１を備えている点で異なる。

【００１２】第２の方法は図５に示されるものであり、
チャージポンプ回路（ＣＰ）４４１及び４４２が設けら
れ、これらにより、スイッチ制御電圧がスイッチノード
電圧に追従する（従って、スイッチゲートオーバドライ
ブ電圧が大きな一定の値を有する）ようにすることであ
る。図５の回路は図３の回路と構成が同じである。しか
し、ＯＴＡ４００の出力に結合され、ＮＭＯＳトランジ
スタ４１９にスイッチゲートオーバドライブ電圧を供給
するチャージポンプ回路４４２、及びＮＭＯＳトランジ
スタ４１７の第２の端部に結合され、ＮＭＯＳトランジ
スタ４１７にスイッチゲートオーバドライブ電圧を供給
するチャージポンプ回路４４１を備えている点で異な
る。しかし、図４及び図５に例示される電圧逓倍器を使
うアプローチは、回路領域が増大すること、特にチャー
ジポンプのために電力消費が大きくなること、オンチッ
プ電圧が高くなるために製造歩留りが悪くなる可能性が
あることなどの欠点がある。また、チャージポンプ及び
電圧逓倍器は注入された（injected）スイッチングノイ
ズの増大に寄与する。

【００１３】極めて低い供給電圧のために有用な更に他
の従来のアプローチは振幅（swing）が大きいノードが
通常はＯＴＡの出力にあるとの観察に基づいている。キ
ャパシタに直列の出力にスイッチを用いる代りに、スイ
ッチトＯＰ−ＡＭＰアプローチは、図６に示すように、
ＯＴＡの出力段をカットし、このノードを接地点に短絡
することを可能にする回路構成（topology）を用いるこ
とに基づいている。即ち、説明の簡単のため、図３と同
様の部材及び表記を用い、図６の従来の回路は、上記と
同様に構成された、ＯＴＡ４００と、ＮＭＯＳトランジ
スタ４０３と、キャパシタ４１１及び４１３とを含む。
しかし、キャパシタ４１３の第１の端部は直接ＯＴＡ４
００の出力に結合され、図３のＮＭＯＳトランジスタ４
１９、及び他の部材（特に言及しない）は図６の回路に
は設けられていない。ＮＭＯＳトランジスタ４２９の第
１の端部はＯＴＡ４００の出力に結合され、第２の端部
は接地点に結合されており、ＮＭＯＳトランジスタ４２
９はＯＴＡ４００の出力を接地点に短絡する。

【００１４】図６に示された解決手段には、大きな種類
のスイッチトキャパシタ回路に対し、限定要因である出
力直列スイッチが除去されていると言う利点がある。し
かし、このスイッチトＯＰ−ＡＭＰアプローチは極めて
低い供給電圧及び低い速度を対象とするものである。こ
れは、電流密度が高いトランジスタを含め、ＯＴＡ出力
段全体がスイッチされるという事実による。この動作
は、長い時間続くことがある。回路のオンからオフへの
スイッチングの間に、大きな保持された電荷を除去する
必要があるためである。

【００１５】

【発明が解決しようとする課題】従って、本発明は、関
連技術の限界や欠点による課題の一つ以上に打ち勝つ、
スイッチトキャパシタ回路の整定を改善する回路及び方
法に関する。

【００１６】

【課題を解決するための手段】上記の課題の解決のた
め、本発明の目的は、入力端子と出力端子とを有し、入
力端子に供給される信号を増幅し、増幅された信号を出
力端子に提供する演算トランスコンダクタンス増幅器
と、第１のスイッチトキャパシタ及び第１の時定数を有
し、上記増幅された信号に基づいて帰還信号を入力端子
に提供する帰還部と、第２のスイッチトキャパシタ及び
第２の時定数を有し、上記増幅された信号を回路の出力
として提供する負荷部とを有し、上記第１の時定数が上
記第２の時定数に合致し回路の整定を改善する回路を提
供することである。

【００１７】好ましい実施の形態では、上記第１及び第
２のスイッチトキャパシタがそれぞれトランジスタによ
り、上記演算トランスコンダクタンス増幅器の出力端子
に結合されており、上記第１及び第２の時定数が合致す
るように上記トランジスタのチャンネルの幅及び長さが
定められている。さらに好ましい実施の形態では、上記
トランジスタがＮＭＯＳトランジスタである。

【００１８】本発明の他の目的は、演算トランスコンダ
クタンス増幅器と、第１のスイッチトキャパシタを有す
る帰還段と、第２のスイッチトキャパシタを有する負荷
段とを含む回路の整定を改善する方法であって、上記帰
還段の時定数と上記負荷段の時定数を合致させることを
含む方法を提供することである。

【００１９】整定を改善する方法の好ましい実施の形態
では、上記第１及び第２のスイッチトキャパシタがそれ
ぞれトランジスタにより演算トランスコンダクタンス増
幅器の出力に結合され、上記第１及び第２の時定数が合
致するようにチャンネル幅及び長さを定められる。さら
に好ましい実施の形態では、トランジスタがＮＭＯＳト
ランジスタである。

【００２０】本発明のさらに他の目的は、演算トランス
コンダクタンス増幅器と、帰還部と、負荷部とを備えた
回路であって、上記帰還部の時定数が上記負荷部の時定
数よりも大きく、これにより回路の整定を改善するよう
にした回路を提供することである。この回路の好ましい
実施の形態では、オン状態におけるトランジスタの抵抗
が上記演算トランスコンダクタンス増幅器のトランスコ
ンダクタンスに基づいて制御される。さらに他の好まし
い実施の形態では、トランジスタがＮＭＯＳトランジス
タである。

【００２１】本発明の適用可能な範囲は、以下の詳細な
説明から明らかになろう。しかし、詳細な説明及び特定
の例は、本発明の好ましい実施の形態を示すものではあ
るが、説明のためのみのものであって、以下の説明か
ら、本発明の精神及び範囲の内で種々の変更や修正が可
能であることが当業者には明らかとなろう。

【００２２】本発明は、以下の詳細な説明及び添付の図
面から十分に理解されよう。しかし、以下の詳細な説明
及び図面は説明のためのものであり、本発明を限定する
ものではない。

【００２３】

【発明の実施の形態】本発明の好ましい実施の形態の一
つの種類のアナログ回路の一例が図７に示されている。
この回路は、キャパシタにスイッチを介して接続されて
いる演算トランスコンダクタンス増幅器 (ＯＴＡ）を含
む。図７において、図３乃至図５に関連して説明された
ＮＭＯＳスイッチが用いられており、ＮＭＯＳスイッチ
はオン状態において抵抗器Ｒとして象徴的に表わされて
いる。図７に関連して説明される以下の分析は、出力整
定段階（phase）にあるスイッチトキャパシタ段の出力
のための一般的な構成（topology）を前提とする。簡単
のため、差動モード（differential mode）回路を分析
の対象とする。

【００２４】上記のように、図７の回路のＮＭＯＳスイ
ッチはオン状態にあり、抵抗器として象徴的に表わされ
ている。回路は、ＯＴＡ１０を含む。ＯＴＡ１０は、Ｏ
ＴＡ入力ノードＤに結合された非反転入力と、ＯＴＡ出
力ノードＡに結合された出力とを有する。キャパシタＣ
Ｉは、それぞれＯＴＡ１０の非反転及び反転入力に結合
された第１及び第２のプレートを有する。ＯＴＡ１０の
反転入力は接地点にも結合されている。回路の入力ノー
ドＩは抵抗器Ｒ１１の第１の端部と入力キャパシタＣ１
１の第１のプレートの間に設けられている。抵抗器Ｒ１
１は第２の端部が接地点に結合され、キャパシタＣ１１
は第２のプレートがＯＴＡ入力ノードＤに接続されてい
る。抵抗器Ｒ１１はキャパシタＣ１１を接地点に短絡す
る。キャパシタＣ１１Ｂは第１のプレートが入力ノード
Ｉに結合され、第２のプレートが接地点に結合されてい
る。

【００２５】帰還回路網がＯＴＡ出力ノードＡとＯＴＡ
１０の入力の間に設けられている。キャパシタＣ１２の
第１のプレートはＯＴＡ入力ノードＤに結合されてい
る。キャパシタＣ１２の第２のプレート、キャパシタＣ
１２Ｂの第１のプレート、及び抵抗器Ｒ１の第１の端部
はともにノードＰに結合されている。キャパシタＣ１２
Ｂの第２のプレートは接地点に結合されている。抵抗器
Ｒ１の第２の端部はＯＴＡ出力ノードＡに結合されてい
る。このように、帰還回路網はキャパシタＣ１１、Ｃ１
２、ＣＩ及びＣ１２Ｂを含む。

【００２６】ＯＴＡ１０の出力段は、キャパシタＣＯを
含む。キャパシタＣＯは第１のプレートがＯＴＡ出力ノ
ードＡに結合され、第２のプレートが接地点に結合され
ている。抵抗器Ｒ２は第１の端部がＯＴＡ出力ノードＡ
に結合されている。抵抗器Ｒ２の第２の端部とキャパシ
タＣ２Ｂの第１のプレートは回路ノードＯに結合されて
いる。キャパシタＣ２Ｂの第２のプレートは接地点に結
合されている。キャパシタＣ２Ｃの第１のプレートは回
路ノードＯに結合され、キャパシタＣ２Ｃの第２のプレ
ートは回路ノードＧに結合されている。キャパシタＣ２
Ａの第１のプレート及び抵抗器Ｒ２Ａの第１の端部は回
路ノードＧに結合されている。キャパシタＣ２Ａの第２
のプレート及び抵抗器Ｒ２Ａの第２の端部は接地点に結
合されている。なお、キャパシタＣ１１Ｂ、Ｃ１２Ｂ、
ＣＩ、ＣＯ、Ｃ２Ｂ及びＣ２Ａは、ＯＴＡ入力ノードＤ
及びＯＴＡ出力ノードＡに関連する下部電極（bottom p
late）及び他の寄生キャパシタを集中定数（lumped ver
sions）で表わしたものである。

【００２７】ＯＴＡのトランスコンダクタンスは一般的
に周波数の関数であり、Ｇ（ｓ）伝達関数で記述され
る。スイッチＲ１１及びＲ２Ａの抵抗は無視できる。そ
れらの値は定数であり、小さくできるからである（これ
らのスイッチはノードＩ及びＧを接地点に接続する）。
この分析において重要なスイッチはＯＴＡ出力ノードＡ
に接続されたスイッチＲ１及びＲ２のみである。これ
は、ＯＴＡ出力ノードＡ並びに回路ノードＰ及びＯのみ
が、整定プロセスの間に大きな電圧値に到達するからで
ある。スイッチＲ１及びＲ２のためのオーバドライブゲ
ート電圧はＶｄｄを供給電圧としたとき、（Ｖ_ｄｄ−Ｖ
_Ａ）である。この結果、スイッチＲ１及びＲ２は、低い
オーバドライブ電圧及び高い直列抵抗を有する。また、
スイッチＲ１及びＲ２が、ＯＴＡ出力ノードＡに結び付
けられているので、それらの位置が好ましい。何故な
ら、スイッチＲ１及びＲ２の抵抗は互いに追従（trac
k）する値を有し（オーバドライブ電圧が等しい）、従
ってそれらの比が一定に保たれ、スイッチの形状（geom
etry）によってのみ定まるからである。

【００２８】スイッチＲ１及びＲ２がＮＭＯＳトランジ
スタによってのみ構成される場合、スイッチの、対応す
る比は以下の通りである。

【００２９】

【数１】

【００３０】ここで、Ｗ及びＬはそれぞれスイッチを形
成するＮＭＯＳトランジスタのチャンネルの幅及び長さ
であり、Ｒ_１及びＲ_２はスイッチの対応する抵抗であ
る。スイッチＲ１１及びＲ２Ａの抵抗を無視すれば、キ
ャパシタＣＩ、Ｃ１１、Ｃ１１Ｂ、Ｃ１２及びＣ１２Ｂ
は、図８に示すように、接地点と抵抗器Ｒ１の第１の端
部の間に直列結合された、入力電圧源Ｖ、並びに容量要
素（ｆ×Ｃ１）及びＣ１を含む回路網から成る入力回路
網によって置き換えられる。容量要素（ｆ×Ｃ１）とＣ
１の間のノードＤはＯＴＡ４００の非反転入力に結合さ
れている。また、キャパシタＣ２Ｂ及びＣ２Ｃは、ノー
ドＯにおける抵抗器Ｒ２の第２の端部と接地点との間に
結合されたキャパシタＣ２で置き換え可能である。

【００３１】図８の入力電圧源は整定プロセスにおける
初期状態をモデル化する（model）ために導入されてい
る。図７に示す実際の回路構成（topology）では、キャ
パシタＣ１１の最も左のプレートが入力電圧（Ｖ_Ｆ１）
に予め充電され、出力整定段階の最初には、キャパシタ
Ｃ１１の最も左のプレートが接地点に短絡される。これ
は、図８の回路において、ｔ＝０＋において、回路の入
力ノードＩの入力電圧ｖ_１が０からＶ_Ｆ（Ｖ_Ｆ１の一部
（fraction））にステップすると推定するのと等価であ
る。

【００３２】次に図８の回路をラプラス領域で分析す
る。以下の表記が導入される。

【００３３】

【数２】

【００３４】上記の表記において、時定数τは、時間の
次元を有し、ＯＴＡが理想的であり（寄生極が存在せ
ず）、スイッチ抵抗がゼロである場合、システムの時定
数であると見做すことができる。Ｒ及びＣの値はそれぞ
れ対応する抵抗器及びキャパシタの抵抗及び容量を表わ
す。例えばＲ_１はスイッチＲ１の抵抗を表わし、Ｃ_１は
キャパシタＣ１の容量を表わす。また、ＧはＯＴＡのト
ランスコンダクタンスであり、一般的に周波数（又はラ
プラス領域におけるｓ）の関数である。ＯＴＡが、この
分析における関心のある周波数よりも遥かに高い周波数
においてのみ特異性特異点（singularities）を有する
場合、トランスコンダクタンスＧは一定の実数で近似で
きる。これらの表記を用い、ラプラス伝達関数Ｈ（ｓ）
＝Ｖ_ｏ／Ｖ _１（Ｖ_ｏはノードＯの電圧であり、Ｖ_１は回
路の入力ノードＩの電圧である）は解析的（analytical
ly）に決定することができる。

【００３５】

【数３】

【００３６】妥当な精度（６．．．７ビットよりも良
い）内での整定は、主として伝達関数の支配的な極（do
minant pole）によって決定される。この極の値は一次
のパデ近似（Pade' approximation）を用いて推定する
ことができる。

【００３７】

【数４】

【００３８】Δτ_１２の関数としての支配的な極の移動
は、極−零点対（pole-zero doublet）を発生する時定
数不一致（Δτ_１２≠０）に依る。時定数不一致の影響
を正確に評価するために、（Δτ_１２＝０のための）非
摂動的伝達関数は以下の通りとなる。

【００３９】

【数５】

【００４０】ｓ＝０の近傍における誤差Ｅ（ｓ）のため
の一次の有利多項式（rational polynomial）近似は、
以下の通りとなる。

【００４１】

【数６】

【００４２】ここで、摂動的（perturbed）出力誤差は
Ｅ（ｓ）×Ｈ_０（ｓ）／ｓ伝達関数の逆ラプラス変換と
して求められる。式（５）から、Ｈ＝Ｈ_０＋Ｈ_０Ｅが導
かれる。整定段階をモデル化するステップ関数における
応答は

【００４３】

【数７】

【００４４】通常、スイッチ時定数は、ＯＴＡ時定数よ
りも小さく、ＯＴＡ出力における寄生負荷はスイッチト
容量よりも小さい。さらに、ＯＴＡトランスコンダクタ
ンスは、整定性能に関係ある周波数において（即ち、単
一極ＯＴＡ近似において）実数であり、一定である。こ
の場合、ｐ及びｂの値は小さく、τが実数であり、非摂
動的な場合における整定誤差（スイッチ抵抗なし）は

【００４５】

【数８】

【００４６】従って、総合的整定誤差は

【００４７】

【数９】

【００４８】ここで、

【００４９】

【数１０】

【００５０】上記の分析に基づき、以下の結論が得られ
る。第１に、負荷及び帰還スイッチの時定数が、式
（８）のように、等しくできれば、２つの整定誤差を等
しくすることができる。但し、負荷スイッチ時定数が式
（９）のようにＯＴＡ時定数よりも小さいことが条件で
ある。

【００５１】

【数１１】

【００５２】この場合、実際のスイッチを備えた回路の
整定性能は、理想的なスイッチを備えた回路の整定性能
と等しい。この場合の伝達関数は式（１０）に示す如く
であり、さらに洗練されたＯＴＡモデル（高次のシステ
ム近似（higher order system approximation））であ
って、理想的な伝達関数の特異点が保たれる。

【００５３】

【数１２】

【００５４】（１０）式の余分の極−零点対は、

【００５５】

【数１３】

【００５６】とすることにより補償することができ、或
いは回路要素パラメータ

【００５７】

【数１４】

【００５８】に変換することができる。この式は、完全
な極−零点キャンセレーション（pole-zero cancellati
on）のためには、スイッチ抵抗をＯＴＡトランスコンダ
クタンスの逆数と一致させることが必要であることを示
す。この場合、近似的キャセレーション（approximate
cancellation）でも足りる。

【００５９】そこで、以下のような設計手順が可能とな
る。最初に、理想的な場合（スイッチ抵抗無し）におけ
る所望の誤差以内での最適整定のためのＯＴＡ（複数極
近似（mutiple pole approximation））を設計し、次に
Δτ_１２＝０であり、かつｐ＜（１＋ｆ）を満たすよう
に、スイッチのサイズを定める。これは下記の式と等価
である。

【００６０】

【数１５】

【００６１】ここで、

【００６２】

【数１６】

【００６３】であり、またここで、極−零点補償（pole
-zero compensation）のためには

【００６４】

【数１７】

【００６５】である。

【００６６】スイッチが同じチャンネル長のＮＭＯＳト
ランジスタを用いて構成された場合、スイッチの幅の比
はＷ_２／Ｗ_１＝Ｒ_１／Ｒ_２で与えられる。ａ＝２， ｂ
＝０， ｆ＝１である特定の場合（パイプライン、スイ
ッチトキャパシタＡＤＣでは典型的な場合である）、Ｗ
_１／Ｗ_２＝１／４、であり、Ｒ_１＜１０／Ｇとなる。−
１／ｐτにおいて高周波数極−零点対をも補償するため
には、

【００６７】

【数１８】

【００６８】と言う条件を付加することができる。

【００６９】従って、好ましい設計手順では、負荷スイ
ッチの時定数及び帰還スイッチの時定数が等しく、これ
により整定を改善するように、スイッチのサイズが決め
られる。この点で従来のスイッチトキャパシタ回路設計
アプローチ（回路設計に当たり、スイッチの時定数が一
般的に無視され、スイッチのサイズが互いに独立に定め
られる。）とは異なる。本発明の好ましい設計手順を、
従来のスイッチのサイズ決定方法（即ち、この場合Ｗ_１
／Ｗ_２＝１／２）と比較すれば、好ましい設計手順の７
ビット精度の整定時間の改善は、単一極ＯＴＡモデルに
対し２τよりも大きい。これは、この技術を用いた７ビ
ットＡＤＣのサンプリング・レートにおいて、２０％の
改善をもたらす。ＯＴＡが最適の整定のために補償され
ると、改善幅はさらに大きくなる。

【００７０】例えば、図９に示されるサンプル・ホール
ド回路は、図３の回路とゲインが同様であるが、図３の
帰還スイッチ４１９及び負荷スイッチ４２１が、図９で
は帰還スイッチ５１９及び負荷スイッチ５２１に置き換
えられ、帰還スイッチ５１９及び負荷スイッチ５２１は
サイズが上記の好ましい設計手順に関して説明したよう
に、整定を改善するために、最適に定められている点で
異なる。具体的には、スイッチ５１９及び５２１の幅は
下記の式で与えられる。

【００７１】

【数１９】

【００７２】図９の回路は負荷段に単一のキャパシタ４
１５のみを含む。図９の回路一つの変形例において、図
１０の回路の負荷段は２つの並列なキャパシタ５１５及
び５１７を含む。キャパシタ５１５及び５１７の各々は
それぞれの負荷スイッチ５２１及び５２３を介してＯＴ
Ａ４００の出力ノードに結合されている。図１０の回路
の他の部分は、図９と同様に構成されている。負荷スイ
ッチ５２１及び５２３はサイズが、上記の好ましい設計
手順に従って、負荷キャパシタ５１５及び５１７の各々
に関し、両方の負荷枝路の時定数がτ_２等しく、Δτ
_１２＝０であり、これにより整定を改善するように、定
められている。負荷スイッチ５２１及び５２８の幅Ｗ
_２ｄ及びＷ_２ｅは以下のように設定されている。

【００７３】

【数２０】

【００７４】好ましい設計手順のサイズ決定原理は、帰
還段に帰還スイッチを含まない従来のスイッチトキャパ
シタ回路の整定を改善するために適用し得る。例えば、
Gregorian外の文献のFig. 6に示される従来から公知の
スイッチトキャパシタ積分器は帰還段に、対応する帰還
スイッチを含まない。帰還段のキャパシタは対応するＯ
ＴＡの出力に直接結合されている。

【００７５】従って、図１１に示される本発明の他の実
施の形態においては、Gregorian外の文献のFig. 6に示
されるようなスイッチトキャパシタ積分器が、回路の帰
還段に挿入され、ゲートが電圧供給源Ｖｄｄに直接結び
付けられ、従って常にオン状態にあるたダミートランジ
スタ５３１を含むものとして構成されている。ダミート
ランジスタ５３１は帰還段に挿入され、ノードキャパシ
タＣ１をＯＴＡ出力ノードに接続し、時定数整合を考慮
乃至補償するために挿入されている。ダミートランジス
タ５３１及び負荷トランジスタ５２１は、図９を参照し
て説明したようにサイズが定められている。

【００７６】従って、従来から公知のスイッチトキャパ
シタ積分器（典型的には帰還スイッチを含まない）を、
帰還段に挿入されたダミートランジスタを含ませるよう
に改変し、これにより、整定を改善するために本発明の
好ましい設計手順を適用することができる。なお、図１
１の他の部材は、図３の回路と同様に構成されている。
但し、ＮＭＯＳトランジスタ４０５及び４１９は図１１
には含まれていない。

【００７７】好ましい設計手順のサイズ決定原理はま
た、複合（compound）スイッチトキャパシタ回路の整定
にも適用し得る。例えば、Laker外の文献のFig. 8-37
(c)は従来から公知の、低域通過フィルタとして構成さ
れた複合スイッチトキャパシタ回路を示している。この
複合スイッチトキャパシタ回路は、帰還スイッチと直列
のキャパシタから成る第１の帰還ループと、直列接続さ
れた帰還スイッチを伴わないキャパシタから成る第２の
帰還ループとを含む帰還段を有する。図１２に示される
本発明の他の好ましい実施の形態では、スイッチトキャ
パシタ低域通過フィルタが好ましい設計手順のサイズ決
定原理を用いて構成されている。

【００７８】図１２の回路は、帰還スイッチ５４９と直
列に結合されたキャパシタ５４３から成る第１の帰還ル
ープを含む複数の帰還ループを有する。キャパシタ５４
３は、ＮＭＯＳトランジスタ５４７を介してＯＴＡ４０
０の反転入力に結合された第１のプレートと、第１ＮＭ
ＯＳ帰還スイッチ５４９の第１の端部に結合された第２
のプレートとを含む。帰還スイッチ５４９の第２の端部
は、ＯＴＡ４００の出力に結合されている。帰還スイッ
チ５４９は、上記のように、好ましい設計手順に従っ
て、サイズが定められている。図１２の第１の帰還ルー
プは、上記の従来から公知の複合スイッチトキャパシタ
回路の、帰還スイッチと直列接続されたキャパシタを含
む第１の帰還ループに対応する。

【００７９】図１２のスイッチトキャパシタ低域通過フ
ィルタの第２の帰還ループは、上記の従来から公知の複
合スイッチトキャパシタ回路の、直列接続された帰還ス
イッチを伴わないキャパシタを含む（即ちキャパシタが
直接ＯＴＡ４００の出力に接続されている）第２の帰還
ループに対応する。図１２のこの第２の帰還ループに
は、キャパシタ５４５と直列にダミートランジスタ５４
１が挿入されている。キャパシタ５４５は、ＯＴＡ４０
０の非反転入力に接続された第１のプレートと、ダミー
スイッチ５４１の第１の端部に結合された第２のプレー
トとを含む。ダミースイッチ５４１の第２の端部はＯＴ
Ａ４００の出力に結合されている。回路の他の部分は、
図１１と同様である。但し、ＯＴＡ４００の非反転入力
が接地点に直接結合され、ＮＭＯＳトランジスタ４０３
の第２の端部に直接結び付けられていない。

【００８０】負荷スイッチ５２１、帰還スイッチ５４９
及びダミースイッチ５４１は、整定を改善するための好
ましい設計手順のサイズ決定原理に基づいて、サイズが
定められている。帰還回路網が、単一極的振舞を有し、
負荷時定数と等しい時定数を有することを保証するため
に、ダミースイッチ５４１が上記のように挿入されてい
る。回路網が単一極的振舞を維持することを保証するた
めに、第１及び第２の帰還ループの時定数は同じ値を有
する必要がある。従って、図１２の帰還回路網が図７及
び図８の帰還回路網と等価であると見做し得るために、
以下の関係が成立する必要がある。

【００８１】

【数２１】

【００８２】図１２の帰還回路網の等価パラメータ値
は、以下の式で与えることができる。

【００８３】

【数２２】

【００８４】従って、スイッチの幅は以下の式で決定さ
れる。

【００８５】

【数２３】

【００８６】従って、幅Ｗ_１、従って幅Ｗ_１ａ及びＷ
_１ｂは、整定性能を改善するために、好ましい設計手順
のサイズ決定原理を用いて、決定することができる。上
記の分析において、Ｒ_１ａ及びＲ_１ｂはそれぞれスイッ
チ５４９及び５４１の抵抗を表わし、Ｒ_１は帰還回路網
の等価抵抗を表わし、Ｃ１は帰還回路網の等価容量を表
わし、Ｗ_１は帰還回路網の等価ＭＯＳトランジスタスイ
ッチの幅を表わす。

【００８７】また、先に述べた分析に基づいて、以下の
結論が得られる。ＯＴＡが単一極モデルにより近似され
るようにそのサイズが決定されるものと推定すると、Δ
τ_{１ ２}＞０とすることにより整定誤差をさらに改善する
ことができる。しかし、誤差をより小さな値に保つため
に、Δτ_１２及びτの値はＯＴＡの動作条件の範囲で追
従しなければならない。ｒ＝Δτ_１２／τの最適の値
は、所望の整定誤差の関数として数値的に決定し得る。
例えば、ａ＝２、ｂ＝０、ｋ＝０．４及びｆ＝１に対し
て、７ビットの精度が必要であれば、整定時間ｔ_ｓは以
下の陰関数（implicit equation）で求められる。

【００８８】

【数２４】

【００８９】ｔ_ｓ／τを最小にするｒの最適の値を求
め、この値を用いて、スイッチ抵抗を求めることができ
る。一般的に、最適値ｒ_opt＞０である。この特定のケ
ースでは、ｒ_opt＝１．２５であり、ｔ_ｓ／（２τ）＝
３．０２であり（Δτ_１２＝０に対してｔ_ｓ／（２τ）
_０＝５．５５）、ＯＴＡに対して単一極である。Ｒ_１と
Ｒ_２の関係は、Ｒ_１−４Ｒ_２＝７．５／Ｇとなる。解の
一つは、Ｒ_２＝０．５／Ｇ及びＲ_１＝９．５／Ｇ＝１．
９Ｒ_２である。従って、第２の好ましい設計手順に従
い、それぞれの時定数間の差がゼロよりも大きければ、
最適整定を更に改善することができる。これは、Ｒ_１及
びＲ_２を、Ｇに関して制御することにより達成すること
ができる。

【００９０】一般に、帰還スイッチ及び負荷スイッチの
抵抗が、１／Ｇ（ＯＴＡトランスコンダクタンスの逆
数）の値を追従するようにされれば、ＯＴＡ及びスイッ
チに関連した特異点に基づく整定に関する最適の伝達関
数を得ることができる。この場合、負荷容量及び帰還の
ための値及び対象となる周波数におけるすべての特異点
のためのＯＴＡのための良好なモデルが必要である。最
適の整定の問題は、帰還及び負荷スイッチの幅に関し整
定時間を最適化する問題となる。

【００９１】例えば、帰還及び負荷スイッチの抵抗がそ
れぞれＲ_１及びＲ_２であり、抵抗が一定であるとすれ
ば、例えばＯＴＡバイアス電流の変化によりＧが増加す
ると、支配的な極（dominant pole）の周波数が修正さ
れ、スイッチによる極の周波数が一定に保たれ、即ちＧ
の変化とスケールしない。もしも第１のケースにおい
て、システムが整定に関し最適に補償されたとすれば、
第２のケースにおいて、Ｇの増加に伴い、オーバーシュ
ートが起こり、最適な整定時間よりも大幅に悪い整定時
間が生じるかも知れない。従って、スイッチ抵抗を、Ｏ
ＴＡトランスコンダクタンスの逆数により、温度、電圧
及び技術変化の範囲において、追従（track）されなけ
ればならない。

【００９２】この更なる実施の形態の抵抗−トランスコ
ンダクタンス構成は調整（trimming）ループを用いるこ
とにより得ることができる。一つの実施の形態では、図
１３に示すように、調整ループがゲートオーバドライブ
電圧を制御する。他の可能性が図１４に示されている。
図１４では、多くのスイッチを並列に接続することによ
り、スイッチ抵抗が離散ステップ的乃至段階的に調整さ
れる。ある調整ステップでは、トランジスタの一部のみ
がスイッチングに用いられ、他のものは常にオフであ
る。

【００９３】より詳細には、図１３及び図１４の回路
は、トランスコンダクタンスを帰還及び負荷抵抗で追従
する方法を示している。スイッチ抵抗を変えるには、ス
イッチオーバドライブ電圧を変えても良く、帰還及び負
荷回路網のスイッチに接続された網目（mesh）の一部で
あるトランジスタの幾つかをオン／オフしても良く、或
いはこれら双方の組合わせを用いても良い。

【００９４】図１３のスイッチトキャパシタ回路は図３
の回路と同様に構成されている。但し、図３の帰還及び
負荷スイッチ４１９及び４２１の代りに帰還及び負荷ス
イッチ６１９及び６２１が用いられ、図１３のＲ_１及び
Ｒ_２はそれぞれスイッチ６１９及び６２１の抵抗を表わ
す。図１３のスイッチトキャパシタ回路において、帰還
及び負荷スイッチ６１９及び６２１のゲートはチャージ
ポンプ６２３により制御される。この点は、従来のスイ
ッチトキャパシタ回路では帰還及び負荷スイッチはディ
ジタルバッファにより制御されることが多いのと対照的
である。図１３において、ＯＴＡ４００の出力はチャー
ジポンプ６２３の入力として提供され、チャージポンプ
６２３は、ＯＴＡの出力ノードの出力電圧に関係なく、
スイッチ６１９及び６２１のそれぞれのゲート−ソース
電圧を一定に保つ。その結果、スイッチの直列抵抗は
（基板効果（body effect）を無視すれば）オン状態に
おいて一定に保たれる。チャージポンプ６２３に供給さ
れるゲートオーバドライブ制御電圧は、調整ループ６２
５により、ＯＴＡトランスコンダクタンスの逆数に比例
するように、変更される。調整ループ６２５は合致した
（matched）スイッチの値と、合致したトランスコンダ
クタンス（又演算増幅器）の値を測定し、２つの測定さ
れた抵抗相互間の差が最小になるように、スイッチ６１
９及び６２１のオーバドライブ電圧を制御する。

【００９５】さらに詳細には、チャージポンプ６２３は
一般的な種類の回路であり、供給される電圧レベルを昇
圧し、供給された電圧レベルよりも高いレベルを持つ出
力電圧を提供する。そのような回路の例は、従来から公
知のブートストラップ回路等である。ブートストラップ
技術は典型的には例えばＮＭＯＳ集積回路のクロックを
昇圧するために用いられる。

【００９６】図１３の調整ループ６２５及び６５０に提
供される１／Ｇｍ及びＲ_１の値を得るには、当業者には
理解されるように、種々の方法を用いることができる。
例えば、レプリカ（replica）原理を用い、例えばスイ
ッチ６１９の特性に合致するスイッチ又は装置と、ＯＴ
Ａ４００の特性に合致する演算増幅器又は装置を設け
る。既知の電流をレプリカスイッチに注入し、レプリカ
スイッチ両端間の電圧を用い、抵抗Ｒ_１を得て、図１３
及び図１４の調整ループ６２５及び６５０に供給する。
同様の方法で、トランスコンダクタンスを測定するた
め、レプリカＯＴＡを、出力において、インピーダンス
が１／Ｇｍに等しくなるように、帰還を有するものとし
て結合しても良い。この出力抵抗の測定には、Laker外
の文献に開示されたような抵抗測定のための従来から公
知の方法を用いることができる。

【００９７】次に、調整ループ６２５に入力される情報
Ｒ_１及び１／Ｇｍがそれぞれ電圧で表わされるものとし
て、調整ループ６２５の動作方法の一例を説明する。例
えば、スイッチ６１９の抵抗Ｒ_１を表わす電圧がＯＴＡ
４００の１／Ｇｍを表わす電圧よりも大きければ、調整
ループ６２５からチャージポンプ６２３に供給されるゲ
ートオーバドライブ制御電圧が上昇する。その結果、チ
ャージポンプ６２３からスイッチ６１９及び６２１に供
給されるスイッチゲートオーバドライブ電圧が上昇す
る。レプリカバイアスされた（活性の（active）スイッ
チと同じゲートオーバドライブ電圧）レプリカスイッチ
は、より小さな抵抗を有することになる。このプロセス
は、チャージポンプ制御電圧を、Ｒ_１が１／Ｇｍに等し
くなるような値にする負帰還動作に対応する。なお、調
整ループ６２５は、発振しないようにせっきしなければ
ならない。また、一つの好ましい実施の形態では、Ｒ_１
が１／Ｇｍに等しくなるように、調整回路がゲートオー
バドライブ制御電圧を供給するが、別の実施の形態で
は、定数を１以外の何等かの値に設定することにより、
Ｒ１が１／Ｇｍに単に特定の関係を有するに過ぎないよ
うにされる。

【００９８】図１４のスイッチトキャパシタ回路は図３
の回路と同様に構成されている。但し、図１３の帰還ス
イッチ４１９及び負荷スイッチ４２１の代りに複数の並
列接続されたスイッチが用いられている。また図３のＮ
ＭＯＳスイッチ４１７もまた複数の並列接続されたスイ
ッチに置き換えられている。スイッチとしては、如何成
る種類のものでも良く、またスイッチの回路網（スイッ
チをオン・オフすることで回路網の等価抵抗が変換する
ようなもの）であっても良い。図１４では、帰還スイッ
チ回路網が、キャパシタ４１３の第２のプレートとＯＴ
Ａ４１０の出力の間に接続され、並列に結合された帰還
スイッチ７１０、７１１、．．．７１ｎから成る。帰還
スイッチのゲート電圧は離散ステップ調整ループ６５０
により制御される。同様に、負荷スイッチ回路網は、Ｏ
ＴＡ４００の出力とキャパシタ４１５の第１のプレート
の間に接続された、複数の並列に結合された負荷スイッ
チ８１０、８１１、．．．８１ｎから成る。負荷スイッ
チのゲート電圧もまた、離散ステップ調整ループ６５０
により制御される。帰還スイッチ及び負荷スイッチの等
価オン状態抵抗Ｒ_１及び／又はＲ_２は、並列スイッチの
うちのオンにされるものの数を加減することにより増減
される。オンにされるスイッチの数は、等価スイッチ抵
抗Ｒ_１及びＲ_２がＯＴＡトランスコンダクタンスの逆数
に比例するように、離散ステップ調整ループ６５０によ
り制御される。なお、ＮＭＯＳトランジスタ４１７の代
りに用いられる、並列に結合されたスイッチスイッチ９
１０、９１１、．．．９１ｎを含むスイッチ回路網は前
の回路段の対応する離散ステップ調整ループにより制御
される。

【００９９】図１３に関して説明したのと同様に、離散
ステップ調整ループ６５０は合致したスイッチの抵抗と
合致したトランスコンダクタンスの値とを測定し、２つ
の測定された等価抵抗^＊Ｒ_１及びＧｍの差が最小になる
ように、オンにされるべきスイッチの数を制御する。唯
一の違いは、スイッチ抵抗が変更される方法（即ち、適
切なスイッチインピーダンスを得るために並列スイッチ
を接続又は分離すること）である。例えば、より多くの
トランジスタをオフにすることによりスイッチ抵抗が大
きくされ、より多くのトランジスタをオンにすることに
より、スイッチ抵抗が小さくされる。離散ステップ調整
ループ６５０は、スイッチ信号を送り、活性（active）
であるべきトランジスタのみをオンにし、スイッチ信号
を与えられない他のすべてのトランジスタはオフ即ち不
活性である。

【０１００】離散ステップ調整ループ６５０に供給され
るスイッチ７１ｎの抵抗Ｒ_１を表わす電圧が１／Ｇｍを
表わす電圧よりも小さければ、等価スイッチ抵抗を大き
くする必要がある。これは現に活性であるスイッチをオ
フにすることにより達成される。一方、スイッチ７１ｎ
の抵抗Ｒ_１を表わす電圧が１／Ｇｍよりも大きければ、
等価スイッチ抵抗を小さくする必要がある。これは現に
不活性であるスイッチをオンにすることにより達成され
る。

【０１０１】なお、図１３及び図１４の回路の各々にお
いて、調整ループは一つだけ必要とされる。一つのスイ
ッチ抵抗がトランスコンダクタンスと合致すれば、これ
らの特定の抵抗及びトランスコンダクタンス値に基づい
て回路の他の部分は直接スケールされからである。例え
ば、トランスコンダクタンスを２倍とすべきである場
合、２つのトランスコンダクタンスユニット及び２倍の
数のスイッチをそれぞれ並列に接続すれば良い。

【０１０２】第１の実施の形態の好ましい設計手順に関
して上記したように、スイッチ直列抵抗に関係する、異
なる時定数を合致させることにより、整定時間が改善さ
れ、ＯＴＡ出力における総合的影響が打消される。対応
する分析により、ＯＴＡ帰還ループからのスイッチ−キ
ャパシタの時定数を、ＯＴＡ負荷部からのスイッチ−キ
ャパシタの時定数に合致させることにより、より良い
（短い）整定時間が得られることが分かる。２つの時定
数を合致させるために、支配的ＭＯＳスイッチ（帰還及
び負荷）が同じノードに接続されて、同じスイッチゲー
トオーバドライブ電圧を保証する。幸いに、多くのスイ
ッチトキャパシタ回路においては、この点が満足されて
いる。（例えば無損失スイッチトキャパシタ積分器のよ
うに）帰還回路網を出力に接続するスイッチが含まれて
いないときは、時定数整合を考慮したダミーＭＯＳスイ
ッチを用いることができる。このスイッチは、負荷スイ
ッチと同じノードに接続しなければならない。帰還及び
負荷時定数の合致により、最適の整定のために、内部Ｏ
ＴＡ極を利用することが可能になる。

【０１０３】更なる、第２の実施の形態に関連して上述
したように、ＯＴＡ極とともに、最適の整定極構成を生
じるように、２つの時定数を定めることができる。これ
は、（ゲートオーバドライブ電圧又は抵抗スイッチング
により）スイッチ・オン抵抗を制御することにより達成
することができる。ループは直接又は間接に（レプリカ
原理により）ＯＴＡトランスコンダクタンスを検知し、
スイッチ・オン抵抗を調整して、２つの積を一定にす
る。

【０１０４】

【発明の効果】本発明の実施の形態によれば、出力スイ
ッチ時定数や帰還スイッチ時定数がＯＴＡ−Ｃ時定数に
近付く場合にも、帰還スイッチ時定数により出力スイッ
チ時定数の影響が補償される。これにより、すべてＮＭ
ＯＳで構成した回路において、ダイナミックレンジが広
くなり、及び／又は速度が高くなる。上記したサイズ決
定原理を適用することにより、従来から公知のアプロー
チに基づく回路がより高い周波数においても機能を発揮
する（同じ比を用いてＮ及びＰトランジスタの幅をスケ
ールすることにより）。特に７ビットパイプラインＡＤ
Ｃのサンプリング周波数において２０％の改善を得るこ
とができる。

【０１０５】以上本発明について説明したが、本発明に
は種々の改変が可能である。そのような改変は本発明の
精神及び範囲からの逸脱と見做されるべきではない。当
業者に自明のそのような改変はすべて請求の範囲に含ま
れることが意図されている。

【図面の簡単な説明】

【図１】 演算トランスコンダクタンス増幅器を含む従
来のスイッチトキャパシタ回路を示す。

【図２】 図１のＣＭＯＳスイッチの詳細を示す。

【図３】 図１の従来のスイッチトキャパシタ回路であ
って、対応するＣＭＯＳトランジスタがＮＭＯＳトラン
ジスタに置き換えられたものを示す。

【図４】 スイッチ制御電圧を提供するための、電圧逓
倍器及びレベルシフタを含む、従来のすべてＮＭＯＳの
スイッチトキャパシタ回路を示す。

【図５】 スイッチ制御電圧を提供するチャージポンプ
を含む、従来のすべてＮＭＯＳのスイッチトキャパシタ
回路を示す。

【図６】 出力段がカットされた演算トランスコンダク
タンス増幅器を含む従来のスイッチトキャパシタ回路を
示す。

【図７】 出力整定段階にある演算トランスコンダクタ
ンス増幅器を含む好ましい実施の形態のスイッチトキャ
パシタ回路を示す図であって、ＮＭＯＳスイッチを象徴
的に抵抗で表わす図である。

【図８】 図７の等価回路を示す図であって、対応する
入力回路網を含み適切なスイッチが省略された図であ
る。

【図９】 整定を改善するため、本発明の好ましい設計
手順によりサイズが定められた帰還及び負荷トランジス
タスイッチを含むスイッチトキャパシタ回路を示す。

【図１０】 整定を改善するため、本発明の好ましい設
計手順によりサイズが定められた、複数の並列接続され
た負荷トランジスタスイッチ及び帰還トランジスタスイ
ッチを含むスイッチトキャパシタ回路を示す。

【図１１】 整定を改善するため、本発明の好ましい設
計手順によりサイズが定められた、負荷トランジスタス
イッチ及び挿入された帰還ダミートランジスタスイッチ
を含む好ましい実施の形態のスイッチトキャパシタ回路
を示す。

【図１２】 整定を改善するため、挿入された帰還ダミ
ートランジスタスイッチを有する少なくとも第１及び第
２の帰還ループの一つを含む、低域通過フィルタとして
構成された好ましい実施の形態の複合スイッチトキャパ
シタ回路を示す。

【図１３】 ゲートオーバドライブ電圧を制御するため
の調整ループを備えた抵抗−トランスコンダクタンス構
成を有する好ましい実施の形態のスイッチトキャパシタ
回路を示す。

【図１４】 それぞれ並列接続されており、離散ステッ
プ調整ループにより制御される、負荷トランジスタスイ
ッチ及び帰還トランジスタスイッチを備えた抵抗−トラ
ンスコンダクタンス構成を有する好ましい実施の形態の
スイッチトキャパシタ回路を示す。

【符号の説明】

４００ 演算トランスコンダクタンス増幅器（ＯＴ
Ａ）、 Ｃ１１，Ｃ１１Ｂ，Ｃ１２，Ｃ１２Ｂ，Ｃ２
Ａ，Ｃ２Ｂ，Ｃ２Ｃ，ＣＩ，ＣＯ キャパシタ、 Ｒ
１,Ｒ１１，Ｒ２，Ｒ２Ａ 抵抗器。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 501377092 785 Ｎｏｒｔｈ Ｍａｒｙ Ａｖｅｎｕ ｅ Ｓｕｎｎｙｖａｌｅ， ＣＡ 94086 −2909， Ｕ．Ｓ．Ａ.

Claims (21)

【特許請求の範囲】
1. 【請求項１】 入力端子及び出力端子を有し、入力端子
   に供給された信号を増幅し、増幅された信号を出力端子
   に提供する演算トランスコンダクタンス増幅器と、 上記増幅された信号に基づいて上記入力端子に帰還信号
   を提供し、第１のスイッチトキャパシタを含み、第１の
   時定数を有する帰還部と、 負荷部とを備えた回路であって、 上記負荷部は、上記増幅された信号を回路の出力として
   提供し、第２のスイッチトキャパシタを含み、第２の時
   定数を有し、 上記第１の時定数が第２の時定数と合致して回路の整定
   を改善する回路。
2. 【請求項２】 上記第１及び第２のスイッチトキャパシ
   タがそれぞれのトランジスタを介して上記演算トランス
   コンダクタンス増幅器の出力端子に結合され、 上記第１の時定数と第２の時定数が合致するように上記
   トランジスタのチャンネルの幅と長さが定められている
   請求項１の回路。
3. 【請求項３】 上記負荷部は、それぞれトランジスタを
   介して上記演算トランスコンダクタンス増幅器の出力端
   子に結合された複数の並列接続された第２のスイッチト
   キャパシタを有する請求項２の回路。
4. 【請求項４】 上記トランジスタがＮＭＯＳトランジス
   タである請求項３の回路。
5. 【請求項５】 上記負荷部が、上記第２のスイッチトキ
   ャパシタを上記演算トランスコンダクタンス増幅器の出
   力端子に結合するトランジスタを含み、 上記帰還部が、常時オン状態にあり、上記帰還部に挿入
   されて上記第１のスイッチトキャパシタを上記演算トラ
   ンスコンダクタンス増幅器の出力端子に結合するダミー
   トランジスタを含む請求項１の回路。
6. 【請求項６】 上記ダミートランジスタ及び上記トラン
   ジスタがＮＭＯＳトランジスタであり、そのサイズが、
   上記第１の時定数と第２の時定数とが合致するように定
   められている請求項５の回路。
7. 【請求項７】 上記帰還部が、抵抗Ｒ_１及びチャンネル
   幅Ｗ_１を有する第１のトランジスタと直列に結合された
   上記第１のスイッチトキャパシタを備え、 上記負荷部が、抵抗Ｒ_２及びチャンネル幅Ｗ_２を有する
   第２のトランジスタと直列に結合された上記第２のスイ
   ッチトキャパシタを備え、 上記第１及び第２のトランジスタのチャンネルの長さが
   同じであり、Ｗ_２／Ｗ _１がＲ_１／Ｒ_２と等しく、これに
   より上記第１及び第２の時定数が合致する請求項１の回
   路。
8. 【請求項８】 上記第１及び第２のトランジスタがＮＭ
   ＯＳトランジスタである請求項７の回路。
9. 【請求項９】 演算トランスコンダクタンス増幅器と、
   第１のスイッチトキャパシタを有する帰還段と、第２の
   スイッチトキャパシタを有する負荷段とを含む回路の整
   定を改善する方法であって、 上記帰還段の時定数を、上記負荷段の時定数と合致させ
   ることを含む整定改善方法。
10. 【請求項１０】 上記第１及び第２のスイッチトキャパ
    シタがそれぞれのトランジスタにより演算トランスコン
    ダクタンス増幅器の出力に結合されており、 上記トランジスタとして、上記第１及び第２の時定数を
    合致させるようなチャンネル幅及び長さを有するものが
    提供される請求項９の整定改善方法。
11. 【請求項１１】 上記トランジスタがＮＭＯＳトランジ
    スタである請求項１０の整定改善方法。
12. 【請求項１２】 上記負荷部が、上記第２のスイッチト
    キャパシタを、上記演算トランスコンダクタンス増幅器
    の出力にに結合するトランジスタを含み、 上記合致させるステップにおいて、 常にオン状態のダミートランジスタが帰還部に挿入し、
    上記第１のスイッチトキャパシタを上記演算トランスコ
    ンダクタンス増幅器の出力に結合し、 上記ダミートランジスタ及び上記トランジスタとして、
    上記第１及び第２の時定数が合致するようなチャンネル
    幅及び長さを有するものを提供する請求項９の整定改善
    方法。
13. 【請求項１３】 上記ダミートランジスタ及び上記トラ
    ンジスタがＮＭＯＳトランジスタである請求項１２の整
    定改善方法。
14. 【請求項１４】 入力端子及び出力端子を有し、入力端
    子に供給された信号を増幅し、増幅された信号を出力端
    子に提供する演算トランスコンダクタンス増幅器と、 上記増幅された信号に基づいて上記入力端子に帰還信号
    を提供し、第１のスイッチトキャパシタを含み、第１の
    時定数を有する帰還部と、 負荷部とを備えた回路であって、 上記負荷部が、上記増幅された信号を回路の出力として
    提供し、第２のスイッチトキャパシタを含み、第２の時
    定数を有し、 上記第１の時定数が上記第２の時定数よりも大きく、こ
    れにより回路の整定を改善する回路。
15. 【請求項１５】 上記第１及び第２のスイッチトキャパ
    シタがそれぞれのトランジスタを介して上記演算トラン
    スコンダクタンス増幅器の出力端子に結合され、 上記トランジスタのオン状態における抵抗が上記演算ト
    ランスコンダクタンス増幅器に基づいて制御される請求
    項１４の回路。
16. 【請求項１６】 さらに上記演算トランスコンダクタン
    ス増幅器のトランスコンダクタンスに基づき、トランジ
    スタのゲートにゲート電圧を供給するゲート電圧制御器
    を含む請求項１５の回路。
17. 【請求項１７】 上記ゲート電圧制御器が、 上記演算トランスコンダクタンス増幅器の出力端子に結
    合され、上記トランジスタに一定のゲート電圧を与える
    チャージポンプと、 上記演算トランスコンダクタンス増幅器のトランスコン
    ダクタンスに基づいて、選択されたレベルにおいて一定
    のゲート電圧を与えるように、上記チャージポンプを制
    御する調整ループとを有する請求項１６の回路。
18. 【請求項１８】 上記演算トランスコンダクタンス増幅
    器の上記出力端子における増幅された信号の電圧レベル
    が変化しても、上記チャージポンプが上記選択されたレ
    ベルにおいて一定のゲート電圧を維持する請求項１７の
    回路。
19. 【請求項１９】 上記トランジスタがＮＭＯＳトランジ
    スタである請求項１８の回路。
20. 【請求項２０】 上記帰還部が、上記第１のスイッチト
    キャパシタと上記演算トランスコンダクタンス増幅器の
    上記出力端子の間に結合された、複数の並列接続された
    第１のトランジスタを含み、上記負荷部が、上記第２の
    スイッチトキャパシタと上記演算トランスコンダクタン
    ス増幅器の上記出力端子の間に結合された、複数の並列
    接続された第２のトランジスタを含み、 上記ゲート電圧制御器が、上記演算トランスコンダクタ
    ンス増幅器の上記トランスコンダクタンスに基づいて、
    複数のゲート電圧を提供して、上記第１及び第２のトラ
    ンジスタを選択的にオン／オフし、これにより上記第１
    の時定数が上記第２の時定数よりも大きくなるように、
    上記第１及び第２のトランジスタのオン抵抗を制御する
    離散ステップ調整ループを含む請求項１６の回路。
21. 【請求項２１】 上記第１及び第２のトランジスタがＮ
    ＭＯＳトランジスタである請求項２０の回路。