RU119190U1

RU119190U1 - Аналого-цифровой преобразователь

Info

Publication number: RU119190U1
Application number: RU2011142288/08U
Authority: RU
Inventors: Антон Николаевич Кривоногов; Евгений Николаевич Константинов
Priority date: 2011-10-19
Filing date: 2011-10-19
Publication date: 2012-08-10

Abstract

Аналого-цифровой преобразователь, содержащий n-разрядный блок преобразования, отличающийся тем, что в него дополнительно введены n-1 от 1- до n-1-разрядных блоков преобразования, n+1 n-разрядных мультиплексоров, n-разрядный приоритетный шифратор, RS триггер и схема И, выходы блоков преобразования образованы n информационными выходами и выходом со схемы сравнения (СС), причем выходы СС блоков преобразования соединены с информационными входами приоритетного шифратора таким образом, что выход СС первого блока преобразования соединен с xn информационным входом приоритетного шифратора, выход схемы сравнения со второго блока преобразования соединен с х(n-1) информационным входом приоритетного шифратора и так далее до (n-1)-го блока преобразования, на информационный вход х1 приоритетного шифратора подключен высокий потенциал напряжения, соответствующий логической единице, а также выходы СС блоков преобразования 1, 2,…, n соответственно соединены с информационными входами xn, х(n-1),…, х1 одного из мультиплексоров, его выход соединен с входом R RS триггера, на вход S которого и вход разрешения Е1 приоритетного шифратора подключена шина запуск, выход RS триггера Q соединен с одним из входов схемы И, на другой вход которой подключена шина тактовых импульсов, выход схемы И подключен к входам Т. имп блоков преобразования, информационные выходы 1, 2,…, n блоков преобразования 1, 2,…, n соответственно соединены с информационными входами n, n-1,…, 1 мультиплексоров n, n-1,… 1, выход y1, y2,…, yk приоритетного шифратора соединен с соответствующим адресным входом A1, A2,…, Ak мультиплексоров, к измерительному входу Ux блоков преобразования подключена шина с вх�

Description

Полезная модель относится к вычислительной технике и может быть использована в качестве входных устройств вычислительных комплексов, и при регистрации быстропротекающих процессов.

Известен аналого-цифровой преобразователь (АЦП), содержащий генератор тактовых импульсов, триггерный компаратор, демультиплексор, первый и второй реверсивный счетчик, постоянное запоминающее устройство, шифратор, дешифратор, блоки реверса и сброса [1]. В каждый тактовый момент времени, задаваемый генератором тактовых импульсов, преобразуемое аналоговое напряжение сравнивается с помощью компаратора с пороговыми значениями. Результат сравнения оперативно запоминается в регистрах реверсивных счетчиков, переполнение которых фиксируется в постоянном запоминающем устройстве и после дешифрации предъявляется в качестве выходной цифровой величины аналого-цифрового преобразователя.

Недостатком известного устройства является низкое быстродействие, обусловленное длительными процедурами выполнения логических операций сравнения, запоминания и сброса (приведения в исходное состояние) его элементов и узлов.

Наиболее близким по технической сущности к предполагаемой полезной модели является n-разрядный АЦП, содержащий устройство управления (УУ), схему сравнения (СС) и n-разрядный преобразователь код - напряжение (ПКН). УУ состоит из n-разрядного регистра Рг_n триггеров Тг_n, со схемами И. УУ, СС и n-разрядный ПКН

объединены в n-разрядный блок преобразования (БП) выходы которого образованы n-информационными выходами, являющимися выходами триггеров и выходом со схемы сравнения В начале работы триггер старшего разряда устанавливается в состояние 1, а все остальные в состояние 0. В первом такте работы АЦП СС входного напряжения U_x с эталонным U_эт, подаваемым с ПКН, и соответствующего единице старшего разряда, если U_x>U_эт, то на выходе СС не будет импульса, и в старшем разряде (триггер Тг_n) сохранится 1, если U_x<U_эт, то СС выдает импульс, который пройдя через СС установит Тгц в состояние 0, одновременно произойдет сдвиг в регистре Рг_n и единица перейдет в n-й разряд, что обеспечит подачу эталонного напряжения U_эт-1 с ПКН на СС. Таким образом, выполняются и все остальные n тактов работы АЦП. [2]

Недостатком прототипа является невысокое быстродействие. Для n-разрядного АЦП, составляющее n тактов.

Целью полезной модели является увеличение быстродействия АЦП. Поставленная цель достигается тем, что в известном n-разрядном АЦП, содержащем, n-разрядный БП, дополнительно введены n-1 от 1- до n-1-разрядных БП, n+1 n-разрядных мультиплексоров (МП), n-разрядный приоритетный шифратор (ПШ), RS триггер и схема И, причем выходы СС блоков преобразования соединены с информационными входами ПШ таким образом, что выход СС с первого БП соединен с xn информационным входом ПШ, выход СС со второго БП соединен с х(n-1) информационным входом ПШ и так далее до (n-1)-го БП на информационный вход х1 ПШ подключен высокий потенциал напряжения, соответствующий логической единице, а также выходы СС блоков преобразования 1, 2,…, n соответственно соединены с информационными входами xn, х(n-1),…, х1 одного из МП, его выход соединен с входом R RS триггера, на вход S которого и вход разрешения Е1 приоритетного шифратора подключена шина запуск, выход RS триггера Q соединен с одним из входов схемы И, на другой вход которой подключена шина тактовых импульсов, выход схемы И подключен к входам Т. имп блоков преобразования, выходы 1, 2,…, n блоков преобразования 1, 2,…, n соответственно соединены с информационными входами п, n-1,…, 1 МП n, n-1,…, 1, выход у1, у2,…, yk ПШ соединен с соответствующим адресным входом A1, A2,…, Ak мультиплексоров, к измерительному входу Ux блоков преобразования подключена шина с входным напряжением Ux, разряды цифрового кода сформированы выходными цепями мультиплексоров, начиная с n-го МП.

Новые узлы: n-1 от 1- до n-1-разрядных БП; n+1 n-разрядных МП; n-разрядный ПШ; RS триггер и схема И. Новые функциональные связи: выходы СС БП соединенные с информационными входами ПШ и информационными входами одного из мультиплексоров - МП стоп; 1… n информационных выходов блоков преобразования, соединенные с информационными входами остальных мультиплексоров; выходы ПШ соединенные с соответствующим адресными входами мультиплексоров;

выход МП стоп, соединенный с входом R RS триггера; его вход S и вход разрешения Е1 ПШ, соединенные с шиной запуск; выход RS триггера Q, соединенный с одним из входов схемы И на другой вход, которой подключена шина тактовых импульсов и ее выход, подключенный к входам Т. имп блоков преобразования.

Введение новых узлов и новых функциональных связей обеспечивает увеличение быстродействия АЦП за счет включения в процесс оцифровки входного напряжения одного из БП.

На фиг.1 представлена функциональная схема n-разрядного АЦП.

На фиг.2 приведена функциональная схема четырехразрядной реализации АЦП.

Устройство содержит RS триггер 1, схему И 2, блоки преобразования: четырехразрядный БП4 3; трехразрядный БПЗ 4; двухразрядный БП2 5; одноразрядный БП1 6; блок логической единицы 7, приоритетный шифратор 8, мультиплексор МП стоп 9, выходные мультиплексоры: МП1 10; МП2 11; МП3 12; МП4 13.

Выходы СС БП соединены с информационными входами ПШ 8 таким образом, что выход СС БП1 6 соединен с х1 информационным входом ПШ 8, выход СС с БП2 5 соединен с х2 информационным входом ПШ 8 и так далее, на информационный вход х4 ПШ 8 подключена логическая единица 7, а также выходы СС БП соединены с информационными входами МП стоп 9, таким образом что выход СС с БП1 6 соединен с х4 информационным входом МП стоп 9, выход СС с БП2 5 соединен с х3 информационным входом МП стоп 9 и так далее, информационные выходы БП соединены с информационными входами остальных мультиплексоров (МП1 10, МП2 11, МПЗ 12, МП4 13) таким образом, что информационный выход 1 БП1 6 соединен с информационным входом х4 МП4 13, выход 1 БП2 5 соединен с информационным входом х3 МП4 13, а выход 2 соединен с информационным входом х3 МПЗ 12 и так далее, выходы ПШ 8 соединены с адресными входами мультиплексоров таким образом что выход у1 соединен с входами А1, выход у2 соединен с входами А2, вход R RS триггера 1 соединен с выходом МП стоп 9, а на его вход S и вход разрешения Е1 ПШ 8 подключена шина запуск, выход RS триггера 1 Q соединен с одним из входов схемы И 2, на другой вход которой подключена шина тактовых импульсов с генератора тактовых импульсов (не указан), выход схемы И 2 подключен к входам Т.имп БП, на вход Ux БП подключена шина входного напряжения Ux.

АЦП реализует принцип выбора оптимального БП и работает следующим образом.

В первом такте работы АЦП по приходу импульса по шине запуск RS триггер 1 переводится в единичное состояние и подает на один из входов схемы И 2 логическую единицу, одновременно выходы СС блоков преобразования (БП1 6, БП2 5, БПЗ 4) вырабатывают импульсы, поступающие на информационные входы ПШ 8, ПШ 8 считывает значение информационных входов и генерирует код, поступающий на соответствующие адресные входы мультиплексоров МП стоп 9, МП1 10, МП 211, МПЗ 12 и МП4 13, тем самым подключая к их выходам один из БП. Работа БП описана в прототипе [2]. По окончании работы БП вырабатывает импульс на выходе СС, который, пройдя через МП стоп 9, переводит RS триггер 1 в нулевое состояние, и закрывает схему И 2. Цифровой код считывается с выходов мультиплексоров МП1 10, МП2 11, МПЗ 12, МП4 13, начиная с МП4 13, соответствующий значению младшего разряда цифрового кода.

В качестве примера приведено аналого-цифровое преобразование данным устройством напряжения соответствующего цифровому коду 0011.

В первом такте RS триггер 1 переводится в единичное состояние и подает на один из входов схемы И 2 логическую единицу, одновременно выходы СС блоков преобразования (БП1 6, БП2 5, БПЗ 4) вырабатывают импульсы, поступающие на информационные входы ПШ 8, ПШ 8 считывает значение информационных входов х1 - 1, х2 - 1, х3 - 0, х4 - 0, и генерирует код у2 - 0, y1 - 1, поступающий на соответствующие адресные входы мультиплексоров МП стоп 9, МП1 10, МП 2 11, МПЗ 12 и МП4 13, подключая к их выходам вход х2, обеспечивая работу БПЗ 4. За последующие 2 такта работы БПЗ формирует цифровой код, считываемый с выходов мультиплексоров МП1 10-3 разряд, МП2 11-2 разряд, МП1 12-1 разряд и МП1 13-0 разряд. Одновременно БПЗ вырабатывает импульс на выходе СС, который пройдя через МП стоп 9, переводит RS триггер 1 в нулевое состояние, и закрывает схему И 2.

На фиг.3 приведено соответствие подключения блоков преобразования к выходам мультиплексоров в зависимости от состояния информационных входов ПШ 8.

Полезным эффектом от использования устройства является увеличение быстродействия аналого-цифрового преобразования входного напряжения, за счет включения в его работу одного из БП.

Относительный выигрыш во времени аналого-цифрового преобразования η в общем виде можно оценить с помощью выражения:

где n - разрядность устройства, m - номер позиции старшей единицы в выходном цифровом коде. При m=0 относительный выигрыш во времени имеет свое максимальное значение . Если в выходном цифровом коде присутствует лишь одна единица, то относительный выигрыш η определяется из соотношения:

В данном случае при m=0 относительный выигрыш во времени имеет свое максимальное значение n.

Промышленная осуществимость предлагаемого АЦП обосновывается тем, что в примере его технической реализации используются известные по своему прямому функциональному назначению узлы и связи.

Источники информации:

1. Изобретение патент РФ 2028730, Аналого-цифровой преобразователь 1995 г. (аналог)

2. Гиттис Э.И., Пискулов Е.А. Аналого-цифровые преобразователи: Учеб. пособие для вузов. - M.: Энергоиздат, 1981. - 360 с. (стр.233-236) (прототип)

Claims

Аналого-цифровой преобразователь, содержащий n-разрядный блок преобразования, отличающийся тем, что в него дополнительно введены n-1 от 1- до n-1-разрядных блоков преобразования, n+1 n-разрядных мультиплексоров, n-разрядный приоритетный шифратор, RS триггер и схема И, выходы блоков преобразования образованы n информационными выходами и выходом со схемы сравнения (СС), причем выходы СС блоков преобразования соединены с информационными входами приоритетного шифратора таким образом, что выход СС первого блока преобразования соединен с xn информационным входом приоритетного шифратора, выход схемы сравнения со второго блока преобразования соединен с х(n-1) информационным входом приоритетного шифратора и так далее до (n-1)-го блока преобразования, на информационный вход х1 приоритетного шифратора подключен высокий потенциал напряжения, соответствующий логической единице, а также выходы СС блоков преобразования 1, 2,…, n соответственно соединены с информационными входами xn, х(n-1),…, х1 одного из мультиплексоров, его выход соединен с входом R RS триггера, на вход S которого и вход разрешения Е1 приоритетного шифратора подключена шина запуск, выход RS триггера Q соединен с одним из входов схемы И, на другой вход которой подключена шина тактовых импульсов, выход схемы И подключен к входам Т. имп блоков преобразования, информационные выходы 1, 2,…, n блоков преобразования 1, 2,…, n соответственно соединены с информационными входами n, n-1,…, 1 мультиплексоров n, n-1,… 1, выход y1, y2,…, yk приоритетного шифратора соединен с соответствующим адресным входом A1, A2,…, Ak мультиплексоров, к измерительному входу Ux блоков преобразования подключена шина с входным напряжением Ux, разряды цифрового кода сформированы выходными цепями мультиплексоров, начиная с n-го мультиплексора.