JPH04200016A - ２重積分型ａｄ変換器 - Google Patents
２重積分型ａｄ変換器Info
- Publication number
- JPH04200016A JPH04200016A JP33285990A JP33285990A JPH04200016A JP H04200016 A JPH04200016 A JP H04200016A JP 33285990 A JP33285990 A JP 33285990A JP 33285990 A JP33285990 A JP 33285990A JP H04200016 A JPH04200016 A JP H04200016A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- down counter
- comparator
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 22
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VYLMFRUDZGQCNT-QFIPXVFZSA-N 4-[[5-[[[(3s)-1-[(3-chlorophenyl)methyl]-2-oxopyrrolidin-3-yl]amino]methyl]imidazol-1-yl]methyl]benzonitrile Chemical compound ClC1=CC=CC(CN2C([C@@H](NCC=3N(C=NC=3)CC=3C=CC(=CC=3)C#N)CC2)=O)=C1 VYLMFRUDZGQCNT-QFIPXVFZSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、２重積分型ＡＤ変換器に関し、更に詳しくは
、変換出力の正負を表す符号の付加処理の改良に関する
。
、変換出力の正負を表す符号の付加処理の改良に関する
。
〈従来の技術〉
正負両極性になることかあるアナログ入力をデジタル信
号に変換して出力するのにあたっては、変換出力に正負
を表す符号が付加される。
号に変換して出力するのにあたっては、変換出力に正負
を表す符号が付加される。
従来のＡＤ変換器での正負を表す符号の付加処理にあた
っては、例えば最上位桁（ＭＳＤ）の値か０ならばその
まま出力し、１ならＭＳＤ以外のビットの１の補数をと
って加算器などて１を加算することにより２の補数を作
り、ＭＳＤとともに出力していた。
っては、例えば最上位桁（ＭＳＤ）の値か０ならばその
まま出力し、１ならＭＳＤ以外のビットの１の補数をと
って加算器などて１を加算することにより２の補数を作
り、ＭＳＤとともに出力していた。
これらの具体例を以下に示す。
変換結果力ｒｏ０１１０ Ｊ （７１合、ＭＳＤはｒＯ
Ｊなのでそのままｒｏｏｌｌｏ Ｊを出力する。
Ｊなのでそのままｒｏｏｌｌｏ Ｊを出力する。
これに対し、変換結果がｒｌｏｌｌｏ Ｊの場合は、Ｍ
ＳＤは「１」なのでＭＳＤ以外の残りのビットｒ０１１
０Ｊの「１」の補数ｒｌｏ０１Ｊをとり、これに「１」
を加算してｒｌｏｌｌＪを求めて２の補数とし、ＭＳＤ
ｒｌＪを符号ビットとして付加して「１［旧０」を出
力する。
ＳＤは「１」なのでＭＳＤ以外の残りのビットｒ０１１
０Ｊの「１」の補数ｒｌｏ０１Ｊをとり、これに「１」
を加算してｒｌｏｌｌＪを求めて２の補数とし、ＭＳＤ
ｒｌＪを符号ビットとして付加して「１［旧０」を出
力する。
〈発明が解決しようとする課題〉
しかしながら、このような従来の変換出力の正負を表す
符号の付加処理では、加算器を用いていることからその
分回路規模か大きくなり、また加算のための処理時間か
必要になるという問題かある。
符号の付加処理では、加算器を用いていることからその
分回路規模か大きくなり、また加算のための処理時間か
必要になるという問題かある。
本発明は、このような点に鑑みてなされたもので、その
目的は、加算器を用いない簡単な回路構成で極性符号付
き変換出力が得られる２重積分型ＡＤ変換器を実現しよ
うとするものである。
目的は、加算器を用いない簡単な回路構成で極性符号付
き変換出力が得られる２重積分型ＡＤ変換器を実現しよ
うとするものである。
く課題を解決するための手段〉
上記課題を解決する本発明は、
未知入力及び基準入力を選択的に積分する積分器と、
該積分器の出力信号と基準信号を比較するコンパレータ
と、 該コンパレータの出力信号か切換スイッチを介して選択
的に入力されるＤ型フリップフロップと、前記コンパレ
ータの出力信号またはＤ型フリップフロップの出力信号
をゲート信号としてクロックの送出を制御するゲート回
路と、 該ゲート回路から出力されるクロックをカウントし、そ
の最上位桁出力で前記切換スイッチを切換駆動するアッ
プダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基ついてアッ
プダウンカウンタの出力を選択するセレクタ、 とで構成されたことを特徴とするものである。
と、 該コンパレータの出力信号か切換スイッチを介して選択
的に入力されるＤ型フリップフロップと、前記コンパレ
ータの出力信号またはＤ型フリップフロップの出力信号
をゲート信号としてクロックの送出を制御するゲート回
路と、 該ゲート回路から出力されるクロックをカウントし、そ
の最上位桁出力で前記切換スイッチを切換駆動するアッ
プダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基ついてアッ
プダウンカウンタの出力を選択するセレクタ、 とで構成されたことを特徴とするものである。
く作用〉
アップダウンカウンタは、負の変換結果の場合には正の
変換結果の場合よりも１力ウント分、カウントを減らす
ようにする。
変換結果の場合よりも１力ウント分、カウントを減らす
ようにする。
従って、１の補数をとることによって１を加算すること
なく符号付きの変換結果か得られる。
なく符号付きの変換結果か得られる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
図は本発明に係る２重積分型ＡＤ変換器の〜実施例の回
路図である。図において、１は積分器であって、未知入
力及び基準入力を選択的に積分するものであり、スイッ
チＳＷｌを介して未知入力か加えられ、スイッチＳＷ２
を介して基準入力か加えられる。２は該積分器１の出力
信号と基準信号を比較するコンパレータてあり、反転入
力端子には積分器１の出力信号が加えられ、非反転入力
端子はアースに接続されている。該コンパレータ２の出
力信号はインバータ３を介して切換スイッチＳＷ、の可
動接点ａに加えられている。該切換スイッチＳＷ３の一
方の固定接点１はＤ型フリップフロップ４のＤ端子に接
続され、他方の固定接点０はオアゲート５の一方の入力
端子に接続されている。該り型フリップフロップ４のＱ
端子はオアゲート５の他方の入力端子に接続されている
。
路図である。図において、１は積分器であって、未知入
力及び基準入力を選択的に積分するものであり、スイッ
チＳＷｌを介して未知入力か加えられ、スイッチＳＷ２
を介して基準入力か加えられる。２は該積分器１の出力
信号と基準信号を比較するコンパレータてあり、反転入
力端子には積分器１の出力信号が加えられ、非反転入力
端子はアースに接続されている。該コンパレータ２の出
力信号はインバータ３を介して切換スイッチＳＷ、の可
動接点ａに加えられている。該切換スイッチＳＷ３の一
方の固定接点１はＤ型フリップフロップ４のＤ端子に接
続され、他方の固定接点０はオアゲート５の一方の入力
端子に接続されている。該り型フリップフロップ４のＱ
端子はオアゲート５の他方の入力端子に接続されている
。
オアゲート５の出力端子はアンドゲート６の一方の入力
端子に接続されている。アンドゲート６の他方の入力端
子にはクロックパルス発生器７の出力端子か接続されて
いる。これらオアゲート５及びアントゲート６はコンパ
レータ２の出力信号またはＤ型フリップフロップ４の出
力信号をゲート信号としてクロックの送出を制御するゲ
ート回路を構成している。なお、クロックパルス発生器
７の出力端子は、Ｄ型フリップフロップ４のクロック（
ＣＬＫ）端子及びスイッチ等の制御回路８にも接続され
ている。アンドゲート６の出力端子はアップダウンカウ
ンタ９に接続されている。該アップダウンカウンタ９の
Ｑ、Ｑ出力はセレクタ１０に加えられ、ＭＳＤ出ノｊは
セレクタ］Ｏにセレクト信号として加えられるとともに
符号ビットとして出力され、更に切換スイッチｓＷ３の
切換駆動信号としても用いられる。セレクタ１０は、ア
ンプダウンカウンタ９のＭＳＤ出力に応してアップダウ
ンカウンタ９の出力Ｑ、 Ｑのいずれかを変換結果とし
て選択的に出力する。
端子に接続されている。アンドゲート６の他方の入力端
子にはクロックパルス発生器７の出力端子か接続されて
いる。これらオアゲート５及びアントゲート６はコンパ
レータ２の出力信号またはＤ型フリップフロップ４の出
力信号をゲート信号としてクロックの送出を制御するゲ
ート回路を構成している。なお、クロックパルス発生器
７の出力端子は、Ｄ型フリップフロップ４のクロック（
ＣＬＫ）端子及びスイッチ等の制御回路８にも接続され
ている。アンドゲート６の出力端子はアップダウンカウ
ンタ９に接続されている。該アップダウンカウンタ９の
Ｑ、Ｑ出力はセレクタ１０に加えられ、ＭＳＤ出ノｊは
セレクタ］Ｏにセレクト信号として加えられるとともに
符号ビットとして出力され、更に切換スイッチｓＷ３の
切換駆動信号としても用いられる。セレクタ１０は、ア
ンプダウンカウンタ９のＭＳＤ出力に応してアップダウ
ンカウンタ９の出力Ｑ、 Ｑのいずれかを変換結果とし
て選択的に出力する。
このような構成において、ます制御回路８によりスイッ
チＳＷ２を選択的にオンにして積分器１に基準入力を加
える。該基準入力のデジタル変換値はアップダウンカウ
ンタ９をアップカウンタとして動作させることによりカ
ウント値として得られる。なお、このような基準入力の
変換動作モードでは、ＭＳＤ出力は常に０に保たれる。
チＳＷ２を選択的にオンにして積分器１に基準入力を加
える。該基準入力のデジタル変換値はアップダウンカウ
ンタ９をアップカウンタとして動作させることによりカ
ウント値として得られる。なお、このような基準入力の
変換動作モードでは、ＭＳＤ出力は常に０に保たれる。
従って、切換スイッチＳＷ３の可動接点ａは固定接点０
側に接続され、コンパレータ２の出力信号は直接オアゲ
ート５に加えられることになる。
側に接続され、コンパレータ２の出力信号は直接オアゲ
ート５に加えられることになる。
次に、制御回路８によりスイッチＳＷ２を選択的にオン
にして積分器１に未知入力を加える。該未知入力のデジ
タル変換値は、アップダウンカウンタ９の基準入力の変
換結果からダウンカウントさせることによって得る。こ
こで、ＭＳ Ｄ ＝ ０の場合には切換スイッチＳＷ３
の可動接点ａを固定接点Ｏ側に接続したままにしておい
てセレクタ１０て正論理の出力Ｑを選び変換出力とする
。一方、ＭＳＤ−１の場合には切換スイッチＳＷ３の可
動接点ａは固定接点１側に接続される。これにより、コ
ンパレータ２の出力信号はＤ型フリップフロップ４を介
してオアゲート５に加えられ、アップダウンカウンタ９
は］パルス分カウント数が少なくなる。そして、セレク
タ１０て負論理の出力Ｑを選び変換出力とする。
にして積分器１に未知入力を加える。該未知入力のデジ
タル変換値は、アップダウンカウンタ９の基準入力の変
換結果からダウンカウントさせることによって得る。こ
こで、ＭＳ Ｄ ＝ ０の場合には切換スイッチＳＷ３
の可動接点ａを固定接点Ｏ側に接続したままにしておい
てセレクタ１０て正論理の出力Ｑを選び変換出力とする
。一方、ＭＳＤ−１の場合には切換スイッチＳＷ３の可
動接点ａは固定接点１側に接続される。これにより、コ
ンパレータ２の出力信号はＤ型フリップフロップ４を介
してオアゲート５に加えられ、アップダウンカウンタ９
は］パルス分カウント数が少なくなる。そして、セレク
タ１０て負論理の出力Ｑを選び変換出力とする。
このような回路構成にすることより、変換結果か負にな
るときにはアップタウンカウンタ９に入力されるクロッ
クパルスの数を１カウント減らす二とになり、つまり１
の補数に１を加える操作か不要となるので、１の補数を
とるたけて符号付きの変換結果か得られる。
るときにはアップタウンカウンタ９に入力されるクロッ
クパルスの数を１カウント減らす二とになり、つまり１
の補数に１を加える操作か不要となるので、１の補数を
とるたけて符号付きの変換結果か得られる。
なお、」二記の説明はダウンカウンタて変換結果を求め
る例であるか、アップカウンタで変換結果を求める場合
にはＭＳＤ＝０ならコンパレータ２の出力をＤ型フリッ
プフロップ４に通してオアゲート５に加えて１パルス遅
らせるようにし、ＭＳＤ＝１ならコンパレータ２の出力
を直接オアゲート５に加えるようにする。
る例であるか、アップカウンタで変換結果を求める場合
にはＭＳＤ＝０ならコンパレータ２の出力をＤ型フリッ
プフロップ４に通してオアゲート５に加えて１パルス遅
らせるようにし、ＭＳＤ＝１ならコンパレータ２の出力
を直接オアゲート５に加えるようにする。
また、１０進数を扱う場合も、３増し１０進数を用いれ
ば同様の処理で符号付きの変換出力か得られる。
ば同様の処理で符号付きの変換出力か得られる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、次のよう
な効果かある。
な効果かある。
Ｄ型フリップフロップと切換スイッチ１つを追加するた
けて符号付き変換結果か得られ、従来のような加算器は
不要になる。この結果、回路規模を比較的小さくてき、
加算処理のための時間も節約できる。
けて符号付き変換結果か得られ、従来のような加算器は
不要になる。この結果、回路規模を比較的小さくてき、
加算処理のための時間も節約できる。
図は本発明に係る２重積分型ＡＤ変換器の一実施例を示
す回路図である。 １・・・積分器 ２・・コンパレータ３・・イン
バータ ４・・・Ｄ型フリップフロップ ５・・・オアゲート ６・・・アントゲート７・・・
クロックパルス発生器 ８・・制御回路 ９・・・アップダウンカウンタ １０・・・セレクタ ＳＷ３・切換スイッチ
す回路図である。 １・・・積分器 ２・・コンパレータ３・・イン
バータ ４・・・Ｄ型フリップフロップ ５・・・オアゲート ６・・・アントゲート７・・・
クロックパルス発生器 ８・・制御回路 ９・・・アップダウンカウンタ １０・・・セレクタ ＳＷ３・切換スイッチ
Claims (1)
- 【特許請求の範囲】 未知入力及び基準入力を選択的に積分する積分器と、 該積分器の出力信号と基準信号を比較するコンパレータ
と、 該コンパレータの出力信号が切換スイッチを介して選択
的に入力されるＤ型フリップフロップと、前記コンパレ
ータの出力信号またはＤ型フリップフロップの出力信号
をゲート信号としてクロックの送出を制御するゲート回
路と、 該ゲート回路から出力されるクロックをカウントし、そ
の最上位桁出力で前記切換スイッチを切換駆動するアッ
プダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基づいてアッ
プダウンカウンタの出力を選択するセレクタ、 とで構成されたことを特徴とする２重積分型ＡＤ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332859A JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332859A JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04200016A true JPH04200016A (ja) | 1992-07-21 |
| JP3016094B2 JP3016094B2 (ja) | 2000-03-06 |
Family
ID=18259604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332859A Expired - Fee Related JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016094B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230801A (ja) * | 1993-02-02 | 1994-08-19 | Mitsubishi Electric Corp | 信号入力装置 |
-
1990
- 1990-11-29 JP JP2332859A patent/JP3016094B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230801A (ja) * | 1993-02-02 | 1994-08-19 | Mitsubishi Electric Corp | 信号入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016094B2 (ja) | 2000-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63215223A (ja) | アナログ−デイジタル変換器 | |
| US5994973A (en) | PWM driver | |
| JPH04200016A (ja) | ２重積分型ａｄ変換器 | |
| KR850007175A (ko) | Pcm부호 복호기 | |
| JPH0446418A (ja) | ディジタル／アナログコンバータ装置 | |
| JP2560477B2 (ja) | アナログ・ディジタル変換回路 | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| JPS63262921A (ja) | Ａ／ｄ変換回路 | |
| SU1656574A1 (ru) | Устройство дл сжати информации | |
| JPS6326033A (ja) | Ａｄ変換装置 | |
| JPS63222519A (ja) | Ｂ８ｚｓ／ｂ６ｚｓ符号回路 | |
| JPS5887916A (ja) | デジタル・アナログ変換器 | |
| SU1275483A1 (ru) | Аналого-цифровое интегрирующее устройство | |
| SU1381716A1 (ru) | Дельта-кодер | |
| JPS6013591B2 (ja) | 多箇所走査方式 | |
| JPH0715326A (ja) | 信号変換装置 | |
| SU565309A1 (ru) | Накапливающий регистр | |
| SU409269A1 (ru) | Преобразователь угол —код12 | |
| JP2576568B2 (ja) | Ｄ−ａ変換器 | |
| SU720715A1 (ru) | Устройство дл кодировани звуковых сигналов | |
| JPH05100792A (ja) | 変位値変換装置 | |
| JPS63126324A (ja) | ＢｎＺＳ符号化回路 | |
| JPS589970B2 (ja) | アナログ演算装置 | |
| JPS61109325A (ja) | Ａ／ｄ変換器 | |
| JPH0349424A (ja) | Ａ／ｄコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |