SU1285602A1

SU1285602A1 - Устройство формировани блочного балансного троичного кода

Info

Publication number: SU1285602A1
Application number: SU853880702A
Authority: SU
Inventors: Владимир Артемьевич Жаворонков; Александр Васильевич Пономаренко
Original assignee: Предприятие П/Я В-2735
Priority date: 1985-04-04
Filing date: 1985-04-04
Publication date: 1987-01-23

Abstract

Изобретение относитс к электросв зи . Цель изобретени - повьоте- ние точности формировани блочного балансного троичного кода. Устр-во содержит преобразователь 1 двоичного сигнала последовательного кода в сигнал параллельного кода, преобразователь 2 параллельного двоичного сигнала в троичный сигнал, преобразователь 3 сигнала параллельного троичного кода в сигнал последовательного кода и блок 4 балансировки сигнала троичного кода, сос- то пдай из формировател 13 сигнала цифровой суммы и регистра 14 хранени сигнала цифровой суммы. Работа устр-ва рассматриваетс на примере кода FOMOT. В этом коде четырехбитным бинарным блокам став тс в соответствие блоки из трех троичных импульсов, принимающих значени нулевые , положительной и отрицатель- .ной пол рностей (О, +, -). i СЛ

Description

Вид троичного блока может мен тьс в зависимости от значени текущей цифровой суммы в конце блока, котора в коде FOMOT принимает четьтре значени , В табл 1 приведен трансл тор .бинарных блоков в троичные блоки. В табл. 2 приведена полностью программа формировани значе1285602

НИИ те куплей цифровой суммы формирователем 13 дл кода FOMOT, В табл. 3 представлены значени сигналов на и выходах преобразовател 2 и формировател 13 при реализации в вццепосто нных запоминающих блоков дл некоторых значений бинарного блока. Зил., 3 табл.

1

Изобретение относитс к области электросв зи и может использоватьс в цифровых системах передачи с сигналами блочного балансного троичного кода.

Цель изобретени - повышение точ- нооти формировани блочного балансного троичного кода.

. На фиг. 1 представлена структурна электрическа схема устройства формировани блочного балансного троичного кода; на фиг. 2 и 3 - временные диаграммы сигналов, по сн ющие работу устройства.

Устройство формировани блочного балансного троичного кода содержит преобразователь 1 двоичного сигнала последовательного кода в сигнал параллельного кьда, преобразователь 2 параллельного двоичного сигнала в троичный сигнал, преобразователь 3 сигнала параллельного троичного ко- .да в. сигнал последовательного кода, блок 4 балансировки сигнала троичного кода.

Преобразователь 1 двоичного сигнала последовательного кода в сигнал параллельного кода содержит последовательный регистр 5 сдвига и параллельный регистр 6.

Преобразователь 3 сигнала параллельного троичного кода в сигнал по

5

0

5

0

следовательного кода содержит параллельный регистр 7, двухканальный мультиплексор 8, формирователь 9 импульсов положительной пол рности, формирователь 10 импульсов отрицательной пол рности, умножитель 11 частоты, формирователь 12 сдвинутых последовательностей импульсов.

Блок 4 балансировки сигнала тро- ичного кода содержит формирователь

13сигнала цифровой суммы и регистр

14хранени сигнала цифровой суммы. Устройство формировани блочного

балансного троичного кода работает следующим образом.

Работу устройства формировани блочного балансного троичного кода рассмотрим на примере кода FOMOT, в л ющегос разновидностью блочного балансного троичного кода 4В/ЗТ. В этом коде четырехбитным бинарным блокам став тс в соответствие блоки из трех троичных импульсов, принимающих значени нулевые, положительной и отрицательной пол рностей (О, +, -). Вид троичного блока может мен тьс в зависимости от значени текуп1ей цифровой суммы в конце блока, котора в коде FOMOT принимает четыре значени .

Трансл тор бинарных блоков в троичные блоки приведен в табл. 1.

Таблиц

Входной бинарный Сигнал и после- довательность тактовых, импульсов частотой Fg (фиг. 2а,б) поступают соответственно на информационный и первый тактовый входы преобразовател 1, выполненного в виде последовательно соединенных последовательного регистра 5 и параллельного регист ра 6 (фиг. 1), на тактовый вход которого поступает последовательность тактовых импульсов частотой Fg/4 (фиг, 2В). С выхода преобразовател 1 четьфехразр дные бинарные блоки с частотой следовани Fg/А (фиг. 2п.) поступают на информационные входы преобразовател 2, выполненного в виде посто нного запоминающего блока , и блока 4 балансировки, состо щего из последовательно соединенных формировател 13 сигнала цифровой суммы и регистра 14 хранени сигнала цифровой суммы. Сигнал на выходах

12856024

.Продолжение табл.1

40

45

50

55

параллельного регистра 6 представлен на фиг. 22.

Преобразователь 2 вырабатывает на своих выходах параллельные троичные блоки (фиг. 2е) в зависимости от информации на информационных и суммирующих входах преобразовател 2 по программе, приведенной в табл. 1. Параллельные троичные блоки преобразуютс с частотой FJ/4 в последовательный троичный код преобразователем 3, на тактовый вход которого поступает последовательность тактовых импульсов частотой (фиг.2в,За).

В преобразователе 3 сигналы с выходов четных и нечетных разр дов параллельного регистра 7 (фиг. 3S) поступают на соответствующие входы двухканального мультиплексора 8, выходные сигналы которого (фиг .31, Зе) следуют на входы формирователей 9 и 10 импульсов положительной и

отрицательной пол рностей. Последо- вате.льность тактовых импульсов часттой Fg/A после умножени на три в умножителе 11 частоты (фиг. Зв) поступает на вход формировател 12, вырабатывающего две сдвинутые последовательности импульсов (фиг. Зг), подаваемые на управл ющие входы двухканального мультиплексора 8.

В блоке 4 балансировки, выполненном в виде последовательно соединенных формировател 13 сигнала цифровой суммы (посто нного запоминающего блока) и регистра 14 хранени сигнала цифровой суммы, содержатс значени текущей цифровой суммы в зависимости от вида передаваемого в канал.св зи (на выход устройства формировани блочного балансного троичного кода) троичного блока и цифровой суммы, при которой он формируетс . Так, если на вход блока 4 балансировки поступает бинарный блок 1000 при значении цифровой суммы 3, то преобразователь 2 в соответствии с табл. 1 выдает троичный блок вида - - О. При этом блок 4 балансировки (формирователь 13 сигнала цифровой суммы) вырабатывает новое значение цифровой суммы, равное 1, сигнал которой вл етс исходным дл кодировани следующего троичного блока текущей цифровой суммы. Новое значение.цифровой суммы переписываетс с формировател 13 сигнала цифровой суммы в регистр 14 хранени сигнала цифровой суммы по- сле занесени сформированного троичного блока в преобразователь 3.

Полностью программа формировани значений текущей цифровой суммы формирователем 13 сигнала цифровой суммы дл кода FOMOT приведена в табл. 2.

В табл. 3 представлены значени сигналов на входах (АО, А1, А2, A3, А4, А5) и выходах (QO, Q1 , Q2, 0,3, Q4, Q5) преобразовател 2 и значени сигналов на входах (АО, А1, А2, A3, А4, А5) и выходах (QO,,Ql) формировател 13 сигнала цифровой суммы при их реализации в виде посто нных запоминающих блоков дл некоторых, значе,ний бинарного блока.

r

i

« s R

Ю

n)

H

На объединенных выхода5с формиро- , вателей 9 и 10 импульсов положительной и,отрицательной пол рностей формируетс выходной сигнал (фиг.З) устройства формировани блочного балансного троичного кода.

Claims

Формула изобретени

Устройство формировани блочного балансного троичного кода, содержащее последовательно соединенные преобразователь двоичного сигнала последовательного кода в сигнал параллельного кода и преобразователь параллельного двоичного сигнала и троичный сигнал, а также преобразователь сигнала параллельного троичного кода в сигнал последовательного кода и блок балансировки сигнала тро ичного кода, причем вход преобразовател двоичного сигнала последовательного кода в сигнал параллельного кода и выход преобразовател сигнала парштельного троичного кода в сигнал последовательного кода вл ютс соответственно информационным входом и выходом устройства, а первый тактовый вход преобразовател двоичного сигнала последовательного кода в сигнал параллельного кода и второй тактовый вход преобразовател двоичного сигнала последовательного кода в сигнал параллельного кода , объединенный с тактовым входом преобразовател сигнала параллельного троичного кода в сигнал последовательного кода, вл ютс соответственно первым и вторым тактовыми входами устройства, отличаю-

10

f5

-20

8560210

щ е е с тем, что, с целью повышени точности формировани блочного балансного троичного кода, выходы преобразовател двоичного сигнала последовательного кода в сигнал параллельного кода подсоединены к соответствующим информационньм входам блока балансировки сигнала троичного кода, выходы которого подсоединены к суммирующим входам преобразовател параллельного двоичного сигнала в троичньА сигнал, входы преобразовател сигнала параллельного троичного кода в сигнал последовательного кода подключены к соответствующим выходам преобразовател параллельного двоичного сигнала в троичный сигнал, а тактовый вход блока балансировки сигнала троичного кода подключен к тактовому входу преобразовател сигнала, параллельного троичного кода в сигнал последовательного кода, причем блок балансировки сигнала троичного кода содержит последовательно соединенные формирователь сигнала цифровой суммы и регистр хранени сигнала цифровой суммы, выходы которого подсоединены к соответствующим входам формировател сигнала цифровой суммы , при этом дополнительные входы формировател сигнала цифровой суммы и тактовьй вход .регистра хранени сигнала цифровой суммы вл ютс соответственно информационными и тактовым входами блока балансировки сигнала троичного кода, а выходы регистра хранени сигнала цифровой суммы вл ютс выходами блока балан-, сировки сигнала троичного кода.

25

30

35

JuulruгJlrulлллJШЛ rшллJuгJШЛллллл пллnл.

s.

f nnjuu}jnj rmju suu r jm

V ,1. S .. 8