SU640435A1 - Устройство дл преобразовани двоичного кода в квазитроичный - Google Patents

Description

1

Изобретение относитс  к электросв зи и может использоватьс  в цифровых системах передачи, использующих кабельные линии или линии других тинов, оборудованные регенераторами квазитроичных сигналов кодов с самохронированием.

Известно устройство дл  преобразовани  двоичного кода в квазитроичный, содержащее два элемента задержки, формирователь квазитроичного кода и счетчик 1.

Однако известное устройство  вл етс  чувствительным к нереплюсовке (перемене пол рности квазитроичного сигнала), что снижает точность преобразовани .

Цель изобретени  - повышение точности преобразовани .

Дл  этого в устройство дл  преобразовани  двоичного кода в квазитроичный, содержащее два элемента задержки, формирователь квазитроичного кода и счетчик, введен синхронный коммутатор, входы которого соединены с выходами элементов задержки , а выход синхронного коммутатора подключен к первым входам формировател  квазитроичного кода и счетчика, второй вход которого соединен с входом первого элемента задержки, при этом выход счетчика нодключен к второму входу формировател  квазитроичного кода и входу второго элемента задержки.

На фиг. 1 представлена структурна  электрическа  схема предложенного устройства; на фиг. 2 - диаграмма его работы.

На диаграмме в первой строке пронумерованы по пор дку тактовые интервалы; строки обозначены слева цифрами соответствующих сигналов; цифрой 12 обозначен внутренний сигнал счетчика (не поступающий на его выход); справа обозначены

уровни сигналов.

Устройство дл  преобразовани  двоичного кода в квазитроичный содержит два элемента задержки 1 н 2, формирователь 3 квазитроичного кода и счетчик 4, введенный синхронный коммутатор 5, входы которого соединены с выходами элементов задержки 1 и 2, а выход синхронного коммутатора 5 подключен к первым входам формировател  3 квазитроичного кода н счетчика 4, второй вход которого соединен с входом первого элемента задержки 1, при этом выход счетчика 4 подключен к второму входу формировател  3 квазитроичного кода и входу второго элемента задержки 2.

Устройство работает следующим образом .

На вход устройства ноступает входной двоичный сигнал 6.

Коммутатор 5 работает как счетный триггер (Т-триггер), если считать входным

сигналом такого триггера объединенные по схеме ИЛИ двоичный сигнал 7 (фиг. 2) и двоичный сигнал 8 (фиг. 2), причем переключение коммутатора 5 происходит в начале тактового интервала, на котором имеетс  импульс.

Таким образом, коммутатор 5 формирует двоичный сигнал 9 (при возможных сочетани х значений сигналов 7 и 8) по правилам табл. 1.

Логика работы коммутатора 5. Т а б .л II ц а I

Формирователь 3 формирует квазитроичный сигнал по правилам табл. 2.

Счетчик 4  вл етс  реверсивным счетчиком , который подсчитывает текущую цифровую сумму квазитроичного сигнала И (т. е. текущую сумму амплитуд посылок этого сигнала).

Благодар  использованию кроме сигнала 9 незадержанного входного сигнала 6 счетчик экстраполирует цифровую сумму сигнала 11 па 1 таковый интервал вперед, причем уровень внутреннего сигнала 12 на каждом интервале, за которым в следующем тактовом интервале следует ненулева  посылка сигнала 11, соответствует значению цифровой суммы сигнала 11 на этом следующем тактовом интервале. Уровень сигнала 12 на том тактовом интервале, за которым должна следовать нулева  посылка сигнала И, не соответствует значению

Логика работы формировател  3. Таблица 2

цифровой суммы на этой нулевой посылке (вместо уровн  +2 принимает уровень +3, вместо уровн  +1 принимает уровень 0) и тогда в следующем тактовом интервале счетчик 4 формирует посылку (двоичную единицу) сигнала 10. Эта посылка сигнала 10 далее-формирует нулевую посылку сигнала И в формирователе 3 и после задержки элементом задержки 2 переключает коммутатор 5 (на фиг. 2 формирование нулевой посылки квазитроичного сигнала 11 происходит в 7-, 9- и 14-м тактовых интервалах ).

Счетчик 4 формирует свой внутренний сигнал 12 и двоичный сигнал 10 по правилам табл. 3.

Логики работы счетчика 4.

Т а б л и ца 3

Описанный пор док работы устройства обеспечивает получение квазитроичного сигнала, в котором возможно по вление только одиночных нулевых посылок; цифрова  сумма квазитроичного сигнала принимает одно из четырех разрешенных значений , причем на нулевых посылках цифрова  сумма может принимать только два не крайние значени , а крайние значени  сумма принимает на ненулевых посылках и пребывает в крайнем значении не более одного тактового интервала подр д. Эти свойства квазитроичного сигнала на выходе предложенного преобразовател  обеспечивают высокую достоверность регенерации такого сигнала в линии передачи.

Квазитроичный сигнал после передачи по линии может быть преобразован (декодирован ) обратно в исходный двоичный сигнал без какой-либо неопределенности по следующим правилам: положительна  или отрицательна  посылка, если ей предшествует ненулева  посылка того же знака или нулева  посылка, декодируетс , как нуль двоичного сигнала; положительна  или отрицательна  посылка, если ей предшествует ненулева  посылка противоположного знака, декодируетс , как единица двоичного сигнала; нулева  посылка между ненулевыми посылками разных знаков декодируетс , как нуль двоичного сигнала, а во всех остальных случа х нулева  посылка декодируетс  как единица двоичного сигнала .

Claims (1)

1. Формула изобретени 

   Устройство дл  преобразовани  двоичного кода в квазитроичный, содержащее два элемента задержки, формирователь квазитроичного кода и счетчик, отличающеес   тем, что, с целью повышени  точности преобразовани , в него введен синхронный

   коммутатор, входы которого соединены с выходами элементов задержки, а выход синхронного коммутатора подключен к первым в.ходам формировател  квазитроичного кода и счетчика, второй вход которого соединен с входом первого элемента задержки , при этом выход счетчика подключен к второму входу формировател  квазитроичного кода и входу второго элемента задержки .

   Источники информации,

   прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 269975, кл. Н 04L 3/02, 1970.

   -TLJ10

   Jir L rLj j-L:i

   12