JPS6139727A

JPS6139727A - 積分形ｄａ変換回路

Info

Publication number: JPS6139727A
Application number: JP16061784A
Authority: JP
Inventors: Hiroyuki Haga; 芳賀　博之
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1984-07-31
Filing date: 1984-07-31
Publication date: 1986-02-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［婬明の技術分野］この発明は、積谷形り入変換回路の改良に開音る。　　
　　　　　□ ［発明め技術的背ＩＩ］第６藺は、従来より一般に用いられている積分形ＤＡ変
変換絡路示すものである。すなわち、図中１゛１は入力
端子で′、第７図（ａ）に示すようなデジ多ル化データ
（これは第７図（ｂ）に示すアナログ信号をデジタル化
したもの）が供給される。

この′デジタル化データは、シフトレジスタ回路１２を
介して、所定ビット数のブロック単位でパラレルにカウ
ンタ回路１３に出力される。そして、上記カウンタ回路
１３は、上記シフトレジスタ回−１２の出力データに対
応させて、入力端子１４に供給される第７図（Ｃ）に示
すような所定周期のマスタークロック信号をカウントす
るものである。

ここで、上記カウンタ回路１３からの出力カウント値は
、積分回路１５に供給される。この積分回路１５は、前
記ブロック単位に分割されたデジタル化データのうち該
データの正負極性を示すデータ成分（通常最上位ビット
ＭＳＢ）に基づいて、前記カウンタ回路１３の出力カウ
ント値に対応するように一定電流を積分し、第７図（ｄ
）に示すような、正及び負電圧出力を発生するものであ
る。そして、この積分回路１５からの出力電圧信号は、
ディグリッチ回路１６に供給されて、第７図（ｅ）に示
すような電圧信号に変換される。その後、上記電圧信号
は、その高周波成分がローパスフィルタ回路１７でカッ
トされ、ここに出力端子１８に第７図（ｂ）に示した元
のアナログ信号が得られるようになるものである。

なお、上記シフトレジスタ回路１２．カウンタ回路１３
．積分回路１５及びディグリッチ回路１６は、入力端子
１９．２０にそれぞれ供給されるビットクロック信号及
びサンプル同期クロック信号等に基づいて駆動される制
御回路２１によって、各動作タイミングが制御されてい
る。

［背景技術の問題点］しかしながら、上記のような従来の積分形ＤＡ変換回路
では、前記積分回路１５からの出力電圧レベルが正レベ
ルになるとき、つまり、前記デジタル化データの正負極
性を示すデータ成分が正極性を表わしているとき、積分
回路１５による積分時間が長くなり、結局ＯＡ変換時間
が長くなるとともに、消費電力も増大するという問題を
有している。

また、前記マスタークロック信号の周期を長くすること
ができず、発振素子として高価なものが必要となり、経
済的な不利を招くという不都合もある。

［発明の目的］この発明は上記事情を考慮してなされたもので、ＤＡ変
換時間が短く、マスタークロック信号の周期が長くても
使用でき、消費電力も少ない極めて良好な積分形ＤＡ変
換回路を提供することを目的とする。

［発明の概要］すなわち、この発明に係る積分形ＯＡ変換回路は、ブロ
ック単位で取り込まれたデジタル化データに基づいて所
定周期のクロック信号をカウントするカウンタ回路と、
前記ブロック単位で取り込まれたデジタル化データのう
ち該データの正負極性を示すデータ成分に基づいて前記
カウンタ回路の出力カウント値に対応した正及び負電圧
出力を発生する積分回路と、この積分回路から出力され
る正及び負電圧信号をアナログ信号に変換する変換回路
とを備えた積分形ＤＡ変換回路において、前記デジタル
化データの正負極性を示すデータ成分を負側の極性を示
すデータに切換えて前記積分回路に負極性の電圧信号を
発生させる第１の制御回路と、前記デジタル化データの
正負極性を示すデータ成分が正極性を表わしている場合
に前記積分回路の出力電圧を正側に極性反転させて前記
変換回路に導く第２の制御回路とを具備することにより
、ＤＡ変換時間が短く、マスタークロック信号の周期が
長くても使用でき、消費電力も少なくするようにしたも
のである。

［発明の実施例コ以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、２２は入力端子で、第２
図（ａ）に示すようなデジタル化データ（これは第２図
（ｂ）に示すアナログ信号をデジタル化したもの）が供
給される。このデジタル化データは、ｎビットのシフト
レジスタ回路２３に導かれて、ｎビットのブロック単位
でパラレルに出力される。

ここで、上記シフトレジスタ回路２３の各ビット出力は
、それぞれ、そのままカウンタ回路２４の各ビット入力
端に導かれるか、またはノット回路２５１〜２５ｎを介
して反転されてカウンタ回路２４の各ビット入力端に導
かれるように、スイッチ回路２６で切換えられる。この
スイッチ回路２６の切換え動作は、制御回路２７によっ
て制御される。すなわち、この制御回路２７は、入力端
子２８．２９にそれぞれ供給されるピットクロック信号
及びサンプル同期クロック信号等に基づいて、上記シフ
トレジスタ回路２３．カウンタ回路２４．スイッチ回路
２６及び後述する積分回路３０．スイッチ回路３１．デ
ィグリッチ回路３２の、各動作タイミングを制御するも
のである。

そして、この場合、上記制御回路２７は、上記シフトレ
ジスタ回路２３の最上位ビットＭＳＢのデータ（つまり
シフトレジスタ回路２３に取り込まれたデジタル化デー
タの正負極性を示すデータ）を判別し、負極性データで
あればスイッチ回路２６を図示の位置つまりシフトレジ
スタ回路２３の各ビット出力をそのままカウンタ回路２
４の各ビット入力端に導水ように切換え、正極性データ
であればスイッチ回路２６を図示の位置から反転させシ
フトレジスタ回路２３の各ビット出力をノット回路２５
１〜２５ｎを介して反転させてカウンタ回路２４の各ビ
ット入力端に導くように切換えるものである。

すなわち、上記シフトレジスタ回路２３に取り込まれた
デジタル化データは、その最上位ビットＭＳＢが「０」
のとき正極性データを表わし、「１」のとき負極性デー
タを表わしているとすると、カウンタ回路２４の各ビッ
ト入力端には、第３図に示すように、負極性のデータの
みが供給されるようになる。　　　　　゛ここで、上記シフトレジスタ回路２３からスイッチ回路
２６を介してカウンタ回路２４に供給されたデジタル化
データは、カウンタ回路２４に初期値としてセットされ
る。そして、上記カウンタ回路２４は、入力−子３３に
供給される所定周期のマスタークロック信号を、上記初
期値に一致するまでカウントするものである。ここで、
上記積分回路３０は、上記カウンタ回路２４がカウント
動作を行なっている間、一定電流を積分して、第２図（
Ｃ）に示すような、電圧信号を出力するものである。す
なわち、積分回路３０は全て負極性のデータとして積分
動作を行なうことになるので、そめ出力電圧レベルは、
第２図（Ｃ）に示すように、負レベルのみとなっている
。

一方、上記制御回路２７は、シフトレジスタ回路２３の
最上位ビットＭ９Ｂのデータを判別し、負極性である場
合には前記スイッチ回路３１を図示の位置となし、正極
性である場合□には図示の位置から反転させた位置に切
換えるものである。すなわち、負極性の場合には積分回
路３０の出力電圧信号をそ゛のまま前記ディグリッチ回
路３２に導き、正極性の場合には積分回路３０の出力電
圧信号を抵抗Ｒ１〜Ｒ３及び演算増幅器ＯＰ１よりなる
ゲイン「１」の反転増幅回路３４を介してディグリッチ
回路３２に導くようにしているものである。

このため、上記スイッチ回路３１で導かれた電圧信号は
、第２図（ｄ）に示すように、正極性部分が正側に位置
し、負極性部分が負側に位置するようになされる。そし
て、この電圧信号は、ディグリッチ回路３２に供給され
て、第２図（ｅ）に示すような電圧信号に変換される。

その後、上記電圧信号は、ローパスフィルタ回路３５に
導かれ、その高周波成分がカットされて、ここに出力端
子３６に第２図（ｂ）に示した元のアナログ信号が得ら
れるようになるものである。

したがって、上記実施例のような構成によれば、積分回
路３０には負極性データに対応した積分動作を行なわせ
、積分終了後に正極性データ部分を正側に極性反転させ
るようにしたので、積分回路３０の出力電圧レベルが正
極性になることはなく、積−〇− 分時間を短くすることができ、ひいてはＤＡ変換時間を
短縮し得るとともに、前記マスタークロック信号の周期
も長くてよく、かつ消費電力を少なくすることができる
ものである。

第４図は、この発明の他の実施例を示すものである。す
なわち、シフトレジスタ回路２３の各ビット出力をその
ままカウンタ回路２４の各ビット入力端に導くようにし
、カウンタ回路２４の最上位ビットＭＳＢをＨレベル（
前記論理値「１」）に固定する。このため、入力端子２
２に第５図（ａ）に示すアナログ信号をデジタル化デー
タに変換した第５図（ｂ）に示すようなデジタル化デー
タが供給されると、積分回路３０からは、前述したよう
に、カウンタ回路２４のカウント動作期間に対応した第
５図（Ｃ）に示す負極性レベルの電圧信号が出力される
ようになる。

この負極性レベルの電圧信号は、前記反転増幅回路３４
に供給されるが、その際、反転増幅回路３４の入力端に
は、スイッチ回路３７及び抵抗Ｒ４を介して直流電圧Ｖ
ＣＣが印加されるようになされている。このスイッチ回
路３７は、前記υｌ１ｆｔ回路２７によって判別された
シフトレジスタ回路２３の最上位ピッ１−Ｍ５Ｂのデー
タが、負極性である場合にはオフ状態となされ、正極性
である場合にはオン状態に切換えられるものである。す
なわち、負極性の場合には積分回路３０の出力電圧信号
をそのまま反転増幅回路３４を介してディグリッヂ回路
３２に導くようにし、正極性の場合には積分回路３０の
出力電圧信号を直流電圧Ｖｃｃ分だけレベルシフトして
ディグリッチ回路３２に導くようにしているものである
。

このため、反転増幅回路３４からは、第５図（ｄ）に示
すような、電圧信号が出力される。そして、この電圧信
号は、ディグリッチ回路３２に供給されて、第５図（ｅ
）に示すような電圧信号に変換される。その後、上記電
圧信号は、ローパスフィルタ回路３５に導かれ、その高
周波成分がカットされて、ここに出力端子３６に第５図
（ｆ）に示すような、元のアナログ信号と１８０°位相
のずれたアナログ信号が得られるようになるものである
。

上記のような構成によっても、上記実施例と同様な効果
を得ることができるものである。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］したがって、以上詳述したようにこの発明によれば、Ｄ
Ａ変換時間が短く、マスタークロック信号の周期が長く
ても使用でき、消費電力も少ない極めて良好な積分形Ｄ
Ａ変換回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る積分形［）Ａ変換回路の一実施
例を示すブロック回路構成図、第２図及び第３図はそれ
ぞれ同実施例の動作を説明するための図、第４図及び第
５図はそれぞれこの発明の他の実施例を示すブロック回
路構成図及びその動作を説明するためのタイミング図、
第６図及び第７図はそれぞれ従来の積分形ＤＡ変換回路
を示すブロック構成図及びその動作を説明するためのタ
イミンク図である。１１・・・入力端子、１２・・・シフトレジスタ回路、
１３・・・カウンタ回路、１４・・・入力端子、１５・
・・積分回路、１６・・・ディグリッチ回路、１７・・
・ローパスフィルタ回路、１８・・・出力端子、１９．
２０・・・入力端子、２１・・・制御回路、２２・・・
入力端子、２３・・・シフトレジスタ回路、２４・・・
カウンタ回路、２５１〜２５ｎ・・・ノット回路、２６
・・・スイッチ回路、２７・・・制御回路、２８．２９
・・・入力端子、３０・・・積分回路、３１・・・スイ
ッチ回路、３２・・・ディグリッチ回路、３３・・・入
力端子、３４・・・反転増幅回路、３５・・・ローパス
フィルタ回路、３６・・・出力端子、３７・・・スイッ
チ回路。出願人代理人　弁理士　鈴江武彦第２図第３図 ”１：：、第５図第６図１６］７第７図（Ｃ）　　珊皿耶−」血

Claims

【特許請求の範囲】

ブロック単位で取り込まれたデジタル化データに基づい
て所定周期のクロック信号をカウントするカウンタ回路
と、前記ブロック単位で取り込まれたデジタル化データ
のうち該データの正負極性を示すデータ成分に基づいて
前記カウンタ回路の出力カウント値に対応した正及び負
電圧出力を発生する積分回路と、この積分回路から出力
される正及び負電圧信号をアナログ信号に変換する変換
回路とを備えた積分形ＤＡ変換回路において、前記デジ
タル化データの正負極性を示すデータ成分を負側の極性
を示すデータに切換えて前記積分回路に負極性の電圧信
号を発生させる第１の制御回路と、前記デジタル化デー
タの正負極性を示すデータ成分が正極性を表わしている
場合に前記積分回路の出力電圧を正側に極性反転させて
前記変換回路に導く第２の制御回路とを具備してなるこ
とを特徴とする積分形ＤＡ変換回路。