JPH1188168A - 追跡アナログ−デジタル変換器 - Google Patents
追跡アナログ−デジタル変換器Info
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- JPH1188168A JPH1188168A JP10176195A JP17619598A JPH1188168A JP H1188168 A JPH1188168 A JP H1188168A JP 10176195 A JP10176195 A JP 10176195A JP 17619598 A JP17619598 A JP 17619598A JP H1188168 A JPH1188168 A JP H1188168A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 本発明は、高周波のアナログ入力電圧をデジ
タル出力コードに正確に変換する追跡アナログ−デジタ
ル変換器を提供することを目的とする。 【解決手段】 アナログ入力電圧に対応する脈動出力電
流を生成する電流−電圧特性を有する入力装置4 と、ア
ナログ入力電圧の近似的な測定結果に対応するデジタル
出力コードを生成することによって脈動出力電流に応答
するコード化装置38とを具備していることを特徴とす
る。入力装置4 は例えば複数のミニバンドを有する超格
子であり、その各ミニバンドはそれぞれのしきい値レベ
ルを超過するアナログ入力電圧に応答して導通して脈動
出力電流を生成する。また、超格子の代りに複数の共振
トンネルダイオードを使用することもできる。コード化
装置は例えば図示のように微分装置42、論理ゲート54、
計数装置44から構成される。
タル出力コードに正確に変換する追跡アナログ−デジタ
ル変換器を提供することを目的とする。 【解決手段】 アナログ入力電圧に対応する脈動出力電
流を生成する電流−電圧特性を有する入力装置4 と、ア
ナログ入力電圧の近似的な測定結果に対応するデジタル
出力コードを生成することによって脈動出力電流に応答
するコード化装置38とを具備していることを特徴とす
る。入力装置4 は例えば複数のミニバンドを有する超格
子であり、その各ミニバンドはそれぞれのしきい値レベ
ルを超過するアナログ入力電圧に応答して導通して脈動
出力電流を生成する。また、超格子の代りに複数の共振
トンネルダイオードを使用することもできる。コード化
装置は例えば図示のように微分装置42、論理ゲート54、
計数装置44から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的アナログ−
デジタル変換器に関し、特に、追跡アナログ−デジタル
変換器に関する。
デジタル変換器に関し、特に、追跡アナログ−デジタル
変換器に関する。
【０００２】
【従来の技術】アナログ−デジタル変換器（ＡＤＣ）
は、アナログ入力電圧を、デジタルコンピュータにより
使用できるデジタル値に変換するために使用される。変
換は、アナログ入力電圧を量子化し、量子化レベルをデ
ジタルコードに変換することによって達成される。
は、アナログ入力電圧を、デジタルコンピュータにより
使用できるデジタル値に変換するために使用される。変
換は、アナログ入力電圧を量子化し、量子化レベルをデ
ジタルコードに変換することによって達成される。
【０００３】例えば直列、並列およびサブレンジ等の多
数の異なったモノリシックのＡＤＣ構造が使用できる。
並列ＡＤＣ構造は通常、フラッシュ変換器と呼ばれ、ア
ナログ信号を量子化するための最も迅速な現在使用可能
な手段を提供する。量子化は、アナログ入力電圧を連続
的に高い基準電圧レベルと比較することによって行われ
る。あるタイプのフラッシュ変換器において、１群のコ
ンパレータは、アナログ入力電圧および予め定められた
基準電圧を受取るために接続されている。基準電圧レベ
ルは、全基準電圧を値が順次減少する等間隔の電圧レベ
ルに分割する一連の抵抗器を使用して発生され、それに
よって、基準電圧の範囲内で異なる量子化レベルを提供
する。
数の異なったモノリシックのＡＤＣ構造が使用できる。
並列ＡＤＣ構造は通常、フラッシュ変換器と呼ばれ、ア
ナログ信号を量子化するための最も迅速な現在使用可能
な手段を提供する。量子化は、アナログ入力電圧を連続
的に高い基準電圧レベルと比較することによって行われ
る。あるタイプのフラッシュ変換器において、１群のコ
ンパレータは、アナログ入力電圧および予め定められた
基準電圧を受取るために接続されている。基準電圧レベ
ルは、全基準電圧を値が順次減少する等間隔の電圧レベ
ルに分割する一連の抵抗器を使用して発生され、それに
よって、基準電圧の範囲内で異なる量子化レベルを提供
する。
【０００４】現在では、それらは最も速いＡＤＳである
が、フラッシュ変換器の速度はコンパレータのスイッチ
ング速度によって制限され、分解能は使用されたコンパ
レータの数によって制限される。より速い速度が要求さ
れたとき、時間インターリービングのプロセスが使用さ
れてもよい。時間インターリービングは、第１のサンプ
ルの変換が完了する前に第２のサンプルの変換動作を開
始する。技術によってより速い動作速度が達成できる
が、分解能は通常、共通のフラッシュ変換器よりも低
い。
が、フラッシュ変換器の速度はコンパレータのスイッチ
ング速度によって制限され、分解能は使用されたコンパ
レータの数によって制限される。より速い速度が要求さ
れたとき、時間インターリービングのプロセスが使用さ
れてもよい。時間インターリービングは、第１のサンプ
ルの変換が完了する前に第２のサンプルの変換動作を開
始する。技術によってより速い動作速度が達成できる
が、分解能は通常、共通のフラッシュ変換器よりも低
い。
【０００５】フラッシュ変換器の分解能は、使用された
コンパレータの数によって決定される。あるｎビットの
分解能デジタル信号が各変換サイクルにおいて生成され
る。分解能のそれぞれの付加的なビットによって、要求
される回路の数が２倍となる。それ故、変換分解能は、
一群のコンパレータおよび一連の抵抗器が使用可能な集
積回路の半導体の面積によって制限されている。多数の
抵抗器およびコンパレータが貴重な面積を消費するだけ
でなく、フラッシュ変換器に要求される低い抵抗値の抵
抗器を生成することが困難であり、一方で正確な動作の
ために要求される抵抗器の整合特性を維持することは困
難である。並列ＡＤＣ構造に関する追加的な情報は、参
照文献（Demlerによる“High-Speed Analog-to-Digital
Conversion ”Academic Press, San Diego, 1991, pag
es 16-18）に記載されている。
コンパレータの数によって決定される。あるｎビットの
分解能デジタル信号が各変換サイクルにおいて生成され
る。分解能のそれぞれの付加的なビットによって、要求
される回路の数が２倍となる。それ故、変換分解能は、
一群のコンパレータおよび一連の抵抗器が使用可能な集
積回路の半導体の面積によって制限されている。多数の
抵抗器およびコンパレータが貴重な面積を消費するだけ
でなく、フラッシュ変換器に要求される低い抵抗値の抵
抗器を生成することが困難であり、一方で正確な動作の
ために要求される抵抗器の整合特性を維持することは困
難である。並列ＡＤＣ構造に関する追加的な情報は、参
照文献（Demlerによる“High-Speed Analog-to-Digital
Conversion ”Academic Press, San Diego, 1991, pag
es 16-18）に記載されている。
【０００６】フラッシュ変換器の別の制限は、連続的に
変化するアナログ入力電圧が変換されるときに生じる。
フラッシュ変換器は、高周波アナログ信号で動作するよ
うにそれらの能力に影響を与える固有のキャパシタンス
特性を有している。アナログ入力側のトランジスタのベ
ース・エミッタ接合は、基準ラダーを通る充電路のある
入力キャパシタンスを有している。キャパシタを充電す
るのに要求される時間のために、基準電圧は基準ラダー
の電圧分割をダイナミックに歪める電流の早い変化を遅
くする。
変化するアナログ入力電圧が変換されるときに生じる。
フラッシュ変換器は、高周波アナログ信号で動作するよ
うにそれらの能力に影響を与える固有のキャパシタンス
特性を有している。アナログ入力側のトランジスタのベ
ース・エミッタ接合は、基準ラダーを通る充電路のある
入力キャパシタンスを有している。キャパシタを充電す
るのに要求される時間のために、基準電圧は基準ラダー
の電圧分割をダイナミックに歪める電流の早い変化を遅
くする。
【０００７】フラッシュ変換器と共に使用される追跡お
よび保持（Ｔ／Ｈ）装置は、コンパレータが連続的に変
化している値ではなくむしろ定常的な値を常に変換する
ようにアナログ値を保持することによってこの制限を克
服する。しかしながら、アナログ電圧を一定に保持する
ことによってフラッシュ変換器がアナログ入力電圧の変
化を同時に量子化する訳ではない。コンパレータのアナ
ログ入力キャパシタンスおよびそのフラッシュ変換器へ
の影響は、参照文献（Analog Devices社による“Analog
-Digital Conversion Handbook”P R T Prentic Hall,
New Jersey, 1986, pages 423-426 ）に詳細に説明され
ている。
よび保持（Ｔ／Ｈ）装置は、コンパレータが連続的に変
化している値ではなくむしろ定常的な値を常に変換する
ようにアナログ値を保持することによってこの制限を克
服する。しかしながら、アナログ電圧を一定に保持する
ことによってフラッシュ変換器がアナログ入力電圧の変
化を同時に量子化する訳ではない。コンパレータのアナ
ログ入力キャパシタンスおよびそのフラッシュ変換器へ
の影響は、参照文献（Analog Devices社による“Analog
-Digital Conversion Handbook”P R T Prentic Hall,
New Jersey, 1986, pages 423-426 ）に詳細に説明され
ている。
【０００８】直列のＡＤＣは高分解能を提供するが、全
変換時間は大きく増加する。直列ＡＤＣの一例は積分Ａ
ＤＣである。積分ＡＤＣは、高い正確度が最も重要であ
る低速のアプリケーションにおいて使用され、それらは
上記の参照文献（Demlerによる“High-Speed Analog-to
-Digital Conversion ”pages 2-4 ）に記載されてい
る。
変換時間は大きく増加する。直列ＡＤＣの一例は積分Ａ
ＤＣである。積分ＡＤＣは、高い正確度が最も重要であ
る低速のアプリケーションにおいて使用され、それらは
上記の参照文献（Demlerによる“High-Speed Analog-to
-Digital Conversion ”pages 2-4 ）に記載されてい
る。
【０００９】
【発明が解決しようとする課題】高い正確度の理由のひ
とつは、デジタル出力が直接アナログ入力電圧の電圧レ
ベルに比例することである。しかしながら、積分ＡＤＣ
の速度は、デジタル出力コードのビット数によって制限
される。１ビットだけ分解能が増加すると、２倍の数の
クロックサイクルが要求される。速度の制限のために、
積分ＡＤＣは迅速に変化するアナログ入力電圧の変換に
は適していない。
とつは、デジタル出力が直接アナログ入力電圧の電圧レ
ベルに比例することである。しかしながら、積分ＡＤＣ
の速度は、デジタル出力コードのビット数によって制限
される。１ビットだけ分解能が増加すると、２倍の数の
クロックサイクルが要求される。速度の制限のために、
積分ＡＤＣは迅速に変化するアナログ入力電圧の変換に
は適していない。
【００１０】
【課題を解決するための手段】本発明の追跡変換器は、
ＡＤＣのアナログ入力電圧に対応する脈動電流を生成す
る入力装置を含んでいる。脈動電流出力がコード化さ
れ、それによって、アナログ入力電圧レベルの近似を行
うために読取られる特有のデジタルコードが与えられ
る。本発明は、アナログ入力電圧をデジタル出力コード
に変換するための追跡アナログ−デジタル変換器（ＡＤ
Ｃ）において、アナログ入力電圧に対応する脈動出力電
流を生成する電流−電圧特性を有する入力装置と、アナ
ログ入力電圧の近似的な測定結果に対応する前記デジタ
ル出力コードを生成することによって前記脈動出力電流
に応答するコード化装置とを具備していることを特徴と
する。
ＡＤＣのアナログ入力電圧に対応する脈動電流を生成す
る入力装置を含んでいる。脈動電流出力がコード化さ
れ、それによって、アナログ入力電圧レベルの近似を行
うために読取られる特有のデジタルコードが与えられ
る。本発明は、アナログ入力電圧をデジタル出力コード
に変換するための追跡アナログ−デジタル変換器（ＡＤ
Ｃ）において、アナログ入力電圧に対応する脈動出力電
流を生成する電流−電圧特性を有する入力装置と、アナ
ログ入力電圧の近似的な測定結果に対応する前記デジタ
ル出力コードを生成することによって前記脈動出力電流
に応答するコード化装置とを具備していることを特徴と
する。
【００１１】本発明の追跡変換器の利点は、それが高い
周波数速度で動作することである。アナログ入力電圧の
電圧レベルを追跡することによって、追跡ＡＤＣはフラ
ッシュ変換器の正確度の制限ならびに直列ＡＤＣの速度
の制限を克服する。結果として、高周波のアナログ入力
電圧を一層正確に変換することが可能となる。デジタル
出力の正確度は、ＡＤＣの分解能を増加させることによ
って改善される。本発明の１実施形態において、入力装
置は複数の共振を有する超格子である。超格子における
共振の数によって追跡変換器の分解能が決定される。超
格子は、（追跡変換器が）貴重な“チップの実際の領
域”を占有せずに追跡変換器の分解能を増加させるよう
に垂直に積み重ねられる。
周波数速度で動作することである。アナログ入力電圧の
電圧レベルを追跡することによって、追跡ＡＤＣはフラ
ッシュ変換器の正確度の制限ならびに直列ＡＤＣの速度
の制限を克服する。結果として、高周波のアナログ入力
電圧を一層正確に変換することが可能となる。デジタル
出力の正確度は、ＡＤＣの分解能を増加させることによ
って改善される。本発明の１実施形態において、入力装
置は複数の共振を有する超格子である。超格子における
共振の数によって追跡変換器の分解能が決定される。超
格子は、（追跡変換器が）貴重な“チップの実際の領
域”を占有せずに追跡変換器の分解能を増加させるよう
に垂直に積み重ねられる。
【００１２】本発明の別の実施形態において、複数の共
振トンネルダイオードは脈動電流を生成する。共振トン
ネルダイオードの数が増加すると、追跡ＡＤＣの分解能
も増加する。
振トンネルダイオードは脈動電流を生成する。共振トン
ネルダイオードの数が増加すると、追跡ＡＤＣの分解能
も増加する。
【００１３】本発明のこれらおよびその他の特徴および
利点は添付図面を参照にした以下の詳細な説明から当業
者には明らかである。
利点は添付図面を参照にした以下の詳細な説明から当業
者には明らかである。
【００１４】
【発明の実施の形態】図１において、入力装置の電流−
電圧（Ｉ−Ｖ）特性2 が示されている。説明のために、
本発明は入力装置として超格子を使用して説明される
が、共振トンネルダイオード等の別の装置で置換しても
よい。
電圧（Ｉ−Ｖ）特性2 が示されている。説明のために、
本発明は入力装置として超格子を使用して説明される
が、共振トンネルダイオード等の別の装置で置換しても
よい。
【００１５】超格子を手短に説明することによって、上
述の本発明を理解するための助けとなる。一般的に、超
格子はミニバンドと呼ばれる複数の共振を有している。
超格子の各ミニバンドは、トンネルダイオードあるいは
キャパシタの金属−絶縁体−金属バリアのものに類似し
ている。電圧が加えられたとき、搬送波は入力電圧が第
１のミニバンドの幅を超えるまで第１のミニバンドから
第２のミニバンドにトンネル効果で突き抜けることがで
きる。半導体超格子は、超格子トンネルダイオードと呼
ばれる高速トンネルダイオード中に含まれている。この
タイプのダイオードは、参照文献（Sze 氏による“High
Speed Semiconductor Devices” JohnWiley & Sons,
Inc., New York, 1990, pages 528-530）に記載されて
いる。
述の本発明を理解するための助けとなる。一般的に、超
格子はミニバンドと呼ばれる複数の共振を有している。
超格子の各ミニバンドは、トンネルダイオードあるいは
キャパシタの金属−絶縁体−金属バリアのものに類似し
ている。電圧が加えられたとき、搬送波は入力電圧が第
１のミニバンドの幅を超えるまで第１のミニバンドから
第２のミニバンドにトンネル効果で突き抜けることがで
きる。半導体超格子は、超格子トンネルダイオードと呼
ばれる高速トンネルダイオード中に含まれている。この
タイプのダイオードは、参照文献（Sze 氏による“High
Speed Semiconductor Devices” JohnWiley & Sons,
Inc., New York, 1990, pages 528-530）に記載されて
いる。
【００１６】図１に示されているように、電圧軸12に沿
った各ミニバンド10は、下方しきい値電圧14および上方
しきい値電圧16をそれぞれ有する帯域幅を有している。
装置に与えられた電圧レベルがミニバンド10の下方しき
い値14を超過したとき、そのミニバンド10は上方しきい
値16を超過するまで伝導する。
った各ミニバンド10は、下方しきい値電圧14および上方
しきい値電圧16をそれぞれ有する帯域幅を有している。
装置に与えられた電圧レベルがミニバンド10の下方しき
い値14を超過したとき、そのミニバンド10は上方しきい
値16を超過するまで伝導する。
【００１７】図２において、アナログ入力電圧18と超格
子のＶ−Ｉ特性2 との間の関係が示されている。水平方
向の電圧軸12は両方に共通であるが、２つの垂直方向の
軸は異なっている。超格子の電流は電圧に関するグラフ
として示されており、一方、アナログ入力電圧は時間に
関するグラフとして示されている。２つのグラフは、本
発明の動作の説明を簡単にするために一緒に示されてい
る。本発明の機能は、超格子Ｉ−Ｖ特性2 の平面の第１
象限の動作に関して説明されている。アナログ入力電圧
18が負である場合、超格子は図１に示されたような第３
象限における以下のようなＩ−Ｖ特性2 とは逆の方法で
動作する。
子のＶ−Ｉ特性2 との間の関係が示されている。水平方
向の電圧軸12は両方に共通であるが、２つの垂直方向の
軸は異なっている。超格子の電流は電圧に関するグラフ
として示されており、一方、アナログ入力電圧は時間に
関するグラフとして示されている。２つのグラフは、本
発明の動作の説明を簡単にするために一緒に示されてい
る。本発明の機能は、超格子Ｉ−Ｖ特性2 の平面の第１
象限の動作に関して説明されている。アナログ入力電圧
18が負である場合、超格子は図１に示されたような第３
象限における以下のようなＩ−Ｖ特性2 とは逆の方法で
動作する。
【００１８】本発明の動作は、正弦波入力電圧の正のサ
イクルの間に実施される。図２に示されているように、
アナログ入力電圧18は、超格子のＩ−Ｖ特性2 の電圧軸
12上の０乃至７の電圧範囲内にある。この例において、
第１のミニバンド20の下方しきい値14は最小であり、上
方しきい値は２ボルトである。第２のミニバンド22の下
方しきい値14は３ボルトであり、上方しきい値16は５ボ
ルトである。連続した各ミニバンドの下方および上方し
きい値に対しても同様である。図３のａにおいて、時間
に関する脈動出力電流24のグラフが示されており、それ
はアナログ入力電圧18が超格子に与えられたときに発生
される。
イクルの間に実施される。図２に示されているように、
アナログ入力電圧18は、超格子のＩ−Ｖ特性2 の電圧軸
12上の０乃至７の電圧範囲内にある。この例において、
第１のミニバンド20の下方しきい値14は最小であり、上
方しきい値は２ボルトである。第２のミニバンド22の下
方しきい値14は３ボルトであり、上方しきい値16は５ボ
ルトである。連続した各ミニバンドの下方および上方し
きい値に対しても同様である。図３のａにおいて、時間
に関する脈動出力電流24のグラフが示されており、それ
はアナログ入力電圧18が超格子に与えられたときに発生
される。
【００１９】図２の破線によって示されているように、
アナログ入力電圧18は、第１の時間ピリオド26の期間に
第１のミニバンド20の下方しきい値14を超過し、第２の
時間ピリオドの期間に第２のミニバンド22の下方しきい
値14を超過する。脈動出力電流24のパルスの傾きは、時
間に関するアナログ入力電圧18の変化に依存している。
図３のａに示されているように、電流パルスの傾きは、
パルス32および34において示されているように下方しき
い値14と上方しきい値16の間の時間ピリオド中に増加す
る。アナログ入力電圧18が上方しきい値16を超過する点
において、図３のａの電流パルス32および34は減少して
いる状態で示されている。
アナログ入力電圧18は、第１の時間ピリオド26の期間に
第１のミニバンド20の下方しきい値14を超過し、第２の
時間ピリオドの期間に第２のミニバンド22の下方しきい
値14を超過する。脈動出力電流24のパルスの傾きは、時
間に関するアナログ入力電圧18の変化に依存している。
図３のａに示されているように、電流パルスの傾きは、
パルス32および34において示されているように下方しき
い値14と上方しきい値16の間の時間ピリオド中に増加す
る。アナログ入力電圧18が上方しきい値16を超過する点
において、図３のａの電流パルス32および34は減少して
いる状態で示されている。
【００２０】図２における時間の時間ピリオド４乃至８
の間では、アナログ入力電圧18は減少する正の値であ
る。図３のａに示されている結果的な電流出力パルス36
は、上方しきい値16を超過するまで急激に増加し、下方
しきい値14を超過するまで減少する。
の間では、アナログ入力電圧18は減少する正の値であ
る。図３のａに示されている結果的な電流出力パルス36
は、上方しきい値16を超過するまで急激に増加し、下方
しきい値14を超過するまで減少する。
【００２１】図４のブロック図に示されているように、
この例では超格子である入力装置4は、与えられたアナ
ログ入力電圧18の電圧レベルに対応するデジタル出力コ
ード40を生成するコード化装置38に接続されている。コ
ード化装置38、すなわちコード化論理装置は多数の形態
を採用している。図５に示されている本発明の一実施形
態において、微分装置42は、計数装置44の計数を制御す
るために脈動出力電流24を微分する。
この例では超格子である入力装置4は、与えられたアナ
ログ入力電圧18の電圧レベルに対応するデジタル出力コ
ード40を生成するコード化装置38に接続されている。コ
ード化装置38、すなわちコード化論理装置は多数の形態
を採用している。図５に示されている本発明の一実施形
態において、微分装置42は、計数装置44の計数を制御す
るために脈動出力電流24を微分する。
【００２２】脈動出力電流24の微分の結果、図３のｂに
示されているような微分された電圧46が得られ、それは
それぞれ正の部分48および負の部分50を交互に有してい
る。図３のａ乃至ｃは、波形間の関係を示すために一緒
に図示されている。微分された電圧46は、脈動電流24の
振幅が増加しているときに正であり、それが減少してい
るときには負である。この図からわかるように、正の部
分48および負の部分50の領域の合計は第１のピリオドの
期間には正であり、それは、アナログ入力電圧18の電圧
レベルが第１のミニバンド20の上方しきい値16を超過す
るからである。しかしながら、アナログ入力電圧18は第
３のミニバンド52の上方しきい値16を超過せず、結果的
にそのピリオドの全面積はゼロと等しくなる。同様に、
正のアナログ入力電圧18が減少するにつれて、対応する
ピリオドの微分された電圧46の全面積は負になる。
示されているような微分された電圧46が得られ、それは
それぞれ正の部分48および負の部分50を交互に有してい
る。図３のａ乃至ｃは、波形間の関係を示すために一緒
に図示されている。微分された電圧46は、脈動電流24の
振幅が増加しているときに正であり、それが減少してい
るときには負である。この図からわかるように、正の部
分48および負の部分50の領域の合計は第１のピリオドの
期間には正であり、それは、アナログ入力電圧18の電圧
レベルが第１のミニバンド20の上方しきい値16を超過す
るからである。しかしながら、アナログ入力電圧18は第
３のミニバンド52の上方しきい値16を超過せず、結果的
にそのピリオドの全面積はゼロと等しくなる。同様に、
正のアナログ入力電圧18が減少するにつれて、対応する
ピリオドの微分された電圧46の全面積は負になる。
【００２３】微分装置42に続いて、方向計数装置44の計
数を制御するように論理信号を与えるために図５に示さ
れている論理ゲート54を使用することができる。例え
ば、カウンタは、図３のｃの領域48によって示されてい
るように、微分された電圧46が正であるときにはカウン
トアップし、それが負であるときにはカウントダウンす
る。結果的なデジタル出力コード40によって、アナログ
入力電圧18の近似の測定結果に対応する特有のデジタル
値が提供される。
数を制御するように論理信号を与えるために図５に示さ
れている論理ゲート54を使用することができる。例え
ば、カウンタは、図３のｃの領域48によって示されてい
るように、微分された電圧46が正であるときにはカウン
トアップし、それが負であるときにはカウントダウンす
る。結果的なデジタル出力コード40によって、アナログ
入力電圧18の近似の測定結果に対応する特有のデジタル
値が提供される。
【００２４】連続的な電流パルスが生成されたときに計
数装置44が連続的にカウントアップあるいはカウントダ
ウンできるようにすることによって、デジタル出力コー
ド40はアナログ入力電圧18の電圧レベルにおける変化を
追跡する。この構成を使用して、追跡ＡＤＣはアナログ
入力電圧18を連続的に近似する。
数装置44が連続的にカウントアップあるいはカウントダ
ウンできるようにすることによって、デジタル出力コー
ド40はアナログ入力電圧18の電圧レベルにおける変化を
追跡する。この構成を使用して、追跡ＡＤＣはアナログ
入力電圧18を連続的に近似する。
【００２５】本発明の別の実施形態において、図６に示
されているように、積分装置60は微分された電圧46の各
ピリオドの領域を合計する。この例における積分装置60
は、積分キャパシタ62と、積分キャパシタ62を放電する
ためのスイッチング装置64とを含んでいる。図３のｃ
は、微分された電圧46の積分の結果として生じた積分さ
れた電圧66のグラフである。図３のｃにおいて電圧ラン
プ68によって示されているように、積分キャパシタ62上
の電荷は、微分された電圧46の正の部分48の電圧レベル
に直接比例するレベルまで増加する。そのピリオドの負
の部分50の間に、積分キャパシタ62上の電荷は、減少し
ている電圧ランプ70によって示されているように減少す
る。そのピリオドの積分に続いて、キャパシタ上の電荷
の極性は、そのピリオドに対する正あるいは負の領域を
示す。図３のｃのグラフによって示されているように、
第１および第２のピリオドの終りにおいて、積分キャパ
シタ62上の電荷は正である。第３のピリオドの終りにお
いて電荷はゼロであり、第４のピリオドの合計に続いて
負となる。微分された電圧46を監視するスイッチング装
置64は、各ピリオドに続いて積分キャパシタ62に放電路
を提供する。
されているように、積分装置60は微分された電圧46の各
ピリオドの領域を合計する。この例における積分装置60
は、積分キャパシタ62と、積分キャパシタ62を放電する
ためのスイッチング装置64とを含んでいる。図３のｃ
は、微分された電圧46の積分の結果として生じた積分さ
れた電圧66のグラフである。図３のｃにおいて電圧ラン
プ68によって示されているように、積分キャパシタ62上
の電荷は、微分された電圧46の正の部分48の電圧レベル
に直接比例するレベルまで増加する。そのピリオドの負
の部分50の間に、積分キャパシタ62上の電荷は、減少し
ている電圧ランプ70によって示されているように減少す
る。そのピリオドの積分に続いて、キャパシタ上の電荷
の極性は、そのピリオドに対する正あるいは負の領域を
示す。図３のｃのグラフによって示されているように、
第１および第２のピリオドの終りにおいて、積分キャパ
シタ62上の電荷は正である。第３のピリオドの終りにお
いて電荷はゼロであり、第４のピリオドの合計に続いて
負となる。微分された電圧46を監視するスイッチング装
置64は、各ピリオドに続いて積分キャパシタ62に放電路
を提供する。
【００２６】先に説明されたように、積分装置60に続い
て、計数装置44が計数する方向を制御するために論理ゲ
ート54が使用される。計数装置44は、微分された電圧46
の各ピリオドに続いて１カウントだけカウントアップあ
るいはカウントダウンする。遅延された微分された電圧
46から生じたトリガ72は、各ピリオドの終りにおいて計
数装置44をトリガするために使用できる。例えば、計数
装置44は、積分キャパシタ62上の電荷が正であるときに
カウントアップし、電荷が負であるときにカウントダウ
ンするように接続されてもよい。
て、計数装置44が計数する方向を制御するために論理ゲ
ート54が使用される。計数装置44は、微分された電圧46
の各ピリオドに続いて１カウントだけカウントアップあ
るいはカウントダウンする。遅延された微分された電圧
46から生じたトリガ72は、各ピリオドの終りにおいて計
数装置44をトリガするために使用できる。例えば、計数
装置44は、積分キャパシタ62上の電荷が正であるときに
カウントアップし、電荷が負であるときにカウントダウ
ンするように接続されてもよい。
【００２７】計数装置44の出力における計数値はその
後、出力ラッチ74に送られる。コンパレータ76は、アナ
ログ入力電圧18をこの例においては接地基準電圧である
既知の基準電圧と比較し、それによってアナログ入力電
圧18が正であるときにはデジタルの１を生成し、負であ
るときにはゼロを生成する。コンパレータ76の出力は、
アナログ入力電圧18が正であるときには真の計数値を表
示し、アナログ入力電圧18が負であるときには計数値の
２の補数を表示するようにラッチ74に指示し、それによ
って、アナログ入力電圧18の電圧レベルに対応するディ
スクリートなデジタル出力コード40を提供する。
後、出力ラッチ74に送られる。コンパレータ76は、アナ
ログ入力電圧18をこの例においては接地基準電圧である
既知の基準電圧と比較し、それによってアナログ入力電
圧18が正であるときにはデジタルの１を生成し、負であ
るときにはゼロを生成する。コンパレータ76の出力は、
アナログ入力電圧18が正であるときには真の計数値を表
示し、アナログ入力電圧18が負であるときには計数値の
２の補数を表示するようにラッチ74に指示し、それによ
って、アナログ入力電圧18の電圧レベルに対応するディ
スクリートなデジタル出力コード40を提供する。
【００２８】トリガパルス72が与えられる毎に、計数装
置44はアナログ入力電圧18の電圧レベルに対応するデジ
タル出力コード40を生成する。アナログ入力電圧18の変
化を追跡することによって、本発明の新しいＡＤＣは既
知の並列および直列変換器の速度の制限を克服すること
ができる。
置44はアナログ入力電圧18の電圧レベルに対応するデジ
タル出力コード40を生成する。アナログ入力電圧18の変
化を追跡することによって、本発明の新しいＡＤＣは既
知の並列および直列変換器の速度の制限を克服すること
ができる。
【００２９】共振の数が増加した超格子を構成すること
によって、追跡ＡＤＣの分解能が改良される。分解能を
増加させる別の方法はレベルシフトである。対応して高
いアナログ入力電圧レベルに応答するために連続的に超
格子の電圧応答しきい値をシフトすることによって、高
い分解能が達成される。超格子半導体の組成および性能
に関する追加的な情報は、半導体材料に関する参照文献
（FinkおよびChristian による“Electronics Engineer
s' Handbook ” Third Edition, McGraw-HillBook Com
pany, New York, 1989, pages 6-82 through 6-90）に
記載されている。
によって、追跡ＡＤＣの分解能が改良される。分解能を
増加させる別の方法はレベルシフトである。対応して高
いアナログ入力電圧レベルに応答するために連続的に超
格子の電圧応答しきい値をシフトすることによって、高
い分解能が達成される。超格子半導体の組成および性能
に関する追加的な情報は、半導体材料に関する参照文献
（FinkおよびChristian による“Electronics Engineer
s' Handbook ” Third Edition, McGraw-HillBook Com
pany, New York, 1989, pages 6-82 through 6-90）に
記載されている。
【００３０】以下、変換に必要な時間を著しく増加させ
ずに超格子の積層およびレベルシフトによってどのよう
に追跡ＡＤＣの分解能が改良できるかについて説明す
る。この例において、それぞれが４つのミニバンドを有
している３個の超格子が積層される。
ずに超格子の積層およびレベルシフトによってどのよう
に追跡ＡＤＣの分解能が改良できるかについて説明す
る。この例において、それぞれが４つのミニバンドを有
している３個の超格子が積層される。
【００３１】第１の超格子は、０乃至２ボルトの電圧レ
ベルに応答するように構成されている。第２の超格子の
しきい値は、２乃至４ボルトの電圧レベルに応答するよ
うにシフトされる。第３の超格子は、４乃至６ボルトの
電圧に応答するようにシフトされる。この例において説
明された超格子を積層することによって、近接したしき
い値レベルを有する１２のミニバンドが０乃至６ボルト
の範囲の電圧の変化に応答するように使用できる。連続
した各ミニバンドのしきい値レベルが狭められるにつ
れ、それはアナログ入力電圧を測定するために必要とな
ってくる。言い換えると、連続した各ミニバンドの感度
を十分利用するために、アナログ入力電圧の振幅を減少
することが必要である。
ベルに応答するように構成されている。第２の超格子の
しきい値は、２乃至４ボルトの電圧レベルに応答するよ
うにシフトされる。第３の超格子は、４乃至６ボルトの
電圧に応答するようにシフトされる。この例において説
明された超格子を積層することによって、近接したしき
い値レベルを有する１２のミニバンドが０乃至６ボルト
の範囲の電圧の変化に応答するように使用できる。連続
した各ミニバンドのしきい値レベルが狭められるにつ
れ、それはアナログ入力電圧を測定するために必要とな
ってくる。言い換えると、連続した各ミニバンドの感度
を十分利用するために、アナログ入力電圧の振幅を減少
することが必要である。
【００３２】別の実施形態が当業者によって実施される
ことがある。超格子入力装置を使用して追跡ＡＤＣが説
明されているが、複数の共振トンネルダイオード等の、
超格子構造に匹敵する別の装置を使用することもでき
る。同様に、本発明の実施形態は微分装置、積分装置お
よび計数装置を使用して説明されているが、別のコード
化装置を使用することもできる。そのような変更および
修正は、添付された特許請求の範囲に定められた本発明
の技術的範囲から逸脱することなく実行することができ
る。
ことがある。超格子入力装置を使用して追跡ＡＤＣが説
明されているが、複数の共振トンネルダイオード等の、
超格子構造に匹敵する別の装置を使用することもでき
る。同様に、本発明の実施形態は微分装置、積分装置お
よび計数装置を使用して説明されているが、別のコード
化装置を使用することもできる。そのような変更および
修正は、添付された特許請求の範囲に定められた本発明
の技術的範囲から逸脱することなく実行することができ
る。
【図１】本発明の一実施形態の入力装置としての一般的
な超格子の電流−電圧特性の概略図。
な超格子の電流−電圧特性の概略図。
【図２】入力装置の電流−電圧特性と、説明のために装
置に与えられたアナログ入力電圧との間の関係を示すグ
ラフ。
置に与えられたアナログ入力電圧との間の関係を示すグ
ラフ。
【図３】図２の電流−電圧特性を有する入力装置にアナ
ログ入力電圧が与えられたときの結果として生じた脈動
電流のグラフと、その脈動出力を微分することによって
生成された波形のグラフと、その微分された波形の各周
期の合計から得られた積分された電圧波形のグラフ。
ログ入力電圧が与えられたときの結果として生じた脈動
電流のグラフと、その脈動出力を微分することによって
生成された波形のグラフと、その微分された波形の各周
期の合計から得られた積分された電圧波形のグラフ。
【図４】新しい追跡ＡＤＣ変換器のブロック図。
【図５】本発明の一実施形態のブロック図。
【図６】本発明の別の実施形態のトポロジーを示した
図。
図。
Claims (10)
- 【請求項１】 アナログ入力電圧をデジタル出力コード
に変換するための追跡アナログ−デジタル変換器（ＡＤ
Ｃ）において、 前記アナログ入力電圧に対応する脈動出力電流を生成す
る電流−電圧特性を有する入力装置と、 前記アナログ入力電圧の近似的な測定結果に対応する前
記デジタル出力コードを生成することによって前記脈動
出力電流に応答するコード化装置とを具備していること
を特徴とする追跡アナログ−デジタル変換器。 - 【請求項２】 前記入力装置はそれぞれが連続的に高レ
ベルの前記アナログ入力電圧に対応する複数の共振トン
ネルダイオードであり、前記複数の共振トンネルダイオ
ードは導通した共振トンネルダイオードの数に対応する
前記脈動出力電流を生成する請求項１記載の変換器。 - 【請求項３】 前記入力装置は複数のミニバンドを有す
る超格子であり、前記複数のミニバンドはそれらのそれ
ぞれのしきい値レベルを超過する前記アナログ入力電圧
に応答して導通し、前記超格子は導通する前記複数のミ
ニバンドの数に対応して前記脈動出力電流を生成する請
求項１記載の変換器。 - 【請求項４】 前記入力装置は変換器の分解能を増加さ
せるように積層された複数の超格子を含み、前記複数の
超格子のそれぞれは電圧応答しきい値を有している請求
項１または３記載の変換器。 - 【請求項５】 連続的な前記複数の超格子の前記電圧応
答しきい値は分解能を増加させるために前記アナログ入
力電圧の高い電圧レベルに対応して応答するようにシフ
トされる請求項４記載の変換器。 - 【請求項６】 前記コード化装置は、 前記入力装置に接続され、交互の極性を有する微分され
た電圧を生成する微分装置と、 前記微分された電圧を対応する論理信号に変えるための
論理ゲートと、 前記論理信号を受信して前記デジタル出力コードを生成
する計数装置とを具備している請求項１乃至５のいずれ
か１項記載の変換器。 - 【請求項７】 前記コード化装置は、 前記入力装置に接続され、それによって交互の極性を有
する微分された電圧を生成する微分装置と、 前記微分された電圧の各ピリオドを合計し、正および負
の合計に対して反対の極性の積分された電圧を生成する
積分装置と、 前記微分された電圧のピリオドの電圧レベルにほぼ対応
した電圧レベルに充電する積分キャパシタと、 各ピリオドに続いて前記積分キャパシタに対する放電路
を与えるスイッチング装置と、 前記積分された電圧を対応する論理信号に変える論理ゲ
ートと、 前記論理信号を受信して前記デジタル出力コードを生成
する計数装置とを具備している請求項１乃至５のいずれ
か１項記載の変換器。 - 【請求項８】 アナログ入力電圧をデジタル出力コード
に変換する方法において、 前記アナログ入力電圧を少なくとも１個の超格子に与
え、 前記アナログ入力電圧の電圧レベルの変化に対応する脈
動出力電流を前記少なくとも１個の超格子によって生成
し、 前記アナログ入力電圧の近似的な測定結果に対応する前
記デジタル出力コードを生成するエンコーダによって、
前記脈動出力電流をコード化するステップを含んでいる
ことを特徴とするアナログ入力電圧をデジタル出力コー
ドに変換する方法。 - 【請求項９】 前記少なくとも１個の超格子の積層体を
含み、前記少なくとも１個の超格子は電圧応答しきい値
を有している請求項８記載のアナログ入力電圧をデジタ
ル出力コードに変換する方法。 - 【請求項１０】 前記少なくとも１個の超格子の応答し
きい値を別のアナログ入力電圧レベルに応答するように
シフトして分解能を改良する請求項８あるいは９のいず
れか１項記載のアナログ入力電圧をデジタル出力コード
に変換する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US880283 | 1997-06-23 | ||
| US08/880,283 US5945934A (en) | 1997-06-23 | 1997-06-23 | Tracking analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188168A true JPH1188168A (ja) | 1999-03-30 |
| JP3977516B2 JP3977516B2 (ja) | 2007-09-19 |
Family
ID=25375952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17619598A Expired - Lifetime JP3977516B2 (ja) | 1997-06-23 | 1998-06-23 | 追跡アナログ−デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5945934A (ja) |
| EP (1) | EP0887940B1 (ja) |
| JP (1) | JP3977516B2 (ja) |
| DE (1) | DE69829915T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9827932D0 (en) * | 1998-12-19 | 1999-02-10 | Secr Defence | Analogue to digital converter and method of analogue to digital conversion |
| ITMI20011996A1 (it) * | 2001-09-26 | 2003-03-26 | St Microelectronics Srl | Convertitore analogico digitale ad inseguimento |
| US7586427B1 (en) * | 2008-04-24 | 2009-09-08 | Northrop Grumman Corporation | Sequential triggering of series-connected resonant tunneling diodes |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3160873A (en) * | 1960-10-24 | 1964-12-08 | Rca Corp | Negative resistance analog to digital converter |
| US3937066A (en) * | 1973-11-01 | 1976-02-10 | Stanford Research Institute | Ultrasonic camera system and method |
-
1997
- 1997-06-23 US US08/880,283 patent/US5945934A/en not_active Expired - Lifetime
-
1998
- 1998-06-09 EP EP98110521A patent/EP0887940B1/en not_active Expired - Lifetime
- 1998-06-09 DE DE69829915T patent/DE69829915T2/de not_active Expired - Lifetime
- 1998-06-23 JP JP17619598A patent/JP3977516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0887940A3 (en) | 2002-10-09 |
| JP3977516B2 (ja) | 2007-09-19 |
| EP0887940B1 (en) | 2005-04-27 |
| EP0887940A2 (en) | 1998-12-30 |
| US5945934A (en) | 1999-08-31 |
| DE69829915T2 (de) | 2006-03-09 |
| DE69829915D1 (de) | 2005-06-02 |
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