JP3314793B2 - 位置決め制御装置 - Google Patents
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- JP3314793B2 JP3314793B2 JP28761293A JP28761293A JP3314793B2 JP 3314793 B2 JP3314793 B2 JP 3314793B2 JP 28761293 A JP28761293 A JP 28761293A JP 28761293 A JP28761293 A JP 28761293A JP 3314793 B2 JP3314793 B2 JP 3314793B2
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Description
【0001】
【産業上の利用分野】本発明は、パルス列入力型位置決
め制御装置に関し、とくに、位置決め整定時間の短縮
と、超低回転速度での滑らかな運転を可能とする、位置
決め制御装置に関する。
め制御装置に関し、とくに、位置決め整定時間の短縮
と、超低回転速度での滑らかな運転を可能とする、位置
決め制御装置に関する。
【0002】
【従来の技術】図16は、従来の位置決め制御装置の代
表例を示したものである。100は主回路、101は整
流器部、102は平滑コンデンサ、103はインバータ
部、104はDCCT(直流変流器)、105は電流検
出回路、106はPWM(パルス幅変調)回路、107
はベース駆動回路、108、109は乗算器、110は
電流分配回路、111、112、113は電流アンプ、
114、115は加算器、116、117は反転アン
プ、118は同期モータ、119はエンコーダである。
位置決め制御信号としては、インクリメンタルな指令パ
ルスとモータの回転方向を指示する回転方向指令が与え
られる。また、位置の検出量としては、モータ軸に結合
されたインクリメンタル形のエンコーダのフィードバッ
クパルスによって与えられる。指令パルスとフィードバ
ックパルスの偏差量は、D/A変換器を介して、速度ア
ンプの速度指令値となる。エンコーダのフィードバック
パルスは90°位相差の2相パルスであり、これをf/
V変換することによって速度アンプへの速度フィードバ
ック信号が得られる。
表例を示したものである。100は主回路、101は整
流器部、102は平滑コンデンサ、103はインバータ
部、104はDCCT(直流変流器)、105は電流検
出回路、106はPWM(パルス幅変調)回路、107
はベース駆動回路、108、109は乗算器、110は
電流分配回路、111、112、113は電流アンプ、
114、115は加算器、116、117は反転アン
プ、118は同期モータ、119はエンコーダである。
位置決め制御信号としては、インクリメンタルな指令パ
ルスとモータの回転方向を指示する回転方向指令が与え
られる。また、位置の検出量としては、モータ軸に結合
されたインクリメンタル形のエンコーダのフィードバッ
クパルスによって与えられる。指令パルスとフィードバ
ックパルスの偏差量は、D/A変換器を介して、速度ア
ンプの速度指令値となる。エンコーダのフィードバック
パルスは90°位相差の2相パルスであり、これをf/
V変換することによって速度アンプへの速度フィードバ
ック信号が得られる。
【0003】
【発明が解決しようとする課題】従来の装置では、以下
に示す問題点がある。 (1)速度ループゲイン、位置ループゲインを高くした
場合、モータの滑らかな回転が損なわれ、モータが振動
的になる。 (2)さらに、サーボロック状態で1パルスの微小な振
動が発生することが避けられない。 (3)また、低回転速度において、f/V変換器の出力
信号はリップル分が増大するので、速度ループゲインを
高くできない。特に、エンコーダの分解能が低い場合、
例えば、1000〔パルス/rev〕以下程度の分解能
のエンコーダでは、リップルが大きい。 そこで、本発明は低回転速度での、f/V変換器の欠点
を除去し、速度ループと位置ループの高ゲイン化を可能
とし、かつ、モータ停止時(サーボロック時)でも1パ
ルスの微振動を発生しない、高ゲインで整定時間の短
い、高精度の位置決め制御装置を提供することを目的と
する。
に示す問題点がある。 (1)速度ループゲイン、位置ループゲインを高くした
場合、モータの滑らかな回転が損なわれ、モータが振動
的になる。 (2)さらに、サーボロック状態で1パルスの微小な振
動が発生することが避けられない。 (3)また、低回転速度において、f/V変換器の出力
信号はリップル分が増大するので、速度ループゲインを
高くできない。特に、エンコーダの分解能が低い場合、
例えば、1000〔パルス/rev〕以下程度の分解能
のエンコーダでは、リップルが大きい。 そこで、本発明は低回転速度での、f/V変換器の欠点
を除去し、速度ループと位置ループの高ゲイン化を可能
とし、かつ、モータ停止時(サーボロック時)でも1パ
ルスの微振動を発生しない、高ゲインで整定時間の短
い、高精度の位置決め制御装置を提供することを目的と
する。
【0004】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の請求項1はモータ軸に取り付けられ、9
0°位相差を有する2相正弦波を出力するエンコーダか
らの位置フィードバック信号と位置指令パルスとの偏差
量を速度指令とし、前記エンコーダからの速度フィード
バック信号との偏差に応じて前記モータを速度制御する
ようにした位置決め制御装置において、前記位置指令パ
ルスのパルス周期から速度を演算するパルス周期速度演
算回路と、このパルス周期速度演算回路の出力を積分し
て位置指令補完信号を得る位置指令演算回路と、前記エ
ンコーダからの信号をもとにアナログ補完信号が生成さ
れるフィードバックパルス補完信号回路と、前記エンコ
ーダからの信号をもとに速度フィードバック信号を演算
する低速度領域の速度検出に適した第1の速度演算回路
および高速度領域の速度検出に適した第2の速度演算回
路と、低速時は第1の速度演算回路を高速時は第2の速
度演算回路を選択する切り替え回路とを備え、前記速度
指令に前記位置指令補完信号と前記フィードバックパル
ス補完回路の出力信号とを加算するものである。また、
請求項2は、モータ軸に取り付けられ、90°位相差を
有する2相正弦波を出力するエンコーダからの位置フィ
ードバック信号と位置指令パルスとの偏差量を速度指令
とし、前記エンコーダからの速度フィードバック信号と
の偏差に応じて前記モータを速度制御するようにした位
置決め制御装置において、前記位置指令演算回路が以下
の回路で構成されたことを特徴とする請求項1記載の位
置決め制御装置である。 (1)指令パルスPULSEと回転方向指令SIGNを
同期化するパルス符号同期化回路11。 (2)指令パルスPULSEを所定のパルス幅のパルス
PLSに整形するパルス整形回路12。 (3)前記パルスPLSを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路13。 (4)速度演算補正信号発生回路13の出力ACCと前
記パルス符号同期化回路11の出力SNを入力し、前記
パルスPLSの周期から速度を演算するパルス周期速度
演算回路15。 (5)指令パルスPULSEの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路15の積分
回路17の停止信号を発生する積分演算停止信号発生回
路14。 また、請求項3は、モータ軸に取り付けられ、90°位
相差を有する2相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記フィードバックパ
ルス補完信号回路が、以下の回路で構成されたことを特
徴とする請求項1記載の位置決め制御装置である。 (1)エンコーダの2相正弦波出力信号a、bの信号極
性をそれぞれ前記出力信号b、aの波形整形信号B、A
で切り替え、それぞれ信号a1、b1を出力する信号極
性切替回路26、27。 (2)前記波形整形信号A、Bの排他的論理和信号Eに
より選択されたバイアス電圧をそれぞれ前記信号a1、
b1に加算する加算器29、30。 (3)前記2相正弦波出力信号a、bの加算信号cと減
算信号dのそれぞれの波形整形信号CおよびDの排他的
論理和信号Fにより前記加算器29、30の出力を選択
するスイッチ32。 また、請求項4は、モータ軸に取り付けられ、90°位
相差を有する2相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記第1の速度演算回
路が以下の回路で構成されたことを特徴とする請求項1
記載の位置決め制御装置である。 (1)前記エンコーダの2相正弦波出力信号a、bおよ
び前記加算信号c、減算信号dを微分する微分回路3
5、36、37、38。 (2)前記微分回路35、36、37、38の信号極性
をそれぞれ前記波形整形信号B、A、D、Cに応じて切
り替える信号極性切替回路39、40、41、42。 (3)前記排他的論理和信号Fに応じて前記信号極性切
替回路39、40の出力を選択するスイッチ48。 (4)前記排他的論理和信号Eに応じて前記信号極性切
替回路41、42の出力を選択するスイッチ49。 (5)前記エンコーダの2相正弦波出力信号a、bを前
記排他的論理和信号Fにより選択し、前記加算信号cお
よび減算信号dを前記排他的論理和信号Eにより選択
し、各選択された信号の絶対値を比較する比較器45。 (6)この比較器45の出力により前記スイッチ48,
49の出力を選択し、その出力を速度演算信号とするス
イッチ50。
めに、本発明の請求項1はモータ軸に取り付けられ、9
0°位相差を有する2相正弦波を出力するエンコーダか
らの位置フィードバック信号と位置指令パルスとの偏差
量を速度指令とし、前記エンコーダからの速度フィード
バック信号との偏差に応じて前記モータを速度制御する
ようにした位置決め制御装置において、前記位置指令パ
ルスのパルス周期から速度を演算するパルス周期速度演
算回路と、このパルス周期速度演算回路の出力を積分し
て位置指令補完信号を得る位置指令演算回路と、前記エ
ンコーダからの信号をもとにアナログ補完信号が生成さ
れるフィードバックパルス補完信号回路と、前記エンコ
ーダからの信号をもとに速度フィードバック信号を演算
する低速度領域の速度検出に適した第1の速度演算回路
および高速度領域の速度検出に適した第2の速度演算回
路と、低速時は第1の速度演算回路を高速時は第2の速
度演算回路を選択する切り替え回路とを備え、前記速度
指令に前記位置指令補完信号と前記フィードバックパル
ス補完回路の出力信号とを加算するものである。また、
請求項2は、モータ軸に取り付けられ、90°位相差を
有する2相正弦波を出力するエンコーダからの位置フィ
ードバック信号と位置指令パルスとの偏差量を速度指令
とし、前記エンコーダからの速度フィードバック信号と
の偏差に応じて前記モータを速度制御するようにした位
置決め制御装置において、前記位置指令演算回路が以下
の回路で構成されたことを特徴とする請求項1記載の位
置決め制御装置である。 (1)指令パルスPULSEと回転方向指令SIGNを
同期化するパルス符号同期化回路11。 (2)指令パルスPULSEを所定のパルス幅のパルス
PLSに整形するパルス整形回路12。 (3)前記パルスPLSを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路13。 (4)速度演算補正信号発生回路13の出力ACCと前
記パルス符号同期化回路11の出力SNを入力し、前記
パルスPLSの周期から速度を演算するパルス周期速度
演算回路15。 (5)指令パルスPULSEの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路15の積分
回路17の停止信号を発生する積分演算停止信号発生回
路14。 また、請求項3は、モータ軸に取り付けられ、90°位
相差を有する2相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記フィードバックパ
ルス補完信号回路が、以下の回路で構成されたことを特
徴とする請求項1記載の位置決め制御装置である。 (1)エンコーダの2相正弦波出力信号a、bの信号極
性をそれぞれ前記出力信号b、aの波形整形信号B、A
で切り替え、それぞれ信号a1、b1を出力する信号極
性切替回路26、27。 (2)前記波形整形信号A、Bの排他的論理和信号Eに
より選択されたバイアス電圧をそれぞれ前記信号a1、
b1に加算する加算器29、30。 (3)前記2相正弦波出力信号a、bの加算信号cと減
算信号dのそれぞれの波形整形信号CおよびDの排他的
論理和信号Fにより前記加算器29、30の出力を選択
するスイッチ32。 また、請求項4は、モータ軸に取り付けられ、90°位
相差を有する2相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記第1の速度演算回
路が以下の回路で構成されたことを特徴とする請求項1
記載の位置決め制御装置である。 (1)前記エンコーダの2相正弦波出力信号a、bおよ
び前記加算信号c、減算信号dを微分する微分回路3
5、36、37、38。 (2)前記微分回路35、36、37、38の信号極性
をそれぞれ前記波形整形信号B、A、D、Cに応じて切
り替える信号極性切替回路39、40、41、42。 (3)前記排他的論理和信号Fに応じて前記信号極性切
替回路39、40の出力を選択するスイッチ48。 (4)前記排他的論理和信号Eに応じて前記信号極性切
替回路41、42の出力を選択するスイッチ49。 (5)前記エンコーダの2相正弦波出力信号a、bを前
記排他的論理和信号Fにより選択し、前記加算信号cお
よび減算信号dを前記排他的論理和信号Eにより選択
し、各選択された信号の絶対値を比較する比較器45。 (6)この比較器45の出力により前記スイッチ48,
49の出力を選択し、その出力を速度演算信号とするス
イッチ50。
【0005】
【作用】上記手段により、ディジタル信号をD/A変換
し、アナログ量に変換する場合に生ずる速度指令値の階
段状の変化を無くし、速度アンプに入力される速度指令
値を、連続化することができるので、モータの動きが滑
らかとなる。また、低回転速度でもリップルの少ない速
度フィードバック信号を得ることができるので、f/V
変換器の低回転速度でのリップルの増大による欠点、す
なわち速度アンプのゲインが上げられないと言う問題点
を除去することができる。したがって、位置信号のアナ
ログ補完による相乗効果とにより、位置ループゲインの
大幅な高ゲイン化が可能となる。
し、アナログ量に変換する場合に生ずる速度指令値の階
段状の変化を無くし、速度アンプに入力される速度指令
値を、連続化することができるので、モータの動きが滑
らかとなる。また、低回転速度でもリップルの少ない速
度フィードバック信号を得ることができるので、f/V
変換器の低回転速度でのリップルの増大による欠点、す
なわち速度アンプのゲインが上げられないと言う問題点
を除去することができる。したがって、位置信号のアナ
ログ補完による相乗効果とにより、位置ループゲインの
大幅な高ゲイン化が可能となる。
【0006】
【実施例】以下、本発明の実施例について説明する。図
1は図16の一点鎖線で囲んだ部分の、従来の位置決め
制御回路部に対する、本発明の実施例を示す位置決め制
御回路を示す図である。図において、1は指令パルスと
回転方向指令を入力として、新たに生成した入力指令パ
ルスに対応した、演算指令パルスと演算指令パルスを補
完する位置指令補完信号を出力する位置指令演算回路、
2はエンコーダの90°位相差の2相信号(ここでは、
SINθe、COSθeの正弦波の2相信号)を波形整
形し、かつ、回転方向を判別するパルス整形方向判別回
路、3は演算指令パルスとフィードバックパルスの偏差
量を演算する偏差カウンタ、4は偏差カウンタの値をア
ナログ量に変換するD/A変換器、5はエンコーダから
のフィードバックパルスを補完し、位置の検出量を連続
化するフィードバックパルス補完信号回路である。6は
低回転速度検出用の第1の速度演算回路、7は高回転速
度での速度検出を行なう第2の速度演算回路で、これは
従来公知のf/V変換器によって構成されている。ま
た、8は高速か低速かを判別して、切り替えスイッチ9
を制御する低速/高速回転切替回路である。本発明に係
わる主要な制御回路は位置指令演算回路1、フィードバ
ックパルス補完信号回路5、第1の速度演算回路6であ
る。以下に、これらの詳細構成をさらに説明する。図2
は位置指令演算回路1の詳細ブロック図である。11は
指令パルスと回転方向指令を同期化するパルス符号同期
化回路である。この回路では、回転方向指令のみ変化し
てもそのままでは受け付けず、指令パルスが印加された
時点で回転方向指令が有効となるように、指令パルスと
の同期を行なう。12はパルス整形回路で指令パルスを
所定のパルス幅に整形する。13は入力の指令パルスに
対し、位置指令演算回路の内部に生成する演算指令パル
スの追従遅れを補正するための、速度演算補正信号発生
回路である。14は入力の指令パルス数と演算指令パル
ス数が一致したところで、積分回路17の動作を停止す
る信号を与える積分演算停止信号発生回路である。15
は積分回路17の初期値をセットするプリセット信号発
生回路である。16は入力の指令パルス周期から速度を
演算するパルス周期速度演算回路である。17は速度信
号を積分して、位置の信号を得る積分回路である。18
〜20は比較器で、正転側および逆転側の演算指令パル
スを発生し、演算指令パルスの生成信号である積分回路
17の積分停止タイミングを与える。図3は図2のパル
ス周期速度演算回路16のさらに詳細なブロック図を示
したものである。21は基準電圧V0を指令パルスの印
加時点を出発点として積分を開始する積分回路である。
22は指令パルスに同期して、積分回路21の出力信号
INTEGをホールドするサンプル・ホールド回路であ
り、このホールド値SAMPはパルス周期の長さに比例
するものである。23は割算回路であり、その出力DI
Vはパルス周期の逆数であるから、そのときの速度に対
応した信号である。24は回転方向に応じて信号極性を
切り替え、速度信号の正転側および逆転側を指定する信
号極性切替回路である。この速度信号を積分すると、位
置の信号が得られる。入力の指令パルスの払い出しレー
トが上がると、速度信号のゲインの不適合により積分演
算が遅れ、演算指令パルスの追従遅れが発生する場合が
ある。この様な不具合が発生した場合の補償をするた
め、ゲイン補正回路25は速度信号のゲインを上げて、
次段に続く図2の積分回路17の入力を大きくして、位
置の演算スピードをアップする。図4はフィードバック
パルス補完信号回路5の詳細ブロック図である。本回路
は信号極性切替回路26、27、バイアス電圧設定器2
8、加算器29、30、スイッチ31、32、反転アン
プ33、インバータ34、65から構成されている。図
5は図1の第1の速度演算回路6の詳細ブロック図であ
る。本回路は微分回路35〜38、信号極性切替回路3
9〜42、絶対値回路43、44、比較器45、スイッ
チ46〜50およびインバータ51〜53より構成され
ている。図6はエンコーダ信号と各種制御信号の発生回
路のブロック図である。54、55は加算回路、56は
反転アンプ、57、58は係数器、59〜62は波形整
形回路で正弦波信号a〜dを方形波A〜Dに整形する。
また、63、64はEX−OR(排他的論理和)回路で
ある。図7は図6に示す各部出力信号波形を表したもの
である。図7において、a、bはエンコーダの出力信号
で、SINθe、COSθeなる2相の正弦波信号であ
る。cは信号aとbを加算して、21/2 で割ったもの
で、信号aに対して45°進みまたは遅れ位相となる。
dは信号aを反転アンプを介して信号bと加算して、2
1/2 で割ったものである。信号bに対して、45°進み
または遅れ位相となる。信号A〜Dは、信号a〜dをそ
れぞれ波形整形したものである。また、信号Eは信号A
とBのEX−ORを取ったものであり、信号Fは信号C
とDのEX−OR出力である。図8は、フィードバック
パルス補完信号回路の各部信号タイムチャートを示した
ものである。図4において、入力信号aを信号BのLレ
ベルのときに、入力信号極性が反転するように切り替え
ると、信号極性切替回路26の出力信号は図8のa1に
示すようになる。同様に入力信号bを信号AのHレベル
のときに切り替えると、信号極性切替回路27は制御信
号Lで入力信号の極性を反転するので、信号b1が得ら
れる。また、制御信号Eによって、信号a1にEがHレ
ベルのとき、SINθeの振幅電圧の2-1/2なる電圧を
加算し、EがLレベルのとき、−2-1/2なる電圧を加算
すると、加算器29の出力信号は信号a2となる。一
方、信号b1にはEがHのとき、−2-1/2なる電圧を加
算し、EがLのとき、2-1/2なる電圧を加算すると、信
号b2が得られる。さらに、信号a2とb2を制御信号
Fによって交互に選択して合成すると、スイッチ32の
出力Y1が得られる。ここで、FがHレベルのときに、
b2信号を選択し、FがLレベルのときに、a2信号を
選択する。Y1はフィードバックパルスによる離散的動
作の発生を抑制するためのフィードバックパルス補完信
号である。以下に、図9、図10によって、フィードバ
ックパルス補完信号の作用をさらに詳しく説明する。図
9のD/A信号は偏差カウンタ3の出力をD/A変換器
4を介して得られる出力波形である。ここでは、説明を
簡単にするため、フィードバックパルスのみが偏差カウ
ンタに入力されている場合を考える。A、Bはフィード
バック信号、fb−plsはA、B信号の立ち上がり、
立ち下がりエッジをカウントしている状況を示す。すな
わち、フィードバックパルスは4逓倍でカウントするも
のとする。Y1はフィードバックパルスの補完信号であ
る。偏差カウンタの溜りパルスが1パルスのとき、D/
A変換器の出力電圧を1としたとき、Y1の出力電圧が
+0.5および−0.5になるように速度アンプ10の
入力部で加算すると、これらの合成値は図9の信号p−
fbのように連続したものとなる。補完しない場合は、
点線のような段階状の信号である。また、図10は偏差
カウンタの値が零近傍の様子を示したものである。偏差
カウンタの値が零のとき、フィードバックパルスの1/
4周期の中心点でモータは停止することになり、通常の
偏差カウンタのみの構成のときに見られる±1パルスの
微振動が発生することがない。図11は第1の速度演算
回路の各部信号タイムチャートを示したものである。図
5において、信号a(=SINθe)を微分すると振幅
が回転速度に比例した90°進み位相の正弦波信号が得
られるが、この信号を制御信号BのLレベルで極性反転
すると図11に示す信号a3が得られる。同様にして、
信号b〜dを微分して、図5に示した各微分回路36〜
38の出力信号に対応した制御信号で、極性反転して同
期整流すると、図11の信号b3、c3、d3が得られ
る。また、信号a3とb3を制御信号FのHレベルでb
3を選択し、Lレベルでa3を選択すると、スイッチ4
8の出力信号はY2となる。さらに、信号c3とd3を
制御信号EのHレベルでc3を、Lレベルでd3を選択
するとスイッチ49の出力信号はY3となる。図5のス
イッチ46、47、絶対値回路43、44および比較器
45は上記の信号Y2とY3の信号を、さらに切り替え
選択する制御信号を作るための回路である。図5におい
て、信号aとbを制御信号FのHレベルで信号bを選択
し、Lレベルで信号aを選択すると、絶対値回路43の
出力信号は図11に示す信号X1となる。同様にして、
信号cとdを制御信号EのHレベルのときに信号cを選
択して、Lレベルのときに信号dを選択すると図11の
信号X2が得られる。信号X1とX2を比較器45を通
したときの出力は、X2の値がX1の値よりも大きいと
きに、Hレベルになるものとすれば、制御信号X3が得
られる。信号Y2およびY3を制御信号X3によって、
X3がHレベルのときにY2を選択し、Lレベルのとき
にY3を選択すると、スイッチ50の出力信号はY4と
なる。以上のようなa〜dの微分信号の選択論理によっ
て、低リップルの速度演算信号を得ることができる。微
分回路の直線性は、低回転速度の範囲に限定されるの
で、高回転速度の領域では、従来のf/v変換器の出力
信号を速度フィードバック信号とする。次に、図1、図
2の位置指令演算回路1の動作について述べる。この回
路のタイムチャートを図12〜図15に示す。図2にお
いて、指令パルスPULSEはパルス整形回路12に入
力され、図12のPLSのようなパルス幅が一定のパル
スに整形される。パルスPLSは速度演算補正信号発生
回路13とパルス周期速度演算回路16に導かれる。図
12のINTEG、SAMP、DIVなる信号は図2の
パルス周期速度演算回路16の動作を示したものであ
る。図3において、パルスPLSが入力すると、21の
積分回路はクリアーされる。また、サンプル・ホールド
回路22は積分回路21のクリアーされる一瞬前の値を
保持する。この保持された値は割算回路23を通って、
信号DIVを得る。このDIV信号は図2のパルス符号
同期化回路11の出力信号SNと速度演算補正信号発生
回路13からの信号ACCが変化しなければ、積分回路
17にそのまま入力され、DIV信号を積分する。DI
V信号は入力の指令パルスの周期が短いほど、その電圧
値が大きくなる。つまり、入力指令パルスレートに比例
した値となる。したがって、その積分値は位置に相当
し、入力指令パルスのパルス間の距離を演算補完した信
号である。図12のPOS信号がこの位置指令補完信号
である。積分回路17の動作をさらに詳しく説明する。
この積分回路17は積分演算停止信号発生回路14、プ
リセット信号発生回路15の各信号によって制御され
る。図12において、POS信号が比較器18の比較レ
ベル+Vに達すると、比較器18はCOMP−1なる信
号を発生する。同時に、プリセット信号発生回路15は
積分回路17を−Vの値にセットし、−Vを初期条件と
して、積分を開始する。POS信号が零になったとき、
この零点を検出する比較器20の出力と、PLS信号、
FP(またはRP)信号のパルス数が一致したことを検
出して、積分演算停止信号発生回路14が動作して、積
分回路17の動作を停止する。ここで、FP信号は比較
器18の出力信号COMP−1を整形し、パルス幅を一
定にしたものである。なお、FP信号は正転側指令パル
ス、RP信号は逆転側指令パルスに対応する演算指令パ
ルスであり、図1の偏差カウンタ3に導かれる。図13
は位置指令演算回路の別のタイミングを示したタイムチ
ャートである。ここでは、積分演算停止信号発生回路1
4の出力信号STOPと回転方向の切り替えタイミング
での積分回路17の出力POS、比較器19の出力CO
MP−2などを示している。パルス符号同期化回路11
は回転方向指令SIGNがたとえば、図13のSN信号
の部分の点で切り替わったとしても、次のパルスが入
る点までは前の信号状態を保持して図示の信号とな
る。SN信号が切り替わると、図3の信号極性切替回路
24が動作し、図2の積分回路17の入力電圧極性が反
転するので、図13に示すPOS信号は点で積分方向
を反転し、−V方向に進む。−Vの値に達すると比較器
19が動作して、出力信号COMP−2を発生する。と
同時に、プリセット信号発生回路15は積分回路17を
+Vにセットする。なお、正転側のときは、−Vにセッ
トする。+Vを初期条件としてマイナスの入力電圧を積
分して行くので、POS信号は零に向かう。零に達する
と、比較器20が動作し、その出力COMP−3とSN
信号とのEX−ORを取り、かつPLS信号と比較器1
9の出力COMP−2を整形したRP信号のパルス数が
一致したことを検出して、積分演算停止信号発生回路1
4はSTOP信号を発生する。積分停止の間、比較器2
0の出力は不安定となるが、信号のエッジでラッチを掛
ければ問題ない。図14は図3のゲイン補正回路25の
動作を表したものである。入力の指令パルスレートが速
くなると、演算指令パルスFP、RP信号の生成の遅れ
が発生する場合がある。指令パルスに対する追従スピー
ドを上げるため、ゲイン補正回路25で、積分回路17
への入力電圧を適当な値に修正してやれば、積分回路1
7の積分時間が速くなるので、演算指令パルスの生成も
速くなる。図2の速度演算補正信号発生回路13のPL
S信号と、FPまたRP信号を比較し、両者の差が大き
くなった場合にACCなる信号を発生して、図3に示す
ゲイン補正回路を制御する。図14はパルス差が2パル
スとなったときに、ゲインを1.5倍に上げた場合を示
している。DIVとPOS信号の点線で表したものがゲ
イン補正した場合の動作である。ゲイン補正しない場合
の演算指令パルスFPに対して、ゲイン補正した場合は
FP−C信号のように、その発生スピードがアップす
る。図15は位置指令補完信号POSの作用を示したも
のである。いま、説明を簡単にするために、偏差カウン
タ3には演算指令パルス(ここでは、FP信号)のみが
入力されているものとする。このとき、D/A変換器の
出力は、D/Aのように階段状の波形となる。偏差カウ
ンタの溜りパルスが1パルスのときに、D/A変換器の
出力電圧は1になるものとすれば、POS信号の正側お
よび負側のピーク電圧を+0.5、−0.5として図1
の速度アンプ10の入力部で、D/AとPOS信号を加
算する。この合成電圧はP−ref信号の実線で示した
ような連続した波形となる。
1は図16の一点鎖線で囲んだ部分の、従来の位置決め
制御回路部に対する、本発明の実施例を示す位置決め制
御回路を示す図である。図において、1は指令パルスと
回転方向指令を入力として、新たに生成した入力指令パ
ルスに対応した、演算指令パルスと演算指令パルスを補
完する位置指令補完信号を出力する位置指令演算回路、
2はエンコーダの90°位相差の2相信号(ここでは、
SINθe、COSθeの正弦波の2相信号)を波形整
形し、かつ、回転方向を判別するパルス整形方向判別回
路、3は演算指令パルスとフィードバックパルスの偏差
量を演算する偏差カウンタ、4は偏差カウンタの値をア
ナログ量に変換するD/A変換器、5はエンコーダから
のフィードバックパルスを補完し、位置の検出量を連続
化するフィードバックパルス補完信号回路である。6は
低回転速度検出用の第1の速度演算回路、7は高回転速
度での速度検出を行なう第2の速度演算回路で、これは
従来公知のf/V変換器によって構成されている。ま
た、8は高速か低速かを判別して、切り替えスイッチ9
を制御する低速/高速回転切替回路である。本発明に係
わる主要な制御回路は位置指令演算回路1、フィードバ
ックパルス補完信号回路5、第1の速度演算回路6であ
る。以下に、これらの詳細構成をさらに説明する。図2
は位置指令演算回路1の詳細ブロック図である。11は
指令パルスと回転方向指令を同期化するパルス符号同期
化回路である。この回路では、回転方向指令のみ変化し
てもそのままでは受け付けず、指令パルスが印加された
時点で回転方向指令が有効となるように、指令パルスと
の同期を行なう。12はパルス整形回路で指令パルスを
所定のパルス幅に整形する。13は入力の指令パルスに
対し、位置指令演算回路の内部に生成する演算指令パル
スの追従遅れを補正するための、速度演算補正信号発生
回路である。14は入力の指令パルス数と演算指令パル
ス数が一致したところで、積分回路17の動作を停止す
る信号を与える積分演算停止信号発生回路である。15
は積分回路17の初期値をセットするプリセット信号発
生回路である。16は入力の指令パルス周期から速度を
演算するパルス周期速度演算回路である。17は速度信
号を積分して、位置の信号を得る積分回路である。18
〜20は比較器で、正転側および逆転側の演算指令パル
スを発生し、演算指令パルスの生成信号である積分回路
17の積分停止タイミングを与える。図3は図2のパル
ス周期速度演算回路16のさらに詳細なブロック図を示
したものである。21は基準電圧V0を指令パルスの印
加時点を出発点として積分を開始する積分回路である。
22は指令パルスに同期して、積分回路21の出力信号
INTEGをホールドするサンプル・ホールド回路であ
り、このホールド値SAMPはパルス周期の長さに比例
するものである。23は割算回路であり、その出力DI
Vはパルス周期の逆数であるから、そのときの速度に対
応した信号である。24は回転方向に応じて信号極性を
切り替え、速度信号の正転側および逆転側を指定する信
号極性切替回路である。この速度信号を積分すると、位
置の信号が得られる。入力の指令パルスの払い出しレー
トが上がると、速度信号のゲインの不適合により積分演
算が遅れ、演算指令パルスの追従遅れが発生する場合が
ある。この様な不具合が発生した場合の補償をするた
め、ゲイン補正回路25は速度信号のゲインを上げて、
次段に続く図2の積分回路17の入力を大きくして、位
置の演算スピードをアップする。図4はフィードバック
パルス補完信号回路5の詳細ブロック図である。本回路
は信号極性切替回路26、27、バイアス電圧設定器2
8、加算器29、30、スイッチ31、32、反転アン
プ33、インバータ34、65から構成されている。図
5は図1の第1の速度演算回路6の詳細ブロック図であ
る。本回路は微分回路35〜38、信号極性切替回路3
9〜42、絶対値回路43、44、比較器45、スイッ
チ46〜50およびインバータ51〜53より構成され
ている。図6はエンコーダ信号と各種制御信号の発生回
路のブロック図である。54、55は加算回路、56は
反転アンプ、57、58は係数器、59〜62は波形整
形回路で正弦波信号a〜dを方形波A〜Dに整形する。
また、63、64はEX−OR(排他的論理和)回路で
ある。図7は図6に示す各部出力信号波形を表したもの
である。図7において、a、bはエンコーダの出力信号
で、SINθe、COSθeなる2相の正弦波信号であ
る。cは信号aとbを加算して、21/2 で割ったもの
で、信号aに対して45°進みまたは遅れ位相となる。
dは信号aを反転アンプを介して信号bと加算して、2
1/2 で割ったものである。信号bに対して、45°進み
または遅れ位相となる。信号A〜Dは、信号a〜dをそ
れぞれ波形整形したものである。また、信号Eは信号A
とBのEX−ORを取ったものであり、信号Fは信号C
とDのEX−OR出力である。図8は、フィードバック
パルス補完信号回路の各部信号タイムチャートを示した
ものである。図4において、入力信号aを信号BのLレ
ベルのときに、入力信号極性が反転するように切り替え
ると、信号極性切替回路26の出力信号は図8のa1に
示すようになる。同様に入力信号bを信号AのHレベル
のときに切り替えると、信号極性切替回路27は制御信
号Lで入力信号の極性を反転するので、信号b1が得ら
れる。また、制御信号Eによって、信号a1にEがHレ
ベルのとき、SINθeの振幅電圧の2-1/2なる電圧を
加算し、EがLレベルのとき、−2-1/2なる電圧を加算
すると、加算器29の出力信号は信号a2となる。一
方、信号b1にはEがHのとき、−2-1/2なる電圧を加
算し、EがLのとき、2-1/2なる電圧を加算すると、信
号b2が得られる。さらに、信号a2とb2を制御信号
Fによって交互に選択して合成すると、スイッチ32の
出力Y1が得られる。ここで、FがHレベルのときに、
b2信号を選択し、FがLレベルのときに、a2信号を
選択する。Y1はフィードバックパルスによる離散的動
作の発生を抑制するためのフィードバックパルス補完信
号である。以下に、図9、図10によって、フィードバ
ックパルス補完信号の作用をさらに詳しく説明する。図
9のD/A信号は偏差カウンタ3の出力をD/A変換器
4を介して得られる出力波形である。ここでは、説明を
簡単にするため、フィードバックパルスのみが偏差カウ
ンタに入力されている場合を考える。A、Bはフィード
バック信号、fb−plsはA、B信号の立ち上がり、
立ち下がりエッジをカウントしている状況を示す。すな
わち、フィードバックパルスは4逓倍でカウントするも
のとする。Y1はフィードバックパルスの補完信号であ
る。偏差カウンタの溜りパルスが1パルスのとき、D/
A変換器の出力電圧を1としたとき、Y1の出力電圧が
+0.5および−0.5になるように速度アンプ10の
入力部で加算すると、これらの合成値は図9の信号p−
fbのように連続したものとなる。補完しない場合は、
点線のような段階状の信号である。また、図10は偏差
カウンタの値が零近傍の様子を示したものである。偏差
カウンタの値が零のとき、フィードバックパルスの1/
4周期の中心点でモータは停止することになり、通常の
偏差カウンタのみの構成のときに見られる±1パルスの
微振動が発生することがない。図11は第1の速度演算
回路の各部信号タイムチャートを示したものである。図
5において、信号a(=SINθe)を微分すると振幅
が回転速度に比例した90°進み位相の正弦波信号が得
られるが、この信号を制御信号BのLレベルで極性反転
すると図11に示す信号a3が得られる。同様にして、
信号b〜dを微分して、図5に示した各微分回路36〜
38の出力信号に対応した制御信号で、極性反転して同
期整流すると、図11の信号b3、c3、d3が得られ
る。また、信号a3とb3を制御信号FのHレベルでb
3を選択し、Lレベルでa3を選択すると、スイッチ4
8の出力信号はY2となる。さらに、信号c3とd3を
制御信号EのHレベルでc3を、Lレベルでd3を選択
するとスイッチ49の出力信号はY3となる。図5のス
イッチ46、47、絶対値回路43、44および比較器
45は上記の信号Y2とY3の信号を、さらに切り替え
選択する制御信号を作るための回路である。図5におい
て、信号aとbを制御信号FのHレベルで信号bを選択
し、Lレベルで信号aを選択すると、絶対値回路43の
出力信号は図11に示す信号X1となる。同様にして、
信号cとdを制御信号EのHレベルのときに信号cを選
択して、Lレベルのときに信号dを選択すると図11の
信号X2が得られる。信号X1とX2を比較器45を通
したときの出力は、X2の値がX1の値よりも大きいと
きに、Hレベルになるものとすれば、制御信号X3が得
られる。信号Y2およびY3を制御信号X3によって、
X3がHレベルのときにY2を選択し、Lレベルのとき
にY3を選択すると、スイッチ50の出力信号はY4と
なる。以上のようなa〜dの微分信号の選択論理によっ
て、低リップルの速度演算信号を得ることができる。微
分回路の直線性は、低回転速度の範囲に限定されるの
で、高回転速度の領域では、従来のf/v変換器の出力
信号を速度フィードバック信号とする。次に、図1、図
2の位置指令演算回路1の動作について述べる。この回
路のタイムチャートを図12〜図15に示す。図2にお
いて、指令パルスPULSEはパルス整形回路12に入
力され、図12のPLSのようなパルス幅が一定のパル
スに整形される。パルスPLSは速度演算補正信号発生
回路13とパルス周期速度演算回路16に導かれる。図
12のINTEG、SAMP、DIVなる信号は図2の
パルス周期速度演算回路16の動作を示したものであ
る。図3において、パルスPLSが入力すると、21の
積分回路はクリアーされる。また、サンプル・ホールド
回路22は積分回路21のクリアーされる一瞬前の値を
保持する。この保持された値は割算回路23を通って、
信号DIVを得る。このDIV信号は図2のパルス符号
同期化回路11の出力信号SNと速度演算補正信号発生
回路13からの信号ACCが変化しなければ、積分回路
17にそのまま入力され、DIV信号を積分する。DI
V信号は入力の指令パルスの周期が短いほど、その電圧
値が大きくなる。つまり、入力指令パルスレートに比例
した値となる。したがって、その積分値は位置に相当
し、入力指令パルスのパルス間の距離を演算補完した信
号である。図12のPOS信号がこの位置指令補完信号
である。積分回路17の動作をさらに詳しく説明する。
この積分回路17は積分演算停止信号発生回路14、プ
リセット信号発生回路15の各信号によって制御され
る。図12において、POS信号が比較器18の比較レ
ベル+Vに達すると、比較器18はCOMP−1なる信
号を発生する。同時に、プリセット信号発生回路15は
積分回路17を−Vの値にセットし、−Vを初期条件と
して、積分を開始する。POS信号が零になったとき、
この零点を検出する比較器20の出力と、PLS信号、
FP(またはRP)信号のパルス数が一致したことを検
出して、積分演算停止信号発生回路14が動作して、積
分回路17の動作を停止する。ここで、FP信号は比較
器18の出力信号COMP−1を整形し、パルス幅を一
定にしたものである。なお、FP信号は正転側指令パル
ス、RP信号は逆転側指令パルスに対応する演算指令パ
ルスであり、図1の偏差カウンタ3に導かれる。図13
は位置指令演算回路の別のタイミングを示したタイムチ
ャートである。ここでは、積分演算停止信号発生回路1
4の出力信号STOPと回転方向の切り替えタイミング
での積分回路17の出力POS、比較器19の出力CO
MP−2などを示している。パルス符号同期化回路11
は回転方向指令SIGNがたとえば、図13のSN信号
の部分の点で切り替わったとしても、次のパルスが入
る点までは前の信号状態を保持して図示の信号とな
る。SN信号が切り替わると、図3の信号極性切替回路
24が動作し、図2の積分回路17の入力電圧極性が反
転するので、図13に示すPOS信号は点で積分方向
を反転し、−V方向に進む。−Vの値に達すると比較器
19が動作して、出力信号COMP−2を発生する。と
同時に、プリセット信号発生回路15は積分回路17を
+Vにセットする。なお、正転側のときは、−Vにセッ
トする。+Vを初期条件としてマイナスの入力電圧を積
分して行くので、POS信号は零に向かう。零に達する
と、比較器20が動作し、その出力COMP−3とSN
信号とのEX−ORを取り、かつPLS信号と比較器1
9の出力COMP−2を整形したRP信号のパルス数が
一致したことを検出して、積分演算停止信号発生回路1
4はSTOP信号を発生する。積分停止の間、比較器2
0の出力は不安定となるが、信号のエッジでラッチを掛
ければ問題ない。図14は図3のゲイン補正回路25の
動作を表したものである。入力の指令パルスレートが速
くなると、演算指令パルスFP、RP信号の生成の遅れ
が発生する場合がある。指令パルスに対する追従スピー
ドを上げるため、ゲイン補正回路25で、積分回路17
への入力電圧を適当な値に修正してやれば、積分回路1
7の積分時間が速くなるので、演算指令パルスの生成も
速くなる。図2の速度演算補正信号発生回路13のPL
S信号と、FPまたRP信号を比較し、両者の差が大き
くなった場合にACCなる信号を発生して、図3に示す
ゲイン補正回路を制御する。図14はパルス差が2パル
スとなったときに、ゲインを1.5倍に上げた場合を示
している。DIVとPOS信号の点線で表したものがゲ
イン補正した場合の動作である。ゲイン補正しない場合
の演算指令パルスFPに対して、ゲイン補正した場合は
FP−C信号のように、その発生スピードがアップす
る。図15は位置指令補完信号POSの作用を示したも
のである。いま、説明を簡単にするために、偏差カウン
タ3には演算指令パルス(ここでは、FP信号)のみが
入力されているものとする。このとき、D/A変換器の
出力は、D/Aのように階段状の波形となる。偏差カウ
ンタの溜りパルスが1パルスのときに、D/A変換器の
出力電圧は1になるものとすれば、POS信号の正側お
よび負側のピーク電圧を+0.5、−0.5として図1
の速度アンプ10の入力部で、D/AとPOS信号を加
算する。この合成電圧はP−ref信号の実線で示した
ような連続した波形となる。
【0007】
【発明の効果】以上述べたように、本発明によれば、位
置の指令信号と位置のフィードバック信号の量子化によ
る不連続性をアナログ補完することによって、飛びの無
い連続量で与えることができる。また、低回転速度にお
いては脈動の少ない速度フィードバック信号を得ること
ができる。したがって、速度ループゲインと位置ループ
ゲインを大幅にアップすることができ、かつ、サーボロ
ック時の1パルスの微振動の発生が無いので、高精度で
高剛性、そして位置決め整定時間の短い位置決め制御装
置を提供することが可能である。
置の指令信号と位置のフィードバック信号の量子化によ
る不連続性をアナログ補完することによって、飛びの無
い連続量で与えることができる。また、低回転速度にお
いては脈動の少ない速度フィードバック信号を得ること
ができる。したがって、速度ループゲインと位置ループ
ゲインを大幅にアップすることができ、かつ、サーボロ
ック時の1パルスの微振動の発生が無いので、高精度で
高剛性、そして位置決め整定時間の短い位置決め制御装
置を提供することが可能である。
【図1】本発明の実施例を示す位置決め制御回路を示す
図
図
【図2】位置指令演算回路の詳細回路ブロック図
【図3】パルス周期速度演算回路の詳細回路ブロック図
【図4】フィードバックパルス補完信号回路の詳細ブロ
ック図
ック図
【図5】第1の速度演算回路の詳細ブロック図
【図6】エンコーダ信号と各種制御信号の発生回路のブ
ロック図
ロック図
【図7】図6の各部出力信号のタイムチャート
【図8】フィードバックパルス補完信号回路の各部信号
タイムチャート
タイムチャート
【図9】フィードバックパルス補完信号回路の各部信号
タイムチャート
タイムチャート
【図10】フィードバックパルス補完信号回路の各部信
号タイムチャート
号タイムチャート
【図11】第1の速度演算回路の各部信号タイムチャー
ト
ト
【図12】位置指令演算回路の各部信号タイムチャート
【図13】位置指令演算回路の各部信号タイムチャート
【図14】位置指令演算回路の各部信号タイムチャート
【図15】位置指令演算回路の各部信号タイムチャート
【図16】従来の位置決め制御装置の構成を示す図
1 位置指令演算回路 2、67 パルス整形方向判別回路 3 偏差カウンタ 4 D/A変換器 5 フィードバックパルス補完信号回路 6 第1の速度演算回路 7 第2の速度演算回路 8 低速/高速回転切替回路 9、31、32、46、47、48、49、50 スイ
ッチ 10 速度アンプ 11 パルス符号同期化回路 12 パルス整形回路 13 速度演算補正信号発生回路 14 積分演算停止信号発生回路 15 プリセット信号発生回路 16 パルス周期速度演算回路 17、21 積分回路 18、19、20、45 比較器 22 サンプル・ホールド回路 23 割算回路 24、26、27、39、40、41、42 信号極性
切替回路 25 ゲイン補正回路 28 バイアス電圧設定器 29、30、54、55、114、115 加算器 33、56、116、117 反転アンプ 34、51、52、53、65 インバータ 35、36、37、38 微分回路 43、44 絶対値回路 57、58 係数器 59、60、61、62 波形整形回路 63、64、66 EX−OR回路 68 f/V変換器 100 主回路 101 整流器部 102 平滑コンデンサ 103 インバータ部 104 DCCT 105 電流検出回路 106 PWM回路 107 ベース駆動回路 108、109 乗算器 110 電流分配回路 111、112、113 電流アンプ 118 同期モータ 119 エンコーダ
ッチ 10 速度アンプ 11 パルス符号同期化回路 12 パルス整形回路 13 速度演算補正信号発生回路 14 積分演算停止信号発生回路 15 プリセット信号発生回路 16 パルス周期速度演算回路 17、21 積分回路 18、19、20、45 比較器 22 サンプル・ホールド回路 23 割算回路 24、26、27、39、40、41、42 信号極性
切替回路 25 ゲイン補正回路 28 バイアス電圧設定器 29、30、54、55、114、115 加算器 33、56、116、117 反転アンプ 34、51、52、53、65 インバータ 35、36、37、38 微分回路 43、44 絶対値回路 57、58 係数器 59、60、61、62 波形整形回路 63、64、66 EX−OR回路 68 f/V変換器 100 主回路 101 整流器部 102 平滑コンデンサ 103 インバータ部 104 DCCT 105 電流検出回路 106 PWM回路 107 ベース駆動回路 108、109 乗算器 110 電流分配回路 111、112、113 電流アンプ 118 同期モータ 119 エンコーダ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05D 3/00 - 3/20 G05B 11/00 - 13/04 H02P 5/00
Claims (4)
- 【請求項1】 モータ軸に取り付けられ、90°位相差
を有する2相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記位置指令パルスのパル
ス周期から速度を演算するパルス周期速度演算回路と、
このパルス周期速度演算回路の出力を積分して位置指令
補完信号を得る位置指令演算回路と、前記エンコーダか
らの信号をもとにアナログ補完信号が生成されるフィー
ドバックパルス補完信号回路と、前記エンコーダからの
信号をもとに速度フィードバック信号を演算する低速度
領域の速度検出に適した第1の速度演算回路および高速
度領域の速度検出に適した第2の速度演算回路と、低速
時は第1の速度演算回路を高速時は第2の速度演算回路
を選択する切り替え回路とを備え、前記速度指令に前記
位置指令補完信号と前記フィードバックパルス補完回路
の出力信号とを加算することを特徴とする位置決め制御
装置。 - 【請求項2】 モータ軸に取り付けられ、90°位相差
を有する2相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記位置指令演算回路が以
下の回路で構成されたことを特徴とする請求項1記載の
位置決め制御装置。 (1)指令パルスPULSEと回転方向指令SIGNを
同期化するパルス符号同期化回路11。 (2)指令パルスPULSEを所定のパルス幅のパルス
PLSに整形するパルス整形回路12。 (3)前記パルスPLSを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路13。 (4)速度演算補正信号発生回路13の出力ACCと前
記パルス符号同期化回路11の出力SNを入力し、前記
パルスPLSの周期から速度を演算するパルス周期速度
演算回路15。 (5)指令パルスPULSEの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路15の積分
回路17の停止信号を発生する積分演算停止信号発生回
路14。 - 【請求項3】 モータ軸に取り付けられ、90°位相差
を有する2相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記フィードバックパルス
補完信号回路が、以下の回路で構成されたことを特徴と
する請求項1記載の位置決め制御装置。 (1)エンコーダの2相正弦波出力信号a、bの信号極
性をそれぞれ前記出力信号b、aの波形整形信号B、A
で切り替え、それぞれ信号a1、b1を出力する信号極
性切替回路26、27。 (2)前記波形整形信号A、Bの排他的論理和信号Eに
より選択されたバイアス電圧をそれぞれ前記信号a1、
b1に加算する加算器29、30。 (3)前記2相正弦波出力信号a、bの加算信号cと減
算信号dのそれぞれの波形整形信号CおよびDの排他的
論理和信号Fにより前記加算器29、30の出力を選択
するスイッチ32。 - 【請求項4】 モータ軸に取り付けられ、90°位相差
を有する2相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記第1の速度演算回路が
以下の回路で構成されたことを特徴とする請求項1記載
の位置決め制御装置。 (1)前記エンコーダの2相正弦波出力信号a、bおよ
び前記加算信号c、減算信号dを微分する微分回路3
5、36、37、38。 (2)前記微分回路35、36、37、38の信号極性
をそれぞれ前記波形整形信号B、A、D、Cに応じて切
り替える信号極性切替回路39、40、41、42。 (3)前記排他的論理和信号Fに応じて前記信号極性切
替回路39、40の出力を選択するスイッチ48。 (4)前記排他的論理和信号Eに応じて前記信号極性切
替回路41、42の出力を選択するスイッチ49。 (5)前記エンコーダの2相正弦波出力信号a、bを前
記排他的論理和信号Fにより選択し、前記加算信号cお
よび減算信号dを前記排他的論理和信号Eにより選択
し、各選択された信号の絶対値を比較する比較器45。 (6)この比較器45の出力により前記スイッチ48,
49の出力を選択し、その出力を速度演算信号とするス
イッチ50。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28761293A JP3314793B2 (ja) | 1993-10-22 | 1993-10-22 | 位置決め制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP28761293A JP3314793B2 (ja) | 1993-10-22 | 1993-10-22 | 位置決め制御装置 |
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Publication Number | Publication Date |
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JPH07121236A JPH07121236A (ja) | 1995-05-12 |
JP3314793B2 true JP3314793B2 (ja) | 2002-08-12 |
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