JP3314793B2 - 位置決め制御装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、パルス列入力型位置決
め制御装置に関し、とくに、位置決め整定時間の短縮
と、超低回転速度での滑らかな運転を可能とする、位置
決め制御装置に関する。
め制御装置に関し、とくに、位置決め整定時間の短縮
と、超低回転速度での滑らかな運転を可能とする、位置
決め制御装置に関する。
【０００２】
【従来の技術】図１６は、従来の位置決め制御装置の代
表例を示したものである。１００は主回路、１０１は整
流器部、１０２は平滑コンデンサ、１０３はインバータ
部、１０４はＤＣＣＴ（直流変流器）、１０５は電流検
出回路、１０６はＰＷＭ（パルス幅変調）回路、１０７
はベース駆動回路、１０８、１０９は乗算器、１１０は
電流分配回路、１１１、１１２、１１３は電流アンプ、
１１４、１１５は加算器、１１６、１１７は反転アン
プ、１１８は同期モータ、１１９はエンコーダである。
位置決め制御信号としては、インクリメンタルな指令パ
ルスとモータの回転方向を指示する回転方向指令が与え
られる。また、位置の検出量としては、モータ軸に結合
されたインクリメンタル形のエンコーダのフィードバッ
クパルスによって与えられる。指令パルスとフィードバ
ックパルスの偏差量は、Ｄ／Ａ変換器を介して、速度ア
ンプの速度指令値となる。エンコーダのフィードバック
パルスは９０°位相差の２相パルスであり、これをｆ／
Ｖ変換することによって速度アンプへの速度フィードバ
ック信号が得られる。
表例を示したものである。１００は主回路、１０１は整
流器部、１０２は平滑コンデンサ、１０３はインバータ
部、１０４はＤＣＣＴ（直流変流器）、１０５は電流検
出回路、１０６はＰＷＭ（パルス幅変調）回路、１０７
はベース駆動回路、１０８、１０９は乗算器、１１０は
電流分配回路、１１１、１１２、１１３は電流アンプ、
１１４、１１５は加算器、１１６、１１７は反転アン
プ、１１８は同期モータ、１１９はエンコーダである。
位置決め制御信号としては、インクリメンタルな指令パ
ルスとモータの回転方向を指示する回転方向指令が与え
られる。また、位置の検出量としては、モータ軸に結合
されたインクリメンタル形のエンコーダのフィードバッ
クパルスによって与えられる。指令パルスとフィードバ
ックパルスの偏差量は、Ｄ／Ａ変換器を介して、速度ア
ンプの速度指令値となる。エンコーダのフィードバック
パルスは９０°位相差の２相パルスであり、これをｆ／
Ｖ変換することによって速度アンプへの速度フィードバ
ック信号が得られる。
【０００３】
【発明が解決しようとする課題】従来の装置では、以下
に示す問題点がある。 （１）速度ループゲイン、位置ループゲインを高くした
場合、モータの滑らかな回転が損なわれ、モータが振動
的になる。 （２）さらに、サーボロック状態で１パルスの微小な振
動が発生することが避けられない。 （３）また、低回転速度において、ｆ／Ｖ変換器の出力
信号はリップル分が増大するので、速度ループゲインを
高くできない。特に、エンコーダの分解能が低い場合、
例えば、１０００〔パルス／ｒｅｖ〕以下程度の分解能
のエンコーダでは、リップルが大きい。 そこで、本発明は低回転速度での、ｆ／Ｖ変換器の欠点
を除去し、速度ループと位置ループの高ゲイン化を可能
とし、かつ、モータ停止時（サーボロック時）でも１パ
ルスの微振動を発生しない、高ゲインで整定時間の短
い、高精度の位置決め制御装置を提供することを目的と
する。
に示す問題点がある。 （１）速度ループゲイン、位置ループゲインを高くした
場合、モータの滑らかな回転が損なわれ、モータが振動
的になる。 （２）さらに、サーボロック状態で１パルスの微小な振
動が発生することが避けられない。 （３）また、低回転速度において、ｆ／Ｖ変換器の出力
信号はリップル分が増大するので、速度ループゲインを
高くできない。特に、エンコーダの分解能が低い場合、
例えば、１０００〔パルス／ｒｅｖ〕以下程度の分解能
のエンコーダでは、リップルが大きい。 そこで、本発明は低回転速度での、ｆ／Ｖ変換器の欠点
を除去し、速度ループと位置ループの高ゲイン化を可能
とし、かつ、モータ停止時（サーボロック時）でも１パ
ルスの微振動を発生しない、高ゲインで整定時間の短
い、高精度の位置決め制御装置を提供することを目的と
する。
【０００４】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の請求項１はモータ軸に取り付けられ、９
０°位相差を有する２相正弦波を出力するエンコーダか
らの位置フィードバック信号と位置指令パルスとの偏差
量を速度指令とし、前記エンコーダからの速度フィード
バック信号との偏差に応じて前記モータを速度制御する
ようにした位置決め制御装置において、前記位置指令パ
ルスのパルス周期から速度を演算するパルス周期速度演
算回路と、このパルス周期速度演算回路の出力を積分し
て位置指令補完信号を得る位置指令演算回路と、前記エ
ンコーダからの信号をもとにアナログ補完信号が生成さ
れるフィードバックパルス補完信号回路と、前記エンコ
ーダからの信号をもとに速度フィードバック信号を演算
する低速度領域の速度検出に適した第１の速度演算回路
および高速度領域の速度検出に適した第２の速度演算回
路と、低速時は第１の速度演算回路を高速時は第２の速
度演算回路を選択する切り替え回路とを備え、前記速度
指令に前記位置指令補完信号と前記フィードバックパル
ス補完回路の出力信号とを加算するものである。また、
請求項２は、モータ軸に取り付けられ、９０°位相差を
有する２相正弦波を出力するエンコーダからの位置フィ
ードバック信号と位置指令パルスとの偏差量を速度指令
とし、前記エンコーダからの速度フィードバック信号と
の偏差に応じて前記モータを速度制御するようにした位
置決め制御装置において、前記位置指令演算回路が以下
の回路で構成されたことを特徴とする請求項1記載の位
置決め制御装置である。 （１）指令パルスＰＵＬＳＥと回転方向指令ＳＩＧＮを
同期化するパルス符号同期化回路１１。 （２）指令パルスＰＵＬＳＥを所定のパルス幅のパルス
ＰＬＳに整形するパルス整形回路１２。 （３）前記パルスＰＬＳを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路１３。 （４）速度演算補正信号発生回路１３の出力ＡＣＣと前
記パルス符号同期化回路１１の出力ＳＮを入力し、前記
パルスＰＬＳの周期から速度を演算するパルス周期速度
演算回路１５。 （５）指令パルスＰＵＬＳＥの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路１５の積分
回路１７の停止信号を発生する積分演算停止信号発生回
路１４。 また、請求項３は、モータ軸に取り付けられ、９０°位
相差を有する２相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記フィードバックパ
ルス補完信号回路が、以下の回路で構成されたことを特
徴とする請求項１記載の位置決め制御装置である。 （１）エンコーダの２相正弦波出力信号ａ、ｂの信号極
性をそれぞれ前記出力信号ｂ、ａの波形整形信号Ｂ、Ａ
で切り替え、それぞれ信号ａ１、ｂ１を出力する信号極
性切替回路２６、２７。 （２）前記波形整形信号Ａ、Ｂの排他的論理和信号Ｅに
より選択されたバイアス電圧をそれぞれ前記信号ａ１、
ｂ１に加算する加算器２９、３０。 （３）前記２相正弦波出力信号ａ、ｂの加算信号ｃと減
算信号ｄのそれぞれの波形整形信号ＣおよびＤの排他的
論理和信号Ｆにより前記加算器２９、３０の出力を選択
するスイッチ３２。 また、請求項４は、モータ軸に取り付けられ、９０°位
相差を有する２相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記第1の速度演算回
路が以下の回路で構成されたことを特徴とする請求項１
記載の位置決め制御装置である。 （１）前記エンコーダの２相正弦波出力信号ａ、ｂおよ
び前記加算信号ｃ、減算信号ｄを微分する微分回路３
５、３６、３７、３８。 （２）前記微分回路３５、３６、３７、３８の信号極性
をそれぞれ前記波形整形信号Ｂ、Ａ、Ｄ、Ｃに応じて切
り替える信号極性切替回路３９、４０、４１、４２。 （３）前記排他的論理和信号Ｆに応じて前記信号極性切
替回路３９、４０の出力を選択するスイッチ４８。 （４）前記排他的論理和信号Ｅに応じて前記信号極性切
替回路４１、４２の出力を選択するスイッチ４９。 （５）前記エンコーダの２相正弦波出力信号ａ、ｂを前
記排他的論理和信号Ｆにより選択し、前記加算信号ｃお
よび減算信号ｄを前記排他的論理和信号Ｅにより選択
し、各選択された信号の絶対値を比較する比較器４５。 （６）この比較器４５の出力により前記スイッチ４８，
４９の出力を選択し、その出力を速度演算信号とするス
イッチ５０。
めに、本発明の請求項１はモータ軸に取り付けられ、９
０°位相差を有する２相正弦波を出力するエンコーダか
らの位置フィードバック信号と位置指令パルスとの偏差
量を速度指令とし、前記エンコーダからの速度フィード
バック信号との偏差に応じて前記モータを速度制御する
ようにした位置決め制御装置において、前記位置指令パ
ルスのパルス周期から速度を演算するパルス周期速度演
算回路と、このパルス周期速度演算回路の出力を積分し
て位置指令補完信号を得る位置指令演算回路と、前記エ
ンコーダからの信号をもとにアナログ補完信号が生成さ
れるフィードバックパルス補完信号回路と、前記エンコ
ーダからの信号をもとに速度フィードバック信号を演算
する低速度領域の速度検出に適した第１の速度演算回路
および高速度領域の速度検出に適した第２の速度演算回
路と、低速時は第１の速度演算回路を高速時は第２の速
度演算回路を選択する切り替え回路とを備え、前記速度
指令に前記位置指令補完信号と前記フィードバックパル
ス補完回路の出力信号とを加算するものである。また、
請求項２は、モータ軸に取り付けられ、９０°位相差を
有する２相正弦波を出力するエンコーダからの位置フィ
ードバック信号と位置指令パルスとの偏差量を速度指令
とし、前記エンコーダからの速度フィードバック信号と
の偏差に応じて前記モータを速度制御するようにした位
置決め制御装置において、前記位置指令演算回路が以下
の回路で構成されたことを特徴とする請求項1記載の位
置決め制御装置である。 （１）指令パルスＰＵＬＳＥと回転方向指令ＳＩＧＮを
同期化するパルス符号同期化回路１１。 （２）指令パルスＰＵＬＳＥを所定のパルス幅のパルス
ＰＬＳに整形するパルス整形回路１２。 （３）前記パルスＰＬＳを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路１３。 （４）速度演算補正信号発生回路１３の出力ＡＣＣと前
記パルス符号同期化回路１１の出力ＳＮを入力し、前記
パルスＰＬＳの周期から速度を演算するパルス周期速度
演算回路１５。 （５）指令パルスＰＵＬＳＥの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路１５の積分
回路１７の停止信号を発生する積分演算停止信号発生回
路１４。 また、請求項３は、モータ軸に取り付けられ、９０°位
相差を有する２相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記フィードバックパ
ルス補完信号回路が、以下の回路で構成されたことを特
徴とする請求項１記載の位置決め制御装置である。 （１）エンコーダの２相正弦波出力信号ａ、ｂの信号極
性をそれぞれ前記出力信号ｂ、ａの波形整形信号Ｂ、Ａ
で切り替え、それぞれ信号ａ１、ｂ１を出力する信号極
性切替回路２６、２７。 （２）前記波形整形信号Ａ、Ｂの排他的論理和信号Ｅに
より選択されたバイアス電圧をそれぞれ前記信号ａ１、
ｂ１に加算する加算器２９、３０。 （３）前記２相正弦波出力信号ａ、ｂの加算信号ｃと減
算信号ｄのそれぞれの波形整形信号ＣおよびＤの排他的
論理和信号Ｆにより前記加算器２９、３０の出力を選択
するスイッチ３２。 また、請求項４は、モータ軸に取り付けられ、９０°位
相差を有する２相正弦波を出力するエンコーダからの位
置フィードバック信号と位置指令パルスとの偏差量を速
度指令とし、前記エンコーダからの速度フィードバック
信号との偏差に応じて前記モータを速度制御するように
した位置決め制御装置において、前記第1の速度演算回
路が以下の回路で構成されたことを特徴とする請求項１
記載の位置決め制御装置である。 （１）前記エンコーダの２相正弦波出力信号ａ、ｂおよ
び前記加算信号ｃ、減算信号ｄを微分する微分回路３
５、３６、３７、３８。 （２）前記微分回路３５、３６、３７、３８の信号極性
をそれぞれ前記波形整形信号Ｂ、Ａ、Ｄ、Ｃに応じて切
り替える信号極性切替回路３９、４０、４１、４２。 （３）前記排他的論理和信号Ｆに応じて前記信号極性切
替回路３９、４０の出力を選択するスイッチ４８。 （４）前記排他的論理和信号Ｅに応じて前記信号極性切
替回路４１、４２の出力を選択するスイッチ４９。 （５）前記エンコーダの２相正弦波出力信号ａ、ｂを前
記排他的論理和信号Ｆにより選択し、前記加算信号ｃお
よび減算信号ｄを前記排他的論理和信号Ｅにより選択
し、各選択された信号の絶対値を比較する比較器４５。 （６）この比較器４５の出力により前記スイッチ４８，
４９の出力を選択し、その出力を速度演算信号とするス
イッチ５０。
【０００５】
【作用】上記手段により、ディジタル信号をＤ／Ａ変換
し、アナログ量に変換する場合に生ずる速度指令値の階
段状の変化を無くし、速度アンプに入力される速度指令
値を、連続化することができるので、モータの動きが滑
らかとなる。また、低回転速度でもリップルの少ない速
度フィードバック信号を得ることができるので、ｆ／Ｖ
変換器の低回転速度でのリップルの増大による欠点、す
なわち速度アンプのゲインが上げられないと言う問題点
を除去することができる。したがって、位置信号のアナ
ログ補完による相乗効果とにより、位置ループゲインの
大幅な高ゲイン化が可能となる。
し、アナログ量に変換する場合に生ずる速度指令値の階
段状の変化を無くし、速度アンプに入力される速度指令
値を、連続化することができるので、モータの動きが滑
らかとなる。また、低回転速度でもリップルの少ない速
度フィードバック信号を得ることができるので、ｆ／Ｖ
変換器の低回転速度でのリップルの増大による欠点、す
なわち速度アンプのゲインが上げられないと言う問題点
を除去することができる。したがって、位置信号のアナ
ログ補完による相乗効果とにより、位置ループゲインの
大幅な高ゲイン化が可能となる。
【０００６】
【実施例】以下、本発明の実施例について説明する。図
１は図１６の一点鎖線で囲んだ部分の、従来の位置決め
制御回路部に対する、本発明の実施例を示す位置決め制
御回路を示す図である。図において、１は指令パルスと
回転方向指令を入力として、新たに生成した入力指令パ
ルスに対応した、演算指令パルスと演算指令パルスを補
完する位置指令補完信号を出力する位置指令演算回路、
２はエンコーダの９０°位相差の２相信号（ここでは、
ＳＩＮθｅ、ＣＯＳθｅの正弦波の２相信号）を波形整
形し、かつ、回転方向を判別するパルス整形方向判別回
路、３は演算指令パルスとフィードバックパルスの偏差
量を演算する偏差カウンタ、４は偏差カウンタの値をア
ナログ量に変換するＤ／Ａ変換器、５はエンコーダから
のフィードバックパルスを補完し、位置の検出量を連続
化するフィードバックパルス補完信号回路である。６は
低回転速度検出用の第１の速度演算回路、７は高回転速
度での速度検出を行なう第２の速度演算回路で、これは
従来公知のｆ／Ｖ変換器によって構成されている。ま
た、８は高速か低速かを判別して、切り替えスイッチ９
を制御する低速／高速回転切替回路である。本発明に係
わる主要な制御回路は位置指令演算回路１、フィードバ
ックパルス補完信号回路５、第１の速度演算回路６であ
る。以下に、これらの詳細構成をさらに説明する。図２
は位置指令演算回路１の詳細ブロック図である。１１は
指令パルスと回転方向指令を同期化するパルス符号同期
化回路である。この回路では、回転方向指令のみ変化し
てもそのままでは受け付けず、指令パルスが印加された
時点で回転方向指令が有効となるように、指令パルスと
の同期を行なう。１２はパルス整形回路で指令パルスを
所定のパルス幅に整形する。１３は入力の指令パルスに
対し、位置指令演算回路の内部に生成する演算指令パル
スの追従遅れを補正するための、速度演算補正信号発生
回路である。１４は入力の指令パルス数と演算指令パル
ス数が一致したところで、積分回路１７の動作を停止す
る信号を与える積分演算停止信号発生回路である。１５
は積分回路１７の初期値をセットするプリセット信号発
生回路である。１６は入力の指令パルス周期から速度を
演算するパルス周期速度演算回路である。１７は速度信
号を積分して、位置の信号を得る積分回路である。１８
〜２０は比較器で、正転側および逆転側の演算指令パル
スを発生し、演算指令パルスの生成信号である積分回路
１７の積分停止タイミングを与える。図３は図２のパル
ス周期速度演算回路１６のさらに詳細なブロック図を示
したものである。２１は基準電圧Ｖ０を指令パルスの印
加時点を出発点として積分を開始する積分回路である。
２２は指令パルスに同期して、積分回路２１の出力信号
ＩＮＴＥＧをホールドするサンプル・ホールド回路であ
り、このホールド値ＳＡＭＰはパルス周期の長さに比例
するものである。２３は割算回路であり、その出力ＤＩ
Ｖはパルス周期の逆数であるから、そのときの速度に対
応した信号である。２４は回転方向に応じて信号極性を
切り替え、速度信号の正転側および逆転側を指定する信
号極性切替回路である。この速度信号を積分すると、位
置の信号が得られる。入力の指令パルスの払い出しレー
トが上がると、速度信号のゲインの不適合により積分演
算が遅れ、演算指令パルスの追従遅れが発生する場合が
ある。この様な不具合が発生した場合の補償をするた
め、ゲイン補正回路２５は速度信号のゲインを上げて、
次段に続く図２の積分回路１７の入力を大きくして、位
置の演算スピードをアップする。図４はフィードバック
パルス補完信号回路５の詳細ブロック図である。本回路
は信号極性切替回路２６、２７、バイアス電圧設定器２
８、加算器２９、３０、スイッチ３１、３２、反転アン
プ３３、インバータ３４、６５から構成されている。図
５は図１の第１の速度演算回路６の詳細ブロック図であ
る。本回路は微分回路３５〜３８、信号極性切替回路３
９〜４２、絶対値回路４３、４４、比較器４５、スイッ
チ４６〜５０およびインバータ５１〜５３より構成され
ている。図６はエンコーダ信号と各種制御信号の発生回
路のブロック図である。５４、５５は加算回路、５６は
反転アンプ、５７、５８は係数器、５９〜６２は波形整
形回路で正弦波信号ａ〜ｄを方形波Ａ〜Ｄに整形する。
また、６３、６４はＥＸ−ＯＲ（排他的論理和）回路で
ある。図７は図６に示す各部出力信号波形を表したもの
である。図７において、ａ、ｂはエンコーダの出力信号
で、ＳＩＮθｅ、ＣＯＳθｅなる２相の正弦波信号であ
る。ｃは信号ａとｂを加算して、２1/2 で割ったもの
で、信号ａに対して４５°進みまたは遅れ位相となる。
ｄは信号ａを反転アンプを介して信号ｂと加算して、２
1/2 で割ったものである。信号ｂに対して、４５°進み
または遅れ位相となる。信号Ａ〜Ｄは、信号ａ〜ｄをそ
れぞれ波形整形したものである。また、信号Ｅは信号Ａ
とＢのＥＸ−ＯＲを取ったものであり、信号Ｆは信号Ｃ
とＤのＥＸ−ＯＲ出力である。図８は、フィードバック
パルス補完信号回路の各部信号タイムチャートを示した
ものである。図４において、入力信号ａを信号ＢのＬレ
ベルのときに、入力信号極性が反転するように切り替え
ると、信号極性切替回路２６の出力信号は図８のａ１に
示すようになる。同様に入力信号ｂを信号ＡのＨレベル
のときに切り替えると、信号極性切替回路２７は制御信
号Ｌで入力信号の極性を反転するので、信号ｂ１が得ら
れる。また、制御信号Ｅによって、信号ａ１にＥがＨレ
ベルのとき、ＳＩＮθｅの振幅電圧の２-1/2なる電圧を
加算し、ＥがＬレベルのとき、−２-1/2なる電圧を加算
すると、加算器２９の出力信号は信号ａ２となる。一
方、信号ｂ１にはＥがＨのとき、−２-1/2なる電圧を加
算し、ＥがＬのとき、２-1/2なる電圧を加算すると、信
号ｂ２が得られる。さらに、信号ａ２とｂ２を制御信号
Ｆによって交互に選択して合成すると、スイッチ３２の
出力Ｙ１が得られる。ここで、ＦがＨレベルのときに、
ｂ２信号を選択し、ＦがＬレベルのときに、ａ２信号を
選択する。Ｙ１はフィードバックパルスによる離散的動
作の発生を抑制するためのフィードバックパルス補完信
号である。以下に、図９、図１０によって、フィードバ
ックパルス補完信号の作用をさらに詳しく説明する。図
９のＤ／Ａ信号は偏差カウンタ３の出力をＤ／Ａ変換器
４を介して得られる出力波形である。ここでは、説明を
簡単にするため、フィードバックパルスのみが偏差カウ
ンタに入力されている場合を考える。Ａ、Ｂはフィード
バック信号、ｆｂ−ｐｌｓはＡ、Ｂ信号の立ち上がり、
立ち下がりエッジをカウントしている状況を示す。すな
わち、フィードバックパルスは４逓倍でカウントするも
のとする。Ｙ１はフィードバックパルスの補完信号であ
る。偏差カウンタの溜りパルスが１パルスのとき、Ｄ／
Ａ変換器の出力電圧を１としたとき、Ｙ１の出力電圧が
＋０．５および−０．５になるように速度アンプ１０の
入力部で加算すると、これらの合成値は図９の信号ｐ−
ｆｂのように連続したものとなる。補完しない場合は、
点線のような段階状の信号である。また、図１０は偏差
カウンタの値が零近傍の様子を示したものである。偏差
カウンタの値が零のとき、フィードバックパルスの１／
４周期の中心点でモータは停止することになり、通常の
偏差カウンタのみの構成のときに見られる±１パルスの
微振動が発生することがない。図１１は第１の速度演算
回路の各部信号タイムチャートを示したものである。図
５において、信号ａ（＝ＳＩＮθｅ）を微分すると振幅
が回転速度に比例した９０°進み位相の正弦波信号が得
られるが、この信号を制御信号ＢのＬレベルで極性反転
すると図１１に示す信号ａ３が得られる。同様にして、
信号ｂ〜ｄを微分して、図５に示した各微分回路３６〜
３８の出力信号に対応した制御信号で、極性反転して同
期整流すると、図１１の信号ｂ３、ｃ３、ｄ３が得られ
る。また、信号ａ３とｂ３を制御信号ＦのＨレベルでｂ
３を選択し、Ｌレベルでａ３を選択すると、スイッチ４
８の出力信号はＹ２となる。さらに、信号ｃ３とｄ３を
制御信号ＥのＨレベルでｃ３を、Ｌレベルでｄ３を選択
するとスイッチ４９の出力信号はＹ３となる。図５のス
イッチ４６、４７、絶対値回路４３、４４および比較器
４５は上記の信号Ｙ２とＹ３の信号を、さらに切り替え
選択する制御信号を作るための回路である。図５におい
て、信号ａとｂを制御信号ＦのＨレベルで信号ｂを選択
し、Ｌレベルで信号ａを選択すると、絶対値回路４３の
出力信号は図１１に示す信号Ｘ１となる。同様にして、
信号ｃとｄを制御信号ＥのＨレベルのときに信号ｃを選
択して、Ｌレベルのときに信号ｄを選択すると図１１の
信号Ｘ２が得られる。信号Ｘ１とＸ２を比較器４５を通
したときの出力は、Ｘ２の値がＸ１の値よりも大きいと
きに、Ｈレベルになるものとすれば、制御信号Ｘ３が得
られる。信号Ｙ２およびＹ３を制御信号Ｘ３によって、
Ｘ３がＨレベルのときにＹ２を選択し、Ｌレベルのとき
にＹ３を選択すると、スイッチ５０の出力信号はＹ４と
なる。以上のようなａ〜ｄの微分信号の選択論理によっ
て、低リップルの速度演算信号を得ることができる。微
分回路の直線性は、低回転速度の範囲に限定されるの
で、高回転速度の領域では、従来のｆ／ｖ変換器の出力
信号を速度フィードバック信号とする。次に、図１、図
２の位置指令演算回路１の動作について述べる。この回
路のタイムチャートを図１２〜図１５に示す。図２にお
いて、指令パルスＰＵＬＳＥはパルス整形回路１２に入
力され、図１２のＰＬＳのようなパルス幅が一定のパル
スに整形される。パルスＰＬＳは速度演算補正信号発生
回路１３とパルス周期速度演算回路１６に導かれる。図
１２のＩＮＴＥＧ、ＳＡＭＰ、ＤＩＶなる信号は図２の
パルス周期速度演算回路１６の動作を示したものであ
る。図３において、パルスＰＬＳが入力すると、２１の
積分回路はクリアーされる。また、サンプル・ホールド
回路２２は積分回路２１のクリアーされる一瞬前の値を
保持する。この保持された値は割算回路２３を通って、
信号ＤＩＶを得る。このＤＩＶ信号は図２のパルス符号
同期化回路１１の出力信号ＳＮと速度演算補正信号発生
回路１３からの信号ＡＣＣが変化しなければ、積分回路
１７にそのまま入力され、ＤＩＶ信号を積分する。ＤＩ
Ｖ信号は入力の指令パルスの周期が短いほど、その電圧
値が大きくなる。つまり、入力指令パルスレートに比例
した値となる。したがって、その積分値は位置に相当
し、入力指令パルスのパルス間の距離を演算補完した信
号である。図１２のＰＯＳ信号がこの位置指令補完信号
である。積分回路１７の動作をさらに詳しく説明する。
この積分回路１７は積分演算停止信号発生回路１４、プ
リセット信号発生回路１５の各信号によって制御され
る。図１２において、ＰＯＳ信号が比較器１８の比較レ
ベル＋Ｖに達すると、比較器１８はＣＯＭＰ−１なる信
号を発生する。同時に、プリセット信号発生回路１５は
積分回路１７を−Ｖの値にセットし、−Ｖを初期条件と
して、積分を開始する。ＰＯＳ信号が零になったとき、
この零点を検出する比較器２０の出力と、ＰＬＳ信号、
ＦＰ（またはＲＰ）信号のパルス数が一致したことを検
出して、積分演算停止信号発生回路１４が動作して、積
分回路１７の動作を停止する。ここで、ＦＰ信号は比較
器１８の出力信号ＣＯＭＰ−１を整形し、パルス幅を一
定にしたものである。なお、ＦＰ信号は正転側指令パル
ス、ＲＰ信号は逆転側指令パルスに対応する演算指令パ
ルスであり、図１の偏差カウンタ３に導かれる。図１３
は位置指令演算回路の別のタイミングを示したタイムチ
ャートである。ここでは、積分演算停止信号発生回路１
４の出力信号ＳＴＯＰと回転方向の切り替えタイミング
での積分回路１７の出力ＰＯＳ、比較器１９の出力ＣＯ
ＭＰ−２などを示している。パルス符号同期化回路１１
は回転方向指令ＳＩＧＮがたとえば、図１３のＳＮ信号
の部分の点で切り替わったとしても、次のパルスが入
る点までは前の信号状態を保持して図示の信号とな
る。ＳＮ信号が切り替わると、図３の信号極性切替回路
２４が動作し、図２の積分回路１７の入力電圧極性が反
転するので、図１３に示すＰＯＳ信号は点で積分方向
を反転し、−Ｖ方向に進む。−Ｖの値に達すると比較器
１９が動作して、出力信号ＣＯＭＰ−２を発生する。と
同時に、プリセット信号発生回路１５は積分回路１７を
＋Ｖにセットする。なお、正転側のときは、−Ｖにセッ
トする。＋Ｖを初期条件としてマイナスの入力電圧を積
分して行くので、ＰＯＳ信号は零に向かう。零に達する
と、比較器２０が動作し、その出力ＣＯＭＰ−３とＳＮ
信号とのＥＸ−ＯＲを取り、かつＰＬＳ信号と比較器１
９の出力ＣＯＭＰ−２を整形したＲＰ信号のパルス数が
一致したことを検出して、積分演算停止信号発生回路１
４はＳＴＯＰ信号を発生する。積分停止の間、比較器２
０の出力は不安定となるが、信号のエッジでラッチを掛
ければ問題ない。図１４は図３のゲイン補正回路２５の
動作を表したものである。入力の指令パルスレートが速
くなると、演算指令パルスＦＰ、ＲＰ信号の生成の遅れ
が発生する場合がある。指令パルスに対する追従スピー
ドを上げるため、ゲイン補正回路２５で、積分回路１７
への入力電圧を適当な値に修正してやれば、積分回路１
７の積分時間が速くなるので、演算指令パルスの生成も
速くなる。図２の速度演算補正信号発生回路１３のＰＬ
Ｓ信号と、ＦＰまたＲＰ信号を比較し、両者の差が大き
くなった場合にＡＣＣなる信号を発生して、図３に示す
ゲイン補正回路を制御する。図１４はパルス差が２パル
スとなったときに、ゲインを１．５倍に上げた場合を示
している。ＤＩＶとＰＯＳ信号の点線で表したものがゲ
イン補正した場合の動作である。ゲイン補正しない場合
の演算指令パルスＦＰに対して、ゲイン補正した場合は
ＦＰ−Ｃ信号のように、その発生スピードがアップす
る。図１５は位置指令補完信号ＰＯＳの作用を示したも
のである。いま、説明を簡単にするために、偏差カウン
タ３には演算指令パルス（ここでは、ＦＰ信号）のみが
入力されているものとする。このとき、Ｄ／Ａ変換器の
出力は、Ｄ／Ａのように階段状の波形となる。偏差カウ
ンタの溜りパルスが１パルスのときに、Ｄ／Ａ変換器の
出力電圧は１になるものとすれば、ＰＯＳ信号の正側お
よび負側のピーク電圧を＋０．５、−０．５として図１
の速度アンプ１０の入力部で、Ｄ／ＡとＰＯＳ信号を加
算する。この合成電圧はＰ−ｒｅｆ信号の実線で示した
ような連続した波形となる。
１は図１６の一点鎖線で囲んだ部分の、従来の位置決め
制御回路部に対する、本発明の実施例を示す位置決め制
御回路を示す図である。図において、１は指令パルスと
回転方向指令を入力として、新たに生成した入力指令パ
ルスに対応した、演算指令パルスと演算指令パルスを補
完する位置指令補完信号を出力する位置指令演算回路、
２はエンコーダの９０°位相差の２相信号（ここでは、
ＳＩＮθｅ、ＣＯＳθｅの正弦波の２相信号）を波形整
形し、かつ、回転方向を判別するパルス整形方向判別回
路、３は演算指令パルスとフィードバックパルスの偏差
量を演算する偏差カウンタ、４は偏差カウンタの値をア
ナログ量に変換するＤ／Ａ変換器、５はエンコーダから
のフィードバックパルスを補完し、位置の検出量を連続
化するフィードバックパルス補完信号回路である。６は
低回転速度検出用の第１の速度演算回路、７は高回転速
度での速度検出を行なう第２の速度演算回路で、これは
従来公知のｆ／Ｖ変換器によって構成されている。ま
た、８は高速か低速かを判別して、切り替えスイッチ９
を制御する低速／高速回転切替回路である。本発明に係
わる主要な制御回路は位置指令演算回路１、フィードバ
ックパルス補完信号回路５、第１の速度演算回路６であ
る。以下に、これらの詳細構成をさらに説明する。図２
は位置指令演算回路１の詳細ブロック図である。１１は
指令パルスと回転方向指令を同期化するパルス符号同期
化回路である。この回路では、回転方向指令のみ変化し
てもそのままでは受け付けず、指令パルスが印加された
時点で回転方向指令が有効となるように、指令パルスと
の同期を行なう。１２はパルス整形回路で指令パルスを
所定のパルス幅に整形する。１３は入力の指令パルスに
対し、位置指令演算回路の内部に生成する演算指令パル
スの追従遅れを補正するための、速度演算補正信号発生
回路である。１４は入力の指令パルス数と演算指令パル
ス数が一致したところで、積分回路１７の動作を停止す
る信号を与える積分演算停止信号発生回路である。１５
は積分回路１７の初期値をセットするプリセット信号発
生回路である。１６は入力の指令パルス周期から速度を
演算するパルス周期速度演算回路である。１７は速度信
号を積分して、位置の信号を得る積分回路である。１８
〜２０は比較器で、正転側および逆転側の演算指令パル
スを発生し、演算指令パルスの生成信号である積分回路
１７の積分停止タイミングを与える。図３は図２のパル
ス周期速度演算回路１６のさらに詳細なブロック図を示
したものである。２１は基準電圧Ｖ０を指令パルスの印
加時点を出発点として積分を開始する積分回路である。
２２は指令パルスに同期して、積分回路２１の出力信号
ＩＮＴＥＧをホールドするサンプル・ホールド回路であ
り、このホールド値ＳＡＭＰはパルス周期の長さに比例
するものである。２３は割算回路であり、その出力ＤＩ
Ｖはパルス周期の逆数であるから、そのときの速度に対
応した信号である。２４は回転方向に応じて信号極性を
切り替え、速度信号の正転側および逆転側を指定する信
号極性切替回路である。この速度信号を積分すると、位
置の信号が得られる。入力の指令パルスの払い出しレー
トが上がると、速度信号のゲインの不適合により積分演
算が遅れ、演算指令パルスの追従遅れが発生する場合が
ある。この様な不具合が発生した場合の補償をするた
め、ゲイン補正回路２５は速度信号のゲインを上げて、
次段に続く図２の積分回路１７の入力を大きくして、位
置の演算スピードをアップする。図４はフィードバック
パルス補完信号回路５の詳細ブロック図である。本回路
は信号極性切替回路２６、２７、バイアス電圧設定器２
８、加算器２９、３０、スイッチ３１、３２、反転アン
プ３３、インバータ３４、６５から構成されている。図
５は図１の第１の速度演算回路６の詳細ブロック図であ
る。本回路は微分回路３５〜３８、信号極性切替回路３
９〜４２、絶対値回路４３、４４、比較器４５、スイッ
チ４６〜５０およびインバータ５１〜５３より構成され
ている。図６はエンコーダ信号と各種制御信号の発生回
路のブロック図である。５４、５５は加算回路、５６は
反転アンプ、５７、５８は係数器、５９〜６２は波形整
形回路で正弦波信号ａ〜ｄを方形波Ａ〜Ｄに整形する。
また、６３、６４はＥＸ−ＯＲ（排他的論理和）回路で
ある。図７は図６に示す各部出力信号波形を表したもの
である。図７において、ａ、ｂはエンコーダの出力信号
で、ＳＩＮθｅ、ＣＯＳθｅなる２相の正弦波信号であ
る。ｃは信号ａとｂを加算して、２1/2 で割ったもの
で、信号ａに対して４５°進みまたは遅れ位相となる。
ｄは信号ａを反転アンプを介して信号ｂと加算して、２
1/2 で割ったものである。信号ｂに対して、４５°進み
または遅れ位相となる。信号Ａ〜Ｄは、信号ａ〜ｄをそ
れぞれ波形整形したものである。また、信号Ｅは信号Ａ
とＢのＥＸ−ＯＲを取ったものであり、信号Ｆは信号Ｃ
とＤのＥＸ−ＯＲ出力である。図８は、フィードバック
パルス補完信号回路の各部信号タイムチャートを示した
ものである。図４において、入力信号ａを信号ＢのＬレ
ベルのときに、入力信号極性が反転するように切り替え
ると、信号極性切替回路２６の出力信号は図８のａ１に
示すようになる。同様に入力信号ｂを信号ＡのＨレベル
のときに切り替えると、信号極性切替回路２７は制御信
号Ｌで入力信号の極性を反転するので、信号ｂ１が得ら
れる。また、制御信号Ｅによって、信号ａ１にＥがＨレ
ベルのとき、ＳＩＮθｅの振幅電圧の２-1/2なる電圧を
加算し、ＥがＬレベルのとき、−２-1/2なる電圧を加算
すると、加算器２９の出力信号は信号ａ２となる。一
方、信号ｂ１にはＥがＨのとき、−２-1/2なる電圧を加
算し、ＥがＬのとき、２-1/2なる電圧を加算すると、信
号ｂ２が得られる。さらに、信号ａ２とｂ２を制御信号
Ｆによって交互に選択して合成すると、スイッチ３２の
出力Ｙ１が得られる。ここで、ＦがＨレベルのときに、
ｂ２信号を選択し、ＦがＬレベルのときに、ａ２信号を
選択する。Ｙ１はフィードバックパルスによる離散的動
作の発生を抑制するためのフィードバックパルス補完信
号である。以下に、図９、図１０によって、フィードバ
ックパルス補完信号の作用をさらに詳しく説明する。図
９のＤ／Ａ信号は偏差カウンタ３の出力をＤ／Ａ変換器
４を介して得られる出力波形である。ここでは、説明を
簡単にするため、フィードバックパルスのみが偏差カウ
ンタに入力されている場合を考える。Ａ、Ｂはフィード
バック信号、ｆｂ−ｐｌｓはＡ、Ｂ信号の立ち上がり、
立ち下がりエッジをカウントしている状況を示す。すな
わち、フィードバックパルスは４逓倍でカウントするも
のとする。Ｙ１はフィードバックパルスの補完信号であ
る。偏差カウンタの溜りパルスが１パルスのとき、Ｄ／
Ａ変換器の出力電圧を１としたとき、Ｙ１の出力電圧が
＋０．５および−０．５になるように速度アンプ１０の
入力部で加算すると、これらの合成値は図９の信号ｐ−
ｆｂのように連続したものとなる。補完しない場合は、
点線のような段階状の信号である。また、図１０は偏差
カウンタの値が零近傍の様子を示したものである。偏差
カウンタの値が零のとき、フィードバックパルスの１／
４周期の中心点でモータは停止することになり、通常の
偏差カウンタのみの構成のときに見られる±１パルスの
微振動が発生することがない。図１１は第１の速度演算
回路の各部信号タイムチャートを示したものである。図
５において、信号ａ（＝ＳＩＮθｅ）を微分すると振幅
が回転速度に比例した９０°進み位相の正弦波信号が得
られるが、この信号を制御信号ＢのＬレベルで極性反転
すると図１１に示す信号ａ３が得られる。同様にして、
信号ｂ〜ｄを微分して、図５に示した各微分回路３６〜
３８の出力信号に対応した制御信号で、極性反転して同
期整流すると、図１１の信号ｂ３、ｃ３、ｄ３が得られ
る。また、信号ａ３とｂ３を制御信号ＦのＨレベルでｂ
３を選択し、Ｌレベルでａ３を選択すると、スイッチ４
８の出力信号はＹ２となる。さらに、信号ｃ３とｄ３を
制御信号ＥのＨレベルでｃ３を、Ｌレベルでｄ３を選択
するとスイッチ４９の出力信号はＹ３となる。図５のス
イッチ４６、４７、絶対値回路４３、４４および比較器
４５は上記の信号Ｙ２とＹ３の信号を、さらに切り替え
選択する制御信号を作るための回路である。図５におい
て、信号ａとｂを制御信号ＦのＨレベルで信号ｂを選択
し、Ｌレベルで信号ａを選択すると、絶対値回路４３の
出力信号は図１１に示す信号Ｘ１となる。同様にして、
信号ｃとｄを制御信号ＥのＨレベルのときに信号ｃを選
択して、Ｌレベルのときに信号ｄを選択すると図１１の
信号Ｘ２が得られる。信号Ｘ１とＸ２を比較器４５を通
したときの出力は、Ｘ２の値がＸ１の値よりも大きいと
きに、Ｈレベルになるものとすれば、制御信号Ｘ３が得
られる。信号Ｙ２およびＹ３を制御信号Ｘ３によって、
Ｘ３がＨレベルのときにＹ２を選択し、Ｌレベルのとき
にＹ３を選択すると、スイッチ５０の出力信号はＹ４と
なる。以上のようなａ〜ｄの微分信号の選択論理によっ
て、低リップルの速度演算信号を得ることができる。微
分回路の直線性は、低回転速度の範囲に限定されるの
で、高回転速度の領域では、従来のｆ／ｖ変換器の出力
信号を速度フィードバック信号とする。次に、図１、図
２の位置指令演算回路１の動作について述べる。この回
路のタイムチャートを図１２〜図１５に示す。図２にお
いて、指令パルスＰＵＬＳＥはパルス整形回路１２に入
力され、図１２のＰＬＳのようなパルス幅が一定のパル
スに整形される。パルスＰＬＳは速度演算補正信号発生
回路１３とパルス周期速度演算回路１６に導かれる。図
１２のＩＮＴＥＧ、ＳＡＭＰ、ＤＩＶなる信号は図２の
パルス周期速度演算回路１６の動作を示したものであ
る。図３において、パルスＰＬＳが入力すると、２１の
積分回路はクリアーされる。また、サンプル・ホールド
回路２２は積分回路２１のクリアーされる一瞬前の値を
保持する。この保持された値は割算回路２３を通って、
信号ＤＩＶを得る。このＤＩＶ信号は図２のパルス符号
同期化回路１１の出力信号ＳＮと速度演算補正信号発生
回路１３からの信号ＡＣＣが変化しなければ、積分回路
１７にそのまま入力され、ＤＩＶ信号を積分する。ＤＩ
Ｖ信号は入力の指令パルスの周期が短いほど、その電圧
値が大きくなる。つまり、入力指令パルスレートに比例
した値となる。したがって、その積分値は位置に相当
し、入力指令パルスのパルス間の距離を演算補完した信
号である。図１２のＰＯＳ信号がこの位置指令補完信号
である。積分回路１７の動作をさらに詳しく説明する。
この積分回路１７は積分演算停止信号発生回路１４、プ
リセット信号発生回路１５の各信号によって制御され
る。図１２において、ＰＯＳ信号が比較器１８の比較レ
ベル＋Ｖに達すると、比較器１８はＣＯＭＰ−１なる信
号を発生する。同時に、プリセット信号発生回路１５は
積分回路１７を−Ｖの値にセットし、−Ｖを初期条件と
して、積分を開始する。ＰＯＳ信号が零になったとき、
この零点を検出する比較器２０の出力と、ＰＬＳ信号、
ＦＰ（またはＲＰ）信号のパルス数が一致したことを検
出して、積分演算停止信号発生回路１４が動作して、積
分回路１７の動作を停止する。ここで、ＦＰ信号は比較
器１８の出力信号ＣＯＭＰ−１を整形し、パルス幅を一
定にしたものである。なお、ＦＰ信号は正転側指令パル
ス、ＲＰ信号は逆転側指令パルスに対応する演算指令パ
ルスであり、図１の偏差カウンタ３に導かれる。図１３
は位置指令演算回路の別のタイミングを示したタイムチ
ャートである。ここでは、積分演算停止信号発生回路１
４の出力信号ＳＴＯＰと回転方向の切り替えタイミング
での積分回路１７の出力ＰＯＳ、比較器１９の出力ＣＯ
ＭＰ−２などを示している。パルス符号同期化回路１１
は回転方向指令ＳＩＧＮがたとえば、図１３のＳＮ信号
の部分の点で切り替わったとしても、次のパルスが入
る点までは前の信号状態を保持して図示の信号とな
る。ＳＮ信号が切り替わると、図３の信号極性切替回路
２４が動作し、図２の積分回路１７の入力電圧極性が反
転するので、図１３に示すＰＯＳ信号は点で積分方向
を反転し、−Ｖ方向に進む。−Ｖの値に達すると比較器
１９が動作して、出力信号ＣＯＭＰ−２を発生する。と
同時に、プリセット信号発生回路１５は積分回路１７を
＋Ｖにセットする。なお、正転側のときは、−Ｖにセッ
トする。＋Ｖを初期条件としてマイナスの入力電圧を積
分して行くので、ＰＯＳ信号は零に向かう。零に達する
と、比較器２０が動作し、その出力ＣＯＭＰ−３とＳＮ
信号とのＥＸ−ＯＲを取り、かつＰＬＳ信号と比較器１
９の出力ＣＯＭＰ−２を整形したＲＰ信号のパルス数が
一致したことを検出して、積分演算停止信号発生回路１
４はＳＴＯＰ信号を発生する。積分停止の間、比較器２
０の出力は不安定となるが、信号のエッジでラッチを掛
ければ問題ない。図１４は図３のゲイン補正回路２５の
動作を表したものである。入力の指令パルスレートが速
くなると、演算指令パルスＦＰ、ＲＰ信号の生成の遅れ
が発生する場合がある。指令パルスに対する追従スピー
ドを上げるため、ゲイン補正回路２５で、積分回路１７
への入力電圧を適当な値に修正してやれば、積分回路１
７の積分時間が速くなるので、演算指令パルスの生成も
速くなる。図２の速度演算補正信号発生回路１３のＰＬ
Ｓ信号と、ＦＰまたＲＰ信号を比較し、両者の差が大き
くなった場合にＡＣＣなる信号を発生して、図３に示す
ゲイン補正回路を制御する。図１４はパルス差が２パル
スとなったときに、ゲインを１．５倍に上げた場合を示
している。ＤＩＶとＰＯＳ信号の点線で表したものがゲ
イン補正した場合の動作である。ゲイン補正しない場合
の演算指令パルスＦＰに対して、ゲイン補正した場合は
ＦＰ−Ｃ信号のように、その発生スピードがアップす
る。図１５は位置指令補完信号ＰＯＳの作用を示したも
のである。いま、説明を簡単にするために、偏差カウン
タ３には演算指令パルス（ここでは、ＦＰ信号）のみが
入力されているものとする。このとき、Ｄ／Ａ変換器の
出力は、Ｄ／Ａのように階段状の波形となる。偏差カウ
ンタの溜りパルスが１パルスのときに、Ｄ／Ａ変換器の
出力電圧は１になるものとすれば、ＰＯＳ信号の正側お
よび負側のピーク電圧を＋０．５、−０．５として図１
の速度アンプ１０の入力部で、Ｄ／ＡとＰＯＳ信号を加
算する。この合成電圧はＰ−ｒｅｆ信号の実線で示した
ような連続した波形となる。
【０００７】
【発明の効果】以上述べたように、本発明によれば、位
置の指令信号と位置のフィードバック信号の量子化によ
る不連続性をアナログ補完することによって、飛びの無
い連続量で与えることができる。また、低回転速度にお
いては脈動の少ない速度フィードバック信号を得ること
ができる。したがって、速度ループゲインと位置ループ
ゲインを大幅にアップすることができ、かつ、サーボロ
ック時の１パルスの微振動の発生が無いので、高精度で
高剛性、そして位置決め整定時間の短い位置決め制御装
置を提供することが可能である。
置の指令信号と位置のフィードバック信号の量子化によ
る不連続性をアナログ補完することによって、飛びの無
い連続量で与えることができる。また、低回転速度にお
いては脈動の少ない速度フィードバック信号を得ること
ができる。したがって、速度ループゲインと位置ループ
ゲインを大幅にアップすることができ、かつ、サーボロ
ック時の１パルスの微振動の発生が無いので、高精度で
高剛性、そして位置決め整定時間の短い位置決め制御装
置を提供することが可能である。
【図１】本発明の実施例を示す位置決め制御回路を示す
図
図
【図２】位置指令演算回路の詳細回路ブロック図
【図３】パルス周期速度演算回路の詳細回路ブロック図
【図４】フィードバックパルス補完信号回路の詳細ブロ
ック図
ック図
【図５】第１の速度演算回路の詳細ブロック図
【図６】エンコーダ信号と各種制御信号の発生回路のブ
ロック図
ロック図
【図７】図６の各部出力信号のタイムチャート
【図８】フィードバックパルス補完信号回路の各部信号
タイムチャート
タイムチャート
【図９】フィードバックパルス補完信号回路の各部信号
タイムチャート
タイムチャート
【図１０】フィードバックパルス補完信号回路の各部信
号タイムチャート
号タイムチャート
【図１１】第１の速度演算回路の各部信号タイムチャー
ト
ト
【図１２】位置指令演算回路の各部信号タイムチャート
【図１３】位置指令演算回路の各部信号タイムチャート
【図１４】位置指令演算回路の各部信号タイムチャート
【図１５】位置指令演算回路の各部信号タイムチャート
【図１６】従来の位置決め制御装置の構成を示す図
１ 位置指令演算回路 ２、６７ パルス整形方向判別回路 ３ 偏差カウンタ ４ Ｄ／Ａ変換器 ５ フィードバックパルス補完信号回路 ６ 第１の速度演算回路 ７ 第２の速度演算回路 ８ 低速／高速回転切替回路 ９、３１、３２、４６、４７、４８、４９、５０ スイ
ッチ １０ 速度アンプ １１ パルス符号同期化回路 １２ パルス整形回路 １３ 速度演算補正信号発生回路 １４ 積分演算停止信号発生回路 １５ プリセット信号発生回路 １６ パルス周期速度演算回路 １７、２１ 積分回路 １８、１９、２０、４５ 比較器 ２２ サンプル・ホールド回路 ２３ 割算回路 ２４、２６、２７、３９、４０、４１、４２ 信号極性
切替回路 ２５ ゲイン補正回路 ２８ バイアス電圧設定器 ２９、３０、５４、５５、１１４、１１５ 加算器 ３３、５６、１１６、１１７ 反転アンプ ３４、５１、５２、５３、６５ インバータ ３５、３６、３７、３８ 微分回路 ４３、４４ 絶対値回路 ５７、５８ 係数器 ５９、６０、６１、６２ 波形整形回路 ６３、６４、６６ ＥＸ−ＯＲ回路 ６８ ｆ／Ｖ変換器 １００ 主回路 １０１ 整流器部 １０２ 平滑コンデンサ １０３ インバータ部 １０４ ＤＣＣＴ １０５ 電流検出回路 １０６ ＰＷＭ回路 １０７ ベース駆動回路 １０８、１０９ 乗算器 １１０ 電流分配回路 １１１、１１２、１１３ 電流アンプ １１８ 同期モータ １１９ エンコーダ
ッチ １０ 速度アンプ １１ パルス符号同期化回路 １２ パルス整形回路 １３ 速度演算補正信号発生回路 １４ 積分演算停止信号発生回路 １５ プリセット信号発生回路 １６ パルス周期速度演算回路 １７、２１ 積分回路 １８、１９、２０、４５ 比較器 ２２ サンプル・ホールド回路 ２３ 割算回路 ２４、２６、２７、３９、４０、４１、４２ 信号極性
切替回路 ２５ ゲイン補正回路 ２８ バイアス電圧設定器 ２９、３０、５４、５５、１１４、１１５ 加算器 ３３、５６、１１６、１１７ 反転アンプ ３４、５１、５２、５３、６５ インバータ ３５、３６、３７、３８ 微分回路 ４３、４４ 絶対値回路 ５７、５８ 係数器 ５９、６０、６１、６２ 波形整形回路 ６３、６４、６６ ＥＸ−ＯＲ回路 ６８ ｆ／Ｖ変換器 １００ 主回路 １０１ 整流器部 １０２ 平滑コンデンサ １０３ インバータ部 １０４ ＤＣＣＴ １０５ 電流検出回路 １０６ ＰＷＭ回路 １０７ ベース駆動回路 １０８、１０９ 乗算器 １１０ 電流分配回路 １１１、１１２、１１３ 電流アンプ １１８ 同期モータ １１９ エンコーダ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05D 3/00 - 3/20 G05B 11/00 - 13/04 H02P 5/00
Claims (4)
- 【請求項１】 モータ軸に取り付けられ、９０°位相差
を有する２相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記位置指令パルスのパル
ス周期から速度を演算するパルス周期速度演算回路と、
このパルス周期速度演算回路の出力を積分して位置指令
補完信号を得る位置指令演算回路と、前記エンコーダか
らの信号をもとにアナログ補完信号が生成されるフィー
ドバックパルス補完信号回路と、前記エンコーダからの
信号をもとに速度フィードバック信号を演算する低速度
領域の速度検出に適した第１の速度演算回路および高速
度領域の速度検出に適した第２の速度演算回路と、低速
時は第１の速度演算回路を高速時は第２の速度演算回路
を選択する切り替え回路とを備え、前記速度指令に前記
位置指令補完信号と前記フィードバックパルス補完回路
の出力信号とを加算することを特徴とする位置決め制御
装置。 - 【請求項２】 モータ軸に取り付けられ、９０°位相差
を有する２相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記位置指令演算回路が以
下の回路で構成されたことを特徴とする請求項1記載の
位置決め制御装置。 （１）指令パルスＰＵＬＳＥと回転方向指令ＳＩＧＮを
同期化するパルス符号同期化回路１１。 （２）指令パルスＰＵＬＳＥを所定のパルス幅のパルス
ＰＬＳに整形するパルス整形回路１２。 （３）前記パルスＰＬＳを入力し、演算指令パルスの追
従遅れを補正する速度演算補正信号発生回路１３。 （４）速度演算補正信号発生回路１３の出力ＡＣＣと前
記パルス符号同期化回路１１の出力ＳＮを入力し、前記
パルスＰＬＳの周期から速度を演算するパルス周期速度
演算回路１５。 （５）指令パルスＰＵＬＳＥの数と演算指令パルス数が
一致したとき、前記パルス周期速度演算回路１５の積分
回路１７の停止信号を発生する積分演算停止信号発生回
路１４。 - 【請求項３】 モータ軸に取り付けられ、９０°位相差
を有する２相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記フィードバックパルス
補完信号回路が、以下の回路で構成されたことを特徴と
する請求項１記載の位置決め制御装置。 （１）エンコーダの２相正弦波出力信号ａ、ｂの信号極
性をそれぞれ前記出力信号ｂ、ａの波形整形信号Ｂ、Ａ
で切り替え、それぞれ信号ａ１、ｂ１を出力する信号極
性切替回路２６、２７。 （２）前記波形整形信号Ａ、Ｂの排他的論理和信号Ｅに
より選択されたバイアス電圧をそれぞれ前記信号ａ１、
ｂ１に加算する加算器２９、３０。 （３）前記２相正弦波出力信号ａ、ｂの加算信号ｃと減
算信号ｄのそれぞれの波形整形信号ＣおよびＤの排他的
論理和信号Ｆにより前記加算器２９、３０の出力を選択
するスイッチ３２。 - 【請求項４】 モータ軸に取り付けられ、９０°位相差
を有する２相正弦波を出力するエンコーダからの位置フ
ィードバック信号と位置指令パルスとの偏差量を速度指
令とし、前記エンコーダからの速度フィードバック信号
との偏差に応じて前記モータを速度制御するようにした
位置決め制御装置において、前記第1の速度演算回路が
以下の回路で構成されたことを特徴とする請求項１記載
の位置決め制御装置。 （１）前記エンコーダの２相正弦波出力信号ａ、ｂおよ
び前記加算信号ｃ、減算信号ｄを微分する微分回路３
５、３６、３７、３８。 （２）前記微分回路３５、３６、３７、３８の信号極性
をそれぞれ前記波形整形信号Ｂ、Ａ、Ｄ、Ｃに応じて切
り替える信号極性切替回路３９、４０、４１、４２。 （３）前記排他的論理和信号Ｆに応じて前記信号極性切
替回路３９、４０の出力を選択するスイッチ４８。 （４）前記排他的論理和信号Ｅに応じて前記信号極性切
替回路４１、４２の出力を選択するスイッチ４９。 （５）前記エンコーダの２相正弦波出力信号ａ、ｂを前
記排他的論理和信号Ｆにより選択し、前記加算信号ｃお
よび減算信号ｄを前記排他的論理和信号Ｅにより選択
し、各選択された信号の絶対値を比較する比較器４５。 （６）この比較器４５の出力により前記スイッチ４８，
４９の出力を選択し、その出力を速度演算信号とするス
イッチ５０。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761293A JP3314793B2 (ja) | 1993-10-22 | 1993-10-22 | 位置決め制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761293A JP3314793B2 (ja) | 1993-10-22 | 1993-10-22 | 位置決め制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07121236A JPH07121236A (ja) | 1995-05-12 |
| JP3314793B2 true JP3314793B2 (ja) | 2002-08-12 |
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ID=17719530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28761293A Expired - Fee Related JP3314793B2 (ja) | 1993-10-22 | 1993-10-22 | 位置決め制御装置 |
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| JP (1) | JP3314793B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101669492B1 (ko) * | 2015-02-02 | 2016-11-09 | 엘지전자 주식회사 | 압축기 구동장치 및 이를 구비한 냉장고 |
-
1993
- 1993-10-22 JP JP28761293A patent/JP3314793B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH07121236A (ja) | 1995-05-12 |
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