JP2002353814A - Ｄａ変換器及びｄａ変換方法 - Google Patents
Ｄａ変換器及びｄａ変換方法Info
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Abstract
(57)【要約】
【課題】 応答時間を短くしたＤＡ変換器。
【解決手段】 変換対象のアナログ電圧に応じたデジタ
ル設定データをその値に応じたパルス幅の複数個のパル
ス信号に変換し、個々のパルス信号をローパスフィルタ
によりアナログ電圧に変換する。また、変換対象のアナ
ログ電圧に応じたデジタル設定データをその値に応じた
Ｈレベル、Ｌレベルの１個又は複数個のパルス信号に変
換してローパスフィルタによりアナログ電圧に変換す
る。
ル設定データをその値に応じたパルス幅の複数個のパル
ス信号に変換し、個々のパルス信号をローパスフィルタ
によりアナログ電圧に変換する。また、変換対象のアナ
ログ電圧に応じたデジタル設定データをその値に応じた
Ｈレベル、Ｌレベルの１個又は複数個のパルス信号に変
換してローパスフィルタによりアナログ電圧に変換す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータを
ＰＷＭ（パルス幅変調）でアナログ電圧に変換するＤＡ
変換器及びＤＡ変換方法に関する。
ＰＷＭ（パルス幅変調）でアナログ電圧に変換するＤＡ
変換器及びＤＡ変換方法に関する。
【０００２】
【従来の技術】デジタルデータをＰＷＭでアナログ電圧
に変換する従来のＤＡ変換器として、例えば、実開平３
−５３０４２号公報、実開平６−１３２３１号公報など
に示されている技術が知られている。
に変換する従来のＤＡ変換器として、例えば、実開平３
−５３０４２号公報、実開平６−１３２３１号公報など
に示されている技術が知られている。
【０００３】図２２は従来技術によるＤＡ変換器（ＤＡ
Ｃ）の構成を示すブロック図、図２３は出力されるパル
ス信号を示す図である。図２２において、１１はリング
カウンタ（ＣＵＮＴ）、１２はマグネチュードコンパレ
ータ（ＣＯＭＰ）である。
Ｃ）の構成を示すブロック図、図２３は出力されるパル
ス信号を示す図である。図２２において、１１はリング
カウンタ（ＣＵＮＴ）、１２はマグネチュードコンパレ
ータ（ＣＯＭＰ）である。
【０００４】図２２に示す従来技術は、実現するＤＡＣ
の分解能と等しいbit 数（例では８bit ）のリングカウ
ンタ（ＣＵＮＴ）１１と、マグネチュードコンパレータ
（ＣＯＭＰ）１２とを有して構成され、コンパレータ１
２の入力端子Ａ０〜Ａ７には、出力したいレベルに対応
した同じbit 数の設定データＤSET が図示しないＣＰＵ
等から印加されている。
の分解能と等しいbit 数（例では８bit ）のリングカウ
ンタ（ＣＵＮＴ）１１と、マグネチュードコンパレータ
（ＣＯＭＰ）１２とを有して構成され、コンパレータ１
２の入力端子Ａ０〜Ａ７には、出力したいレベルに対応
した同じbit 数の設定データＤSET が図示しないＣＰＵ
等から印加されている。
【０００５】なお、従来技術及び本発明が対象とするＤ
Ａ変換器は、ディジタル複写機やスキャナー等の原稿読
取部における読取レベルの自動調整の制御等において、
例えば、アナログ信号の直流レベルやＡＤ変換器のフル
スケールレベルやゼロスケールレベルを調整するフィー
ドバック回路に使用するもので、設定データＤSET が変
化する時間間隔は、カウンタの繰り返し周期であるＰwm
周期に比較して充分に大きな時間間隔を有するものであ
る。
Ａ変換器は、ディジタル複写機やスキャナー等の原稿読
取部における読取レベルの自動調整の制御等において、
例えば、アナログ信号の直流レベルやＡＤ変換器のフル
スケールレベルやゼロスケールレベルを調整するフィー
ドバック回路に使用するもので、設定データＤSET が変
化する時間間隔は、カウンタの繰り返し周期であるＰwm
周期に比較して充分に大きな時間間隔を有するものであ
る。
【０００６】カウンタ１１は、マスタークロックＭＣＬ
Ｋを常にカウントし、そのカウント値Ｑ０〜Ｑ７をコン
パレータ１２の入力端子Ｂ０〜Ｂ７に出力する。コンパ
レータ１２は、図２３（ａ）に示すように、ＤSET ＞カ
ウント値の場合、比較結果として、設定データＤSET に
応じたパルス幅のパルス信号Ｖpwm ＝Ｈを出力する。パ
ルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフ
ィルタにより平滑化され、設定データＤSET に応じたレ
ベルのアナログ電圧Ｖdac として出力される。
Ｋを常にカウントし、そのカウント値Ｑ０〜Ｑ７をコン
パレータ１２の入力端子Ｂ０〜Ｂ７に出力する。コンパ
レータ１２は、図２３（ａ）に示すように、ＤSET ＞カ
ウント値の場合、比較結果として、設定データＤSET に
応じたパルス幅のパルス信号Ｖpwm ＝Ｈを出力する。パ
ルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフ
ィルタにより平滑化され、設定データＤSET に応じたレ
ベルのアナログ電圧Ｖdac として出力される。
【０００７】図２３（ｂ）には、設定データＤSET ＝１
２８である場合のパルス信号Ｖpwmとアナログ電圧Ｖdac
との信号波形をとして、また、設定データＤSET ＝
６４である場合のパルス信号Ｖpwm とアナログ電圧Ｖda
c との信号波形をとして示している。
２８である場合のパルス信号Ｖpwmとアナログ電圧Ｖdac
との信号波形をとして、また、設定データＤSET ＝
６４である場合のパルス信号Ｖpwm とアナログ電圧Ｖda
c との信号波形をとして示している。
【０００８】
【発明が解決しようとする課題】アナログ電圧Ｖdac と
設定値ＤSET との関係は、図２２、図２３の例の場合、
以下に示す式で表すことができる。
設定値ＤSET との関係は、図２２、図２３の例の場合、
以下に示す式で表すことができる。
【０００９】 Ｖdac＝ＤSET／２５６×（Ｖh−Ｖl）＋Ｖl Ｖh：Ｖpwm＝Ｈの出力時電圧 Ｖl：Ｖpwm＝Ｌの出力時電圧 このとき、Ｖpwm が“Ｈ”又は“Ｌ”の間、Ｖdac の変
化は実現する分解能（図の例では８bit →１／２５６）
の１／２以下である必要がある。このためには、 Ｖpwm＝Ｈ出力時のＶdac変化分 ｛Ｖh−Ｖdac(0)｝×｛１−exp（−Ｔh／τ）｝ ＜（Ｖh−Ｖl）／２５６／２ （式１） Ｖpwm＝Ｌ出力時のＶdac変化分 ｛Ｖl−Ｖdac(1)｝×｛１−exp（−Ｔh／τ）｝ ＞（Ｖh−Ｖl）／２５６／２ （式２） Ｖdac(0)：Ｖpwm＝Ｈの直前のＶdac Ｖdac(1)：Ｖpwm＝Ｌの直前のＶdac τ：ＲＣフィルター時定数 を満足する必要がある。
化は実現する分解能（図の例では８bit →１／２５６）
の１／２以下である必要がある。このためには、 Ｖpwm＝Ｈ出力時のＶdac変化分 ｛Ｖh−Ｖdac(0)｝×｛１−exp（−Ｔh／τ）｝ ＜（Ｖh−Ｖl）／２５６／２ （式１） Ｖpwm＝Ｌ出力時のＶdac変化分 ｛Ｖl−Ｖdac(1)｝×｛１−exp（−Ｔh／τ）｝ ＞（Ｖh−Ｖl）／２５６／２ （式２） Ｖdac(0)：Ｖpwm＝Ｈの直前のＶdac Ｖdac(1)：Ｖpwm＝Ｌの直前のＶdac τ：ＲＣフィルター時定数 を満足する必要がある。
【００１０】ここで、τ＞＞Ｔ（＝Ｔh＋Ｔl）の場合、
Ｔh＝Ｔlが上記式１の最大値、式２の最小値となる。更
に、Ｖl＝０の場合、式１と式２とは等価となり、定常
状態を考えると、 となる。
Ｔh＝Ｔlが上記式１の最大値、式２の最小値となる。更
に、Ｖl＝０の場合、式１と式２とは等価となり、定常
状態を考えると、 となる。
【００１１】マスタクロックＭＣＬＫとして１０ＭＨｚ
を使う場合、ＲＣフィルタの時定数τは、 τ＞Ｔ×１２８＝０．１μｓ×２５６×１２８ ≒３．３ｍｓ となる。従って、ゼロからフルスケールまで変化させた
場合の応答時間ｔ（誤差：１／２ＬＳＢ＝１／５１２）
は、 ｔ＝−τ×ln（１／５１２）＝２０．６ms となり、非常に長い時間が掛かってしまう。
を使う場合、ＲＣフィルタの時定数τは、 τ＞Ｔ×１２８＝０．１μｓ×２５６×１２８ ≒３．３ｍｓ となる。従って、ゼロからフルスケールまで変化させた
場合の応答時間ｔ（誤差：１／２ＬＳＢ＝１／５１２）
は、 ｔ＝−τ×ln（１／５１２）＝２０．６ms となり、非常に長い時間が掛かってしまう。
【００１２】本発明は、上記従来技術の問題点に鑑み、
ＣＰＵ等を用いずに、簡単な構成で、同等の応答時間で
あれば、ＰＷＭ型ＤＡＣのリップル電圧を小さく抑え、
同等のリップル電圧であればフィルタの時定数を小さく
して応答時間を短くすることができるＤＡ変換器及びＤ
Ａ変換方法を提供することを目的とする。
ＣＰＵ等を用いずに、簡単な構成で、同等の応答時間で
あれば、ＰＷＭ型ＤＡＣのリップル電圧を小さく抑え、
同等のリップル電圧であればフィルタの時定数を小さく
して応答時間を短くすることができるＤＡ変換器及びＤ
Ａ変換方法を提供することを目的とする。
【００１３】また、本発明は、アナログ要素を多く含ま
ないデジタルＩＣに集積化の容易な構成のＤＡ変換器及
びＤＡ変換方法を提供することを目的とする。
ないデジタルＩＣに集積化の容易な構成のＤＡ変換器及
びＤＡ変換方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、設定データをアナログ電圧として出
力するＤＡ変換器において、ｎビットの設定データの上
位ｎｈビットと基準クロックとが入力され、設定データ
の上位ｎｈビットのデータに応じたパルス幅のＰＷＭ信
号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生す
るＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷ
Ｍ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビッ
トのデータが入力され、各ＰＷＭ周期に前記設定データ
の下位ｎｌビットのデータに応じたパルス幅を振り分け
た分割ＰＷＭ信号を生成する端数処理部と、 端数処理
部からの分割ＰＷＭ信号の平均電圧を求める平滑部とを
備えたことを特徴とする。
に、第１の手段は、設定データをアナログ電圧として出
力するＤＡ変換器において、ｎビットの設定データの上
位ｎｈビットと基準クロックとが入力され、設定データ
の上位ｎｈビットのデータに応じたパルス幅のＰＷＭ信
号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生す
るＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷ
Ｍ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビッ
トのデータが入力され、各ＰＷＭ周期に前記設定データ
の下位ｎｌビットのデータに応じたパルス幅を振り分け
た分割ＰＷＭ信号を生成する端数処理部と、 端数処理
部からの分割ＰＷＭ信号の平均電圧を求める平滑部とを
備えたことを特徴とする。
【００１５】第２の手段は、設定データをアナログ電圧
として出力するＤＡ変換器において、ｎビットの設定デ
ータの下位ｎｌビットと基準クロックとが入力され、設
定データの下位ｎｌビットのデータに応じたパルス幅の
ＰＷＭ信号を発生するＰＷＭ信号発生部と、ＰＷＭ信号
発生部からのＰＷＭ信号の振幅を規定する振幅規定部
と、設定データの上位ｎｈビットのデータが入力され、
設定データの上位ｎｈビットのデータに応じたＬレベル
を規定するＬレベル規定部と、Ｌレベル規定部で規定し
たＬレベルと振幅規定部で振幅が規定されたＰＷＭ信号
とを重畳する電圧合成部と、電圧合成部の出力の平均電
圧を求める平滑部とを備えたことを特徴とする。
として出力するＤＡ変換器において、ｎビットの設定デ
ータの下位ｎｌビットと基準クロックとが入力され、設
定データの下位ｎｌビットのデータに応じたパルス幅の
ＰＷＭ信号を発生するＰＷＭ信号発生部と、ＰＷＭ信号
発生部からのＰＷＭ信号の振幅を規定する振幅規定部
と、設定データの上位ｎｈビットのデータが入力され、
設定データの上位ｎｈビットのデータに応じたＬレベル
を規定するＬレベル規定部と、Ｌレベル規定部で規定し
たＬレベルと振幅規定部で振幅が規定されたＰＷＭ信号
とを重畳する電圧合成部と、電圧合成部の出力の平均電
圧を求める平滑部とを備えたことを特徴とする。
【００１６】第３の手段は、設定データをアナログ電圧
として出力するＤＡ変換器において、ｎビットの設定デ
ータの上位ｎｈビットと基準クロックとが入力され、設
定データの上位ｎｈビットのデータに応じたパルス幅の
ＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号と
を発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部か
らのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位
ｎｌビットのデータが入力され、設定データの下位ｎｌ
ビットの状態に応じてｎｌ＋１ビットに拡張された多ビ
ットＰＷＭ信号を出力する端数処理部と、端数処理部か
らの多ビットＰＷＭ信号の状態に応じてＨレベルを規定
するレベル規定部と、レベル規定部からのレベル規定さ
れたＰＷＭ信号の平均電圧を求める平滑部とを備えたこ
とを特徴とする。
として出力するＤＡ変換器において、ｎビットの設定デ
ータの上位ｎｈビットと基準クロックとが入力され、設
定データの上位ｎｈビットのデータに応じたパルス幅の
ＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号と
を発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部か
らのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位
ｎｌビットのデータが入力され、設定データの下位ｎｌ
ビットの状態に応じてｎｌ＋１ビットに拡張された多ビ
ットＰＷＭ信号を出力する端数処理部と、端数処理部か
らの多ビットＰＷＭ信号の状態に応じてＨレベルを規定
するレベル規定部と、レベル規定部からのレベル規定さ
れたＰＷＭ信号の平均電圧を求める平滑部とを備えたこ
とを特徴とする。
【００１７】第４の手段は、設定データをアナログ電圧
として出力するＤＡ変換器において、ｎビットの設定デ
ータの中間のｎｍビットと基準クロックとが入力され、
設定データの中間のｎｍビットのデータに応じたパルス
幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信
号とを発生するＰＷＭ信号発生部と、ＰＷＭ信号発生部
からのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下
位ｎｌビットのデータが入力され、各ＰＷＭ周期に設定
データの下位ｎｌビットのデータに応じたパルス幅を振
り分けた分割ＰＷＭ信号を生成する端数処理部と、端数
処理部からの分割ＰＷＭ信号の振幅を規定する振幅規定
部と、設定データの上位ｎｈビットのデータが入力さ
れ、設定データの上位ｎｈビットのデータに応じたＬレ
ベルを規定するＬレベル規定部と、Ｌレベル規定部で規
定したＬレベルと振幅規定部で振幅が規定されたＰＷＭ
信号とを重畳する電圧合成部と、電圧合成部の出力の平
均電圧を求める平滑部とを備えることを特徴とする。
として出力するＤＡ変換器において、ｎビットの設定デ
ータの中間のｎｍビットと基準クロックとが入力され、
設定データの中間のｎｍビットのデータに応じたパルス
幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信
号とを発生するＰＷＭ信号発生部と、ＰＷＭ信号発生部
からのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下
位ｎｌビットのデータが入力され、各ＰＷＭ周期に設定
データの下位ｎｌビットのデータに応じたパルス幅を振
り分けた分割ＰＷＭ信号を生成する端数処理部と、端数
処理部からの分割ＰＷＭ信号の振幅を規定する振幅規定
部と、設定データの上位ｎｈビットのデータが入力さ
れ、設定データの上位ｎｈビットのデータに応じたＬレ
ベルを規定するＬレベル規定部と、Ｌレベル規定部で規
定したＬレベルと振幅規定部で振幅が規定されたＰＷＭ
信号とを重畳する電圧合成部と、電圧合成部の出力の平
均電圧を求める平滑部とを備えることを特徴とする。
【００１８】第５の手段は、設定データをアナログ電圧
として出力するＤＡ変換器において、ｎビットの設定デ
ータの上位ｎｈビットと基準クロックとが入力され、こ
のｎｈビットのデータに応じた幅のＰＷＭ信号とＰＷＭ
信号の周期を示すＰＷＭ周期信号とを発生するＰＷＭ信
号発生部と、ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷ
Ｍ周期信号及び設定データの中間のｎｍビットのデータ
が入力され、各ＰＷＭ周期に設定データの中間のｎｍビ
ットのデータに応じたパルス幅を振り分けた分割ＰＷＭ
信号と分割ＰＷＭ信号の周期を示す分割ＰＷＭ周期信号
とを生成する第１の端数処理部と、第１の端数処理部か
らの分割ＰＷＭ信号、分割ＰＷＭ周期信号及び設定デー
タの下位ｎｌビットのデータが入力され、設定データの
下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張さ
れた多ビットＰＷＭ信号を出力する第２の端数処理部
と、第２の端数処理部からの多ビットＰＷＭ信号の状態
に応じてＨレベルを規定するレベル規定部と、レベル規
定部からのレベル規定されたＰＷＭ信号の平均電圧を求
める平滑部とを備えることを特徴とする。
として出力するＤＡ変換器において、ｎビットの設定デ
ータの上位ｎｈビットと基準クロックとが入力され、こ
のｎｈビットのデータに応じた幅のＰＷＭ信号とＰＷＭ
信号の周期を示すＰＷＭ周期信号とを発生するＰＷＭ信
号発生部と、ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷ
Ｍ周期信号及び設定データの中間のｎｍビットのデータ
が入力され、各ＰＷＭ周期に設定データの中間のｎｍビ
ットのデータに応じたパルス幅を振り分けた分割ＰＷＭ
信号と分割ＰＷＭ信号の周期を示す分割ＰＷＭ周期信号
とを生成する第１の端数処理部と、第１の端数処理部か
らの分割ＰＷＭ信号、分割ＰＷＭ周期信号及び設定デー
タの下位ｎｌビットのデータが入力され、設定データの
下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張さ
れた多ビットＰＷＭ信号を出力する第２の端数処理部
と、第２の端数処理部からの多ビットＰＷＭ信号の状態
に応じてＨレベルを規定するレベル規定部と、レベル規
定部からのレベル規定されたＰＷＭ信号の平均電圧を求
める平滑部とを備えることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明によるＤＡ変換器及
びＤＡ変換方法の実施形態を図面により詳細に説明す
る。
びＤＡ変換方法の実施形態を図面により詳細に説明す
る。
【００２０】＜第１の実施形態＞図１は本発明の第１の
実施形態によるＤＡ変換器の構成を示すブロック図、図
２は本発明の第１の実施形態によるＤＡ変換器のより詳
細な構成を示すブロック図、図３は図１に示すＤＡ変換
器の出力パルス信号の波形を示す図、図４はＤＡ変換器
の出力パルス信号のより詳細な波形を示す図である。図
１、図２において、８はＰwm信号発生部、９は端数処理
部、１０は平滑部、１１ａはリングカウンタ（ＣＵＮ
Ｔ）、１２ａはマグネチュードコンパレータ（ＣＯＭ
Ｐ）、１３はデータセレクタ（ＳＥＬ）である。
実施形態によるＤＡ変換器の構成を示すブロック図、図
２は本発明の第１の実施形態によるＤＡ変換器のより詳
細な構成を示すブロック図、図３は図１に示すＤＡ変換
器の出力パルス信号の波形を示す図、図４はＤＡ変換器
の出力パルス信号のより詳細な波形を示す図である。図
１、図２において、８はＰwm信号発生部、９は端数処理
部、１０は平滑部、１１ａはリングカウンタ（ＣＵＮ
Ｔ）、１２ａはマグネチュードコンパレータ（ＣＯＭ
Ｐ）、１３はデータセレクタ（ＳＥＬ）である。
【００２１】本発明の第１の実施形態によるＤＡ変換器
は、図１に示すように、Ｐwm信号発生部８と、端数処理
部９と、平滑部１０とにより構成されている。Ｐwm信号
発生部８は、メインクロックＭＣＬＫと設定データＤSE
T の上位側ビットが印加され、Ｐwm信号とＰwm周期信号
とを生成して、これらの信号を端数処理部９に出力して
いる。端数処理部９は、メインクロックＭＣＬＫと設定
データＤSET の下位側ビットが印加され、分割Ｐwm信号
を生成して、この信号を平滑部１０に出力している。平
滑部１０は、分割Ｐwm信号を平滑して、アナログ信号を
出力する。
は、図１に示すように、Ｐwm信号発生部８と、端数処理
部９と、平滑部１０とにより構成されている。Ｐwm信号
発生部８は、メインクロックＭＣＬＫと設定データＤSE
T の上位側ビットが印加され、Ｐwm信号とＰwm周期信号
とを生成して、これらの信号を端数処理部９に出力して
いる。端数処理部９は、メインクロックＭＣＬＫと設定
データＤSET の下位側ビットが印加され、分割Ｐwm信号
を生成して、この信号を平滑部１０に出力している。平
滑部１０は、分割Ｐwm信号を平滑して、アナログ信号を
出力する。
【００２２】前述したＤＡ変換器の詳細な構成を示す図
２において、８ビットのカウンタ（ＣＵＮＴ）１１ａの
下位６ビットの出力とマグネチュードコンパレータ（Ｃ
ＯＭＰ）１２ａのＡ＞Ｂ出力とが、図１でのＰwm信号発
生部８を構成し、ＣＵＮＴ１１ａの上位２ビットと、イ
ンバータゲートＩＮＶ１、ＩＮＶ２、論理積ゲートＡＮ
Ｄ１〜ＡＮＤ３、論理和ゲートＯＲ１及びデータセレク
タ（ＳＥＬ）１３と、ＣＯＭＰ１２ａのＡ≧Ｂ出力と
が、図１での端数処理部９を構成し、抵抗Ｒと容量Ｃと
が平滑部１０を構成している。
２において、８ビットのカウンタ（ＣＵＮＴ）１１ａの
下位６ビットの出力とマグネチュードコンパレータ（Ｃ
ＯＭＰ）１２ａのＡ＞Ｂ出力とが、図１でのＰwm信号発
生部８を構成し、ＣＵＮＴ１１ａの上位２ビットと、イ
ンバータゲートＩＮＶ１、ＩＮＶ２、論理積ゲートＡＮ
Ｄ１〜ＡＮＤ３、論理和ゲートＯＲ１及びデータセレク
タ（ＳＥＬ）１３と、ＣＯＭＰ１２ａのＡ≧Ｂ出力と
が、図１での端数処理部９を構成し、抵抗Ｒと容量Ｃと
が平滑部１０を構成している。
【００２３】次に、図２を参照して、その動作について
説明する。
説明する。
【００２４】図２において、マスタークロックＭＣＬＫ
を８bit でカウントするＣＵＮＴ１１ａの出力Ｑ０〜Ｑ
７のうち、下位６bit の信号Ｑ０〜Ｑ５は、６bit のマ
グネチュードコンパレータ（ＣＯＭＰ）１２ａの入力端
子Ｂ０〜Ｂ５に入力され、上位２bit の信号Ｑ６、Ｑ７
は、インバータＩＮＶ１、ＩＮＶ２、ＡＮＤゲートＡＮ
Ｄ１〜ＡＮＤ３、ＯＲゲートＯＲ１からなるＣＯＭＰ出
力選択信号発生部１４に入力されている。コンパレータ
１２ａのもう一方の入力端子Ａ０〜Ａ５には、８bit の
設定データＤSET の上位６bit の信号Ｄ２〜Ｄ７が印加
される。
を８bit でカウントするＣＵＮＴ１１ａの出力Ｑ０〜Ｑ
７のうち、下位６bit の信号Ｑ０〜Ｑ５は、６bit のマ
グネチュードコンパレータ（ＣＯＭＰ）１２ａの入力端
子Ｂ０〜Ｂ５に入力され、上位２bit の信号Ｑ６、Ｑ７
は、インバータＩＮＶ１、ＩＮＶ２、ＡＮＤゲートＡＮ
Ｄ１〜ＡＮＤ３、ＯＲゲートＯＲ１からなるＣＯＭＰ出
力選択信号発生部１４に入力されている。コンパレータ
１２ａのもう一方の入力端子Ａ０〜Ａ５には、８bit の
設定データＤSET の上位６bit の信号Ｄ２〜Ｄ７が印加
される。
【００２５】コンパレータ１２ａは、Ａ入力がＢ入力よ
り大きい場合に“Ｈ”れべるの“Ａ＞Ｂ”信号と、Ａ入
力がＢ入力以上の場合に“Ｈ”レベルの“Ａ≧Ｂ”信号
をそれぞれＣＯＭＰ出力選択部（ＳＥＬ）１３のＡ入
力、Ｂ入力の端子に出力する。ＣＯＭＰ出力選択部１３
は、選択信号端子“ＳＥＬＡ”がＨレベルのときＡ入力
を選択し、ＬのときＢ入力を選択して図３に示すような
パルス信号Ｖpwm を出力する。パルス信号Ｖpwm は、抵
抗Ｒ、コンデンサＣによるＲＣフィルタにより平滑化さ
れ、ＲＣフィルタの出力はＤＡ変換器の出力として設定
データＤSET に応じたアナログ電圧Ｖdac を出力する。
り大きい場合に“Ｈ”れべるの“Ａ＞Ｂ”信号と、Ａ入
力がＢ入力以上の場合に“Ｈ”レベルの“Ａ≧Ｂ”信号
をそれぞれＣＯＭＰ出力選択部（ＳＥＬ）１３のＡ入
力、Ｂ入力の端子に出力する。ＣＯＭＰ出力選択部１３
は、選択信号端子“ＳＥＬＡ”がＨレベルのときＡ入力
を選択し、ＬのときＢ入力を選択して図３に示すような
パルス信号Ｖpwm を出力する。パルス信号Ｖpwm は、抵
抗Ｒ、コンデンサＣによるＲＣフィルタにより平滑化さ
れ、ＲＣフィルタの出力はＤＡ変換器の出力として設定
データＤSET に応じたアナログ電圧Ｖdac を出力する。
【００２６】図３に示す例では、８bit の分解能でＰＷ
Ｍ周期（Ｔ）を４つに分割した例を示している。図３に
示すように、Ｔは２５６×Ｔmclk（ＭＣＬＫの周期）で
あり、Ｔ１〜Ｔ４はＴの１／４である６４×Ｔmclkとな
る。また、Ｔ１〜Ｔ４のＨレベルの幅は、それぞれ、 Ｔｈ１＝ｉｎｔ（ＤSET／４） Ｔｈ２＝Ｔｈ１＋ｉｎｔ（ＤSET‘／３）×Ｔmclk Ｔｈ３＝Ｔｈ１＋ｉｎｔ（ＤSET‘／２）×Ｔmclk Ｔｈ４＝Ｔｈ１＋ＤSET‘−ｉｎｔ（ＤSET’／２）＊２
×Ｔmclk （ＤSET‘＝ＤSET−int（ＤSET／４）×４ int()：少数以下切捨て）であり、Ｔｈ１〜Ｔｈ４でのm
ax−minは１×Ｔmclk以下である。
Ｍ周期（Ｔ）を４つに分割した例を示している。図３に
示すように、Ｔは２５６×Ｔmclk（ＭＣＬＫの周期）で
あり、Ｔ１〜Ｔ４はＴの１／４である６４×Ｔmclkとな
る。また、Ｔ１〜Ｔ４のＨレベルの幅は、それぞれ、 Ｔｈ１＝ｉｎｔ（ＤSET／４） Ｔｈ２＝Ｔｈ１＋ｉｎｔ（ＤSET‘／３）×Ｔmclk Ｔｈ３＝Ｔｈ１＋ｉｎｔ（ＤSET‘／２）×Ｔmclk Ｔｈ４＝Ｔｈ１＋ＤSET‘−ｉｎｔ（ＤSET’／２）＊２
×Ｔmclk （ＤSET‘＝ＤSET−int（ＤSET／４）×４ int()：少数以下切捨て）であり、Ｔｈ１〜Ｔｈ４でのm
ax−minは１×Ｔmclk以下である。
【００２７】本発明の第１の実施形態は、以上より、従
来技術と比較して、Ｈ又はＬの幅が約１／４となり、す
なわち、リップル周波数が約４倍となり、アナログ電圧
Ｖdac でのＨ幅、Ｌ幅中の許容される電圧変化が従来技
術の場合と同じであるので、ＲＣフィルタに必要な時定
数が約１／４で済むことになり、応答時間も約１／４と
することができる。
来技術と比較して、Ｈ又はＬの幅が約１／４となり、す
なわち、リップル周波数が約４倍となり、アナログ電圧
Ｖdac でのＨ幅、Ｌ幅中の許容される電圧変化が従来技
術の場合と同じであるので、ＲＣフィルタに必要な時定
数が約１／４で済むことになり、応答時間も約１／４と
することができる。
【００２８】前述した例では、Ｔを４分割した場合を示
したが、任意の分割数で実現可能である。但し、ＤＡＣ
のbit 数をｎとした場合、２^(n-1)より分割数が多い
と、前述の構成を実現することができず、また、分割数
として２^m（ｍはｎ−１以下の整数）の場合の方が簡単
な構成で実現することができる。なお、「^」は、^以降
がべき指数であることを示す。
したが、任意の分割数で実現可能である。但し、ＤＡＣ
のbit 数をｎとした場合、２^(n-1)より分割数が多い
と、前述の構成を実現することができず、また、分割数
として２^m（ｍはｎ−１以下の整数）の場合の方が簡単
な構成で実現することができる。なお、「^」は、^以降
がべき指数であることを示す。
【００２９】図４には、設定データＤSET ＝１２８であ
る場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信
号波形をとして、また、設定データＤSET ＝６４であ
る場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信
号波形をとして示している。
る場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信
号波形をとして、また、設定データＤSET ＝６４であ
る場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信
号波形をとして示している。
【００３０】＜第２の実施形態＞図５は本発明の第２の
実施形態によるＤＡ変換器の構成を示すブロック図、図
６は本発明の第２の実施形態によるＤＡ変換器のより詳
細な構成を示すブロック図、図７は図１に示すＤＡ変換
器の出力パルス信号の波形を示す図、図８は設定データ
ＤSET ４〜７のbit 、Ａ＞ＢとＶpwm との関係を説明す
る図、図９はＤＡ変換器の出力パルス信号のより詳細な
波形を示す図である。図５、図６において、８ａはＰwm
信号発生部、１５は振幅規定部、１６はＬowレベル規定
部、１７は電圧合成部、１１ｂはリングカウンタ（ＣＵ
ＮＴ）、１２ｂはマグネチュードコンパレータ（ＣＯＭ
Ｐ）であり、他の符号は、図１の場合と同一である。
実施形態によるＤＡ変換器の構成を示すブロック図、図
６は本発明の第２の実施形態によるＤＡ変換器のより詳
細な構成を示すブロック図、図７は図１に示すＤＡ変換
器の出力パルス信号の波形を示す図、図８は設定データ
ＤSET ４〜７のbit 、Ａ＞ＢとＶpwm との関係を説明す
る図、図９はＤＡ変換器の出力パルス信号のより詳細な
波形を示す図である。図５、図６において、８ａはＰwm
信号発生部、１５は振幅規定部、１６はＬowレベル規定
部、１７は電圧合成部、１１ｂはリングカウンタ（ＣＵ
ＮＴ）、１２ｂはマグネチュードコンパレータ（ＣＯＭ
Ｐ）であり、他の符号は、図１の場合と同一である。
【００３１】図５に示す本発明の第２の実施形態による
ＤＡ変換器は、メインクロックＭＣＬＫと設定データＤ
SET の下位側のbit が印加され、Ｐwm信号を生成するＰ
wm信号発生部８ａと、Ｐwm信号発生部８ａからのＰwm信
号を受けて振幅規定を行う振幅規定部１５と、設定デー
タＤSET の上位側のbit が印加され、Ｌowレベルを規定
してＬow電圧を出力するＬowレベル規定部１６と、振幅
規定部１５からの電圧とＬowレベル規定部１６からのＬ
ow電圧とを合成する電圧合成部１７と、平滑部１０とに
より構成される。
ＤＡ変換器は、メインクロックＭＣＬＫと設定データＤ
SET の下位側のbit が印加され、Ｐwm信号を生成するＰ
wm信号発生部８ａと、Ｐwm信号発生部８ａからのＰwm信
号を受けて振幅規定を行う振幅規定部１５と、設定デー
タＤSET の上位側のbit が印加され、Ｌowレベルを規定
してＬow電圧を出力するＬowレベル規定部１６と、振幅
規定部１５からの電圧とＬowレベル規定部１６からのＬ
ow電圧とを合成する電圧合成部１７と、平滑部１０とに
より構成される。
【００３２】前述したＤＡ変換器の詳細な構成を示す図
６において、４bit のカウンタ（ＣＵＮＴ）と４bit マ
グネチュードコンパレータ（ＣＯＭＰ）とが図５でのＰ
ＷＭ信号発生部８ａを構成し、buf ０〜buf ３と抵抗Ｒ
１〜Ｒ８とが図５の振幅規定部１５、Ｌレベル規定部１
６、電圧合成部１７を構成し、抵抗Ｒと容量Ｃとが平滑
部１０を構成している。
６において、４bit のカウンタ（ＣＵＮＴ）と４bit マ
グネチュードコンパレータ（ＣＯＭＰ）とが図５でのＰ
ＷＭ信号発生部８ａを構成し、buf ０〜buf ３と抵抗Ｒ
１〜Ｒ８とが図５の振幅規定部１５、Ｌレベル規定部１
６、電圧合成部１７を構成し、抵抗Ｒと容量Ｃとが平滑
部１０を構成している。
【００３３】次に、図６を参照して、その動作について
説明する。ここで説明する本発明の第２の実施形態は、
ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルとして
１６のレベルの場合を示す。
説明する。ここで説明する本発明の第２の実施形態は、
ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルとして
１６のレベルの場合を示す。
【００３４】図に示すように、マスタークロックＭＣＬ
Ｋをカウントする４bit のカウンタ（ＣＵＮＴ）１１ｂ
の出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベル
を出力する（Ａ＞Ｂ）４bit マグネチュードコンパレー
タ（ＣＯＭＰ）１２ｂのＢ入力端子Ｂ０〜Ｂ３に印加さ
れ、コンパレータ１２ｂのもう一方のＡ入力端子Ａ０〜
Ａ３には８bit の設定データＤSET0〜ＤSET7の下位４bi
t のＤSET0〜ＤSET3が印加される。
Ｋをカウントする４bit のカウンタ（ＣＵＮＴ）１１ｂ
の出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベル
を出力する（Ａ＞Ｂ）４bit マグネチュードコンパレー
タ（ＣＯＭＰ）１２ｂのＢ入力端子Ｂ０〜Ｂ３に印加さ
れ、コンパレータ１２ｂのもう一方のＡ入力端子Ａ０〜
Ａ３には８bit の設定データＤSET0〜ＤSET7の下位４bi
t のＤSET0〜ＤSET3が印加される。
【００３５】また、８bit の設定データＤSET0〜ＤSET7
の上位４bit のＤSET4〜ＤSET7は、それぞれ、バッファ
buf ０〜buf ３に接続され、ＣＯＭＰの出力（Ａ＞Ｂ）
とバッファbuf ０〜buf ３の出力とは、Ｒ１〜Ｒ８から
なるＲ−２Ｒラダーに接続されている。
の上位４bit のＤSET4〜ＤSET7は、それぞれ、バッファ
buf ０〜buf ３に接続され、ＣＯＭＰの出力（Ａ＞Ｂ）
とバッファbuf ０〜buf ３の出力とは、Ｒ１〜Ｒ８から
なるＲ−２Ｒラダーに接続されている。
【００３６】Ｒ−２Ｒラダーの出力Ｖpwm 、ＣＯＭＰ１
２ｂの出力（Ａ＞Ｂ）とbuf ０〜buf ３の出力レベルと
によって異なり、各々の“Ｈ”レベルをＶｈ、“Ｌ”レ
ベルをＶｌとし、ＤSET4をＬＳＢ、ＤSET7をＭＳＢとし
たＤSEThで表すと、Ａ＞Ｂ＝Ｌの時、Ｖpwm ＝（Ｖｈ−
Ｖｌ）×ＤSETh／１６＋ＶｌＡ＞Ｂ＝Ｈの時、Ｖpwm ＝
（Ｖｈ−Ｖｌ）×（ＤSETh＋１）／１６＋Ｖｌとなり、
８bit の設定データＤSET の上位４bit でＬレベルを規
定し（振幅は一定）、下位４bit でパルス幅変調した図
７に示すような信号となる。
２ｂの出力（Ａ＞Ｂ）とbuf ０〜buf ３の出力レベルと
によって異なり、各々の“Ｈ”レベルをＶｈ、“Ｌ”レ
ベルをＶｌとし、ＤSET4をＬＳＢ、ＤSET7をＭＳＢとし
たＤSEThで表すと、Ａ＞Ｂ＝Ｌの時、Ｖpwm ＝（Ｖｈ−
Ｖｌ）×ＤSETh／１６＋ＶｌＡ＞Ｂ＝Ｈの時、Ｖpwm ＝
（Ｖｈ−Ｖｌ）×（ＤSETh＋１）／１６＋Ｖｌとなり、
８bit の設定データＤSET の上位４bit でＬレベルを規
定し（振幅は一定）、下位４bit でパルス幅変調した図
７に示すような信号となる。
【００３７】図８に設定データＤSET ４〜ＤSET ７のbi
t 値、Ａ＞ＢとＶpwm との関係を一覧として示してお
り、また、図９には、設定データＤSET ＝１３６である
場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号
波形をとして、また、設定データＤSET ＝７２である
場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号
波形をとして示している。このようなパルス信号Ｖpw
m は、抵抗Ｒ、コンデンサＣによるＲＣフィルターを通
してアナログ電圧Ｖdac として出力される。
t 値、Ａ＞ＢとＶpwm との関係を一覧として示してお
り、また、図９には、設定データＤSET ＝１３６である
場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号
波形をとして、また、設定データＤSET ＝７２である
場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号
波形をとして示している。このようなパルス信号Ｖpw
m は、抵抗Ｒ、コンデンサＣによるＲＣフィルターを通
してアナログ電圧Ｖdac として出力される。
【００３８】前述した本発明の第２の実施形態によるＤ
Ａ変換器によれば、従来技術の場合に比較して、Ｈレベ
ル又はＬレベルの間の時間が約１／１６となり、Ｈレベ
ルとＬレベルとの差も１／１６となるが、許容電圧変化
は変わらないため、必要なＲＣフィルターの時定数を
（１／１６）×（１／１６）＝１／２５６と小さなもの
とすることができる。
Ａ変換器によれば、従来技術の場合に比較して、Ｈレベ
ル又はＬレベルの間の時間が約１／１６となり、Ｈレベ
ルとＬレベルとの差も１／１６となるが、許容電圧変化
は変わらないため、必要なＲＣフィルターの時定数を
（１／１６）×（１／１６）＝１／２５６と小さなもの
とすることができる。
【００３９】前述した本発明の第２の実施形態は、Ｍを
１６として説明したが、他の値でも可能である。但し、
Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビッ
ト数）の方が構成が非常に簡単になる。また、例として
示したＭ＝１６や３２程度までであれば、アナログ要素
としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩ
Ｃに集積することが容易である。なお、この実施形態
は、アナログ要素としてのＲ−２Ｒラダー抵抗をＩＣ内
に集積化することなく、外付けとして構成することもで
きる。
１６として説明したが、他の値でも可能である。但し、
Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビッ
ト数）の方が構成が非常に簡単になる。また、例として
示したＭ＝１６や３２程度までであれば、アナログ要素
としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩ
Ｃに集積することが容易である。なお、この実施形態
は、アナログ要素としてのＲ−２Ｒラダー抵抗をＩＣ内
に集積化することなく、外付けとして構成することもで
きる。
【００４０】＜第３の実施形態＞図１０は本発明の第３
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１１は本発明の第２の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図１２はＭＰＸ０〜Ｍ
ＰＸ３の各出力、Ａ＞ＢとＶpwm との関係を説明する
図、図１３はＤＡ変換器の出力パルス信号の波形を示す
図である。図１０、図１１において、９ａは端数処理定
部、１１ｃはリングカウンタ（ＣＵＮＴ）、１２ｃはマ
グネチュードコンパレータ（ＣＯＭＰ）、１８はレベル
規定部であり、他の符号は図１の場合と同一である。
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１１は本発明の第２の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図１２はＭＰＸ０〜Ｍ
ＰＸ３の各出力、Ａ＞ＢとＶpwm との関係を説明する
図、図１３はＤＡ変換器の出力パルス信号の波形を示す
図である。図１０、図１１において、９ａは端数処理定
部、１１ｃはリングカウンタ（ＣＵＮＴ）、１２ｃはマ
グネチュードコンパレータ（ＣＯＭＰ）、１８はレベル
規定部であり、他の符号は図１の場合と同一である。
【００４１】図１０に示す本発明の第３の実施形態によ
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期
信号とを生成するＰwm信号発生部８と、メインクロック
ＭＣＬＫと設定データＤSETの下位側ビットが印加さ
れ、多ビットＰwm信号を生成する端数処理部９と、レベ
ル規定部１８と、平滑部１０とにより構成されている。
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期
信号とを生成するＰwm信号発生部８と、メインクロック
ＭＣＬＫと設定データＤSETの下位側ビットが印加さ
れ、多ビットＰwm信号を生成する端数処理部９と、レベ
ル規定部１８と、平滑部１０とにより構成されている。
【００４２】前述したＤＡ変換器の詳細な構成を示す図
１１において、４bit のカウンタ（ＣＵＮＴ）と４bit
のマグネチュードコンパレータ（ＣＯＭＰ）と図１０で
のＰＷＭ信号発生部８を構成し、ＭＰＸ０〜ＭＰＸ３が
図１０での端数処理部９ａを構成し、抵抗Ｒ１〜Ｒ８が
図１０でのレベル規定部１８を構成し、抵抗Ｒと容量Ｃ
とが平滑部１０を構成している。
１１において、４bit のカウンタ（ＣＵＮＴ）と４bit
のマグネチュードコンパレータ（ＣＯＭＰ）と図１０で
のＰＷＭ信号発生部８を構成し、ＭＰＸ０〜ＭＰＸ３が
図１０での端数処理部９ａを構成し、抵抗Ｒ１〜Ｒ８が
図１０でのレベル規定部１８を構成し、抵抗Ｒと容量Ｃ
とが平滑部１０を構成している。
【００４３】次に、図１１を参照して、その動作につい
て説明する。ここで説明する本発明の第３の実施形態
は、ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルと
して１６のレベルの場合を示す。
て説明する。ここで説明する本発明の第３の実施形態
は、ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルと
して１６のレベルの場合を示す。
【００４４】図に示すように、マスタクロックＭＣＬＫ
をカウントする４bit のカウンタ（ＣＵＮＴ）１１ｃの
出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベルを
出力する（Ａ＞Ｂ）４bit のマグネチュードコンパレー
タ（ＣＯＭＰ）１２ｃのＢ入力（Ｂ０〜Ｂ３）に印加さ
れ、ＣＯＭＰ１２ｃのもう一方の入力Ａ（Ａ０〜Ａ３）
には、設定データＤSET の上位４bit ＤSET4〜ＤSET7が
接続されている。また、設定データDSET の下位４bit
ＤSET0〜ＤSET3は、マルチプレクサＭＰＸ０〜ＭＰＸ３
のそれぞれに接続されている。ＭＰＸ０〜ＭＰＸ３の出
力は、端子ＳＥＬに接続されたＣＵＮＴ１１ｃのＣＯ出
力（Ｑ０〜Ｑ３の全てが“Ｈ”のとき“Ｈ”となる）に
より、ＣＯ＝Ｌのとき、Ａ＞Ｂが選択出力され、ＣＯ＝
Ｈのとき、ＤSET0〜ＤSET3のそれぞれが選択出力された
ものとなる。ＣＯＭＰ１２ｃの出力（Ａ＞Ｂ）とＭＰＸ
０〜ＭＰＸ３の出力とは、Ｒ１〜Ｒ８からなるＲ−２Ｒ
ラダーに接続されている。
をカウントする４bit のカウンタ（ＣＵＮＴ）１１ｃの
出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベルを
出力する（Ａ＞Ｂ）４bit のマグネチュードコンパレー
タ（ＣＯＭＰ）１２ｃのＢ入力（Ｂ０〜Ｂ３）に印加さ
れ、ＣＯＭＰ１２ｃのもう一方の入力Ａ（Ａ０〜Ａ３）
には、設定データＤSET の上位４bit ＤSET4〜ＤSET7が
接続されている。また、設定データDSET の下位４bit
ＤSET0〜ＤSET3は、マルチプレクサＭＰＸ０〜ＭＰＸ３
のそれぞれに接続されている。ＭＰＸ０〜ＭＰＸ３の出
力は、端子ＳＥＬに接続されたＣＵＮＴ１１ｃのＣＯ出
力（Ｑ０〜Ｑ３の全てが“Ｈ”のとき“Ｈ”となる）に
より、ＣＯ＝Ｌのとき、Ａ＞Ｂが選択出力され、ＣＯ＝
Ｈのとき、ＤSET0〜ＤSET3のそれぞれが選択出力された
ものとなる。ＣＯＭＰ１２ｃの出力（Ａ＞Ｂ）とＭＰＸ
０〜ＭＰＸ３の出力とは、Ｒ１〜Ｒ８からなるＲ−２Ｒ
ラダーに接続されている。
【００４５】Ｒ−２Ｒラダーの出力Ｖpwm は、Ａ＞Ｂと
ＭＰＸ０〜ＭＰＸ３の出力レベルによって異なり、それ
ぞれの“Ｈ”レベルをＶｈ、“Ｌ”レベルをＶｌとし、
ＭＰＸ０の出力をＬＳＢ、ＭＰＸ３の出力をＭＳＢとし
たＭＰＸで表すと、 ＣＯ＝Ｌの場合、 Ａ＞Ｂ＝Ｌの時、 Ｖpwm＝Ｖｌ Ａ＞Ｂ＝Ｈの時、 Ｖpwm＝Ｖｈ ＣＯ＝Ｈの場合、 Ａ＞Ｂ＝Ｌの時、 Ｖpwm＝(Ｖｈ−Ｖｌ)×ＭＰＸ／１６＋Ｖｌ Ａ＞Ｂ＝Ｈの時、 Ｖpwm＝(Ｖｈ−Ｖｌ)×(ＭＰＸ＋１)／１６＋Ｖｌ となり、設定データＤSET の上位４bit でＨレベルの幅
が規定されたＶｌ−Ｖｈ振幅の信号と、pwm 周期の最後
の単位パルス幅で設定データＤSET の下位４bitでＨレ
ベルが規定された信号となる。
ＭＰＸ０〜ＭＰＸ３の出力レベルによって異なり、それ
ぞれの“Ｈ”レベルをＶｈ、“Ｌ”レベルをＶｌとし、
ＭＰＸ０の出力をＬＳＢ、ＭＰＸ３の出力をＭＳＢとし
たＭＰＸで表すと、 ＣＯ＝Ｌの場合、 Ａ＞Ｂ＝Ｌの時、 Ｖpwm＝Ｖｌ Ａ＞Ｂ＝Ｈの時、 Ｖpwm＝Ｖｈ ＣＯ＝Ｈの場合、 Ａ＞Ｂ＝Ｌの時、 Ｖpwm＝(Ｖｈ−Ｖｌ)×ＭＰＸ／１６＋Ｖｌ Ａ＞Ｂ＝Ｈの時、 Ｖpwm＝(Ｖｈ−Ｖｌ)×(ＭＰＸ＋１)／１６＋Ｖｌ となり、設定データＤSET の上位４bit でＨレベルの幅
が規定されたＶｌ−Ｖｈ振幅の信号と、pwm 周期の最後
の単位パルス幅で設定データＤSET の下位４bitでＨレ
ベルが規定された信号となる。
【００４６】図１２にＭＰＸ０〜ＭＰＸ３の出力、Ａ＞
ＢとＶpwm との関係を一覧として示しており、また、図
１３には、設定データＤSET ＝１３６である場合のパル
ス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖri
p の各信号波形をとして、また、設定データＤSET ＝
６８である場合のパルス信号Ｖpwm 、アナログ電圧Ｖda
c 、リップル電圧Ｖrip の各信号波形をとして示して
いる。このようなパルス信号Ｖpwm は、抵抗Ｒ、コンデ
ンサＣによるＲＣフィルターを通してアナログ電圧Ｖda
c として出力される。
ＢとＶpwm との関係を一覧として示しており、また、図
１３には、設定データＤSET ＝１３６である場合のパル
ス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖri
p の各信号波形をとして、また、設定データＤSET ＝
６８である場合のパルス信号Ｖpwm 、アナログ電圧Ｖda
c 、リップル電圧Ｖrip の各信号波形をとして示して
いる。このようなパルス信号Ｖpwm は、抵抗Ｒ、コンデ
ンサＣによるＲＣフィルターを通してアナログ電圧Ｖda
c として出力される。
【００４７】前述した本発明の第２の実施形態によるＤ
Ａ変換器によれば、従来技術の場合と比較して、Ｈレベ
ル又はＬレベルの間の時間が約１／１６となるが、許容
電圧変化が変わらないため、必要なＲＣフィルターの時
定数を約１／１６とすることができる。
Ａ変換器によれば、従来技術の場合と比較して、Ｈレベ
ル又はＬレベルの間の時間が約１／１６となるが、許容
電圧変化が変わらないため、必要なＲＣフィルターの時
定数を約１／１６とすることができる。
【００４８】前述した本発明の第３の実施形態は、Ｍを
１６として説明したが、他の値でも可能である。但し、
Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビッ
ト数）の方が構成が非常に簡単になる。また、例として
示したＭ＝１６や３２程度までであれば、アナログ要素
としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩ
Ｃに集積することが容易である。
１６として説明したが、他の値でも可能である。但し、
Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビッ
ト数）の方が構成が非常に簡単になる。また、例として
示したＭ＝１６や３２程度までであれば、アナログ要素
としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩ
Ｃに集積することが容易である。
【００４９】＜第４の実施形態＞図１４は本発明の第４
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１５は本発明の第４の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図１６は図１に示すＤ
Ａ変換器の出力パルス信号の波形を示す図、図１７はＤ
Ａ変換器の出力パルス信号のより詳細な波形を示す図で
ある。図１４、図１５において、８ｂはＰwm信号発生
部、１１ｄはリングカウンタ（ＣＵＮＴ）、１２ｄはマ
グネチュードコンパレータ（ＣＯＭＰ）であり、他の符
号は図１、図５の場合と同一である。
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１５は本発明の第４の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図１６は図１に示すＤ
Ａ変換器の出力パルス信号の波形を示す図、図１７はＤ
Ａ変換器の出力パルス信号のより詳細な波形を示す図で
ある。図１４、図１５において、８ｂはＰwm信号発生
部、１１ｄはリングカウンタ（ＣＵＮＴ）、１２ｄはマ
グネチュードコンパレータ（ＣＯＭＰ）であり、他の符
号は図１、図５の場合と同一である。
【００５０】図１４に示す本発明の第４の実施形態によ
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の中間のbit が印加され、Ｐwm信号とＰwm周期信
号とを生成するＰwm信号発生部８ａと、メインクロック
ＭＣＬＫと設定データＤSETの下位側のbit が印加さ
れ、かつ、Ｐwm信号発生部８ａからのＰwm信号とＰwm周
期信号とを受けて端数処理を行い分割Ｐwm信号を生成す
る端数処理部９と、この分割Ｐwm信号を受けて振幅規定
を行う振幅規定部１５と、設定データＤSET の上位側の
bit が印加され、Ｌowレベルを規定してＬow電圧を出力
するＬowレベル規定部１６と、振幅規定部１５からの電
圧とＬowレベル規定部１６からのＬow電圧とを合成する
電圧合成部１７と、平滑部１０とにより構成される。
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の中間のbit が印加され、Ｐwm信号とＰwm周期信
号とを生成するＰwm信号発生部８ａと、メインクロック
ＭＣＬＫと設定データＤSETの下位側のbit が印加さ
れ、かつ、Ｐwm信号発生部８ａからのＰwm信号とＰwm周
期信号とを受けて端数処理を行い分割Ｐwm信号を生成す
る端数処理部９と、この分割Ｐwm信号を受けて振幅規定
を行う振幅規定部１５と、設定データＤSET の上位側の
bit が印加され、Ｌowレベルを規定してＬow電圧を出力
するＬowレベル規定部１６と、振幅規定部１５からの電
圧とＬowレベル規定部１６からのＬow電圧とを合成する
電圧合成部１７と、平滑部１０とにより構成される。
【００５１】前述したＤＡ変換器の詳細な構成を示す図
１５において、４ビットのカウンタ（ＣＵＮＴ）１１ｄ
の下位２bit と２bit マグネチュードコンパレータ（Ｃ
ＯＭＰ）１２ｄとが図１４でのＰwm信号発生部８ｂを構
成し、ＣＵＮＴ１１ｄの上位２bit とＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１及びＣＯＭＰ１２ｄの
Ａ≧Ｂ出力と、ＳＥＬ１３とが図１４での端数処理部９
を構成し、さらに、buf ０〜buf ３とＲ１〜Ｒ８とが図
１４でのＬレベル規定部１６、振幅規定部１５、電圧合
成部１７を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構
成している。
１５において、４ビットのカウンタ（ＣＵＮＴ）１１ｄ
の下位２bit と２bit マグネチュードコンパレータ（Ｃ
ＯＭＰ）１２ｄとが図１４でのＰwm信号発生部８ｂを構
成し、ＣＵＮＴ１１ｄの上位２bit とＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１及びＣＯＭＰ１２ｄの
Ａ≧Ｂ出力と、ＳＥＬ１３とが図１４での端数処理部９
を構成し、さらに、buf ０〜buf ３とＲ１〜Ｒ８とが図
１４でのＬレベル規定部１６、振幅規定部１５、電圧合
成部１７を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構
成している。
【００５２】次に、図１５を参照して、その動作につい
て説明する。ここで説明する本発明の第４の実施形態
は、８bit の設定データＤSET の上位４bit をＬレベル
規定に使用し、Ｐwm周期を４分割している例であり、前
述で説明した本発明の第１の実施形態と第２の実施形態
とを組み合わせた構成である。。
て説明する。ここで説明する本発明の第４の実施形態
は、８bit の設定データＤSET の上位４bit をＬレベル
規定に使用し、Ｐwm周期を４分割している例であり、前
述で説明した本発明の第１の実施形態と第２の実施形態
とを組み合わせた構成である。。
【００５３】図に示すように、マスタクロックＭＣＬＫ
をカウントする４bit のカウンタ（ＣＵＮＴ）１１ｄの
出力（Ｑ０〜Ｑ３）の下位２bit は、２bit のマグネチ
ュードコンパレータ（ＣＯＭＰ）１２ｄのＢ入力（Ｂ０
〜Ｂ１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択
信号発生部に接続されている。また、設定データＤSET
は、その上位４bit がbuf ０〜buf ３を通してＲ−２Ｒ
ラダーに印加され、中間の２bit のＤSET3〜ＤSET2がＣ
ＯＭＰ１２ｄのもう一方の入力Ａ（Ａ０〜Ａ１）に入力
され、下位２bit のＤSET1、ＤSET0がセレクタ選択信号
発生部に接続されている。ＣＯＭＰ１２ｄは、ＡがＢよ
り大きいときに“Ｈ”を出力するＡ＞Ｂ端子とＡがＢ以
上のとき“Ｈ”を出力するＡ≧Ｂ端子とを有し、それぞ
れセレクター（ＳＥＬ）１３のＢ入力とＡ入力とに接続
されている。ＳＥＬ１３の選択信号入力端子ＳＥＬＡに
は、選択信号発生部からの出力が印加され、ＳＥＬ１３
は、ＳＥＬＡがＨのときにＡ入力の信号を選択して出力
する。ＳＥＬ１３の出力は、抵抗Ｒ１を通してＲ−２Ｒ
ラダーの下位ビット側（Ｒ２側）に印加されている。Ｒ
−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデンサＣに
よるＲＣフィルターに接続されアナログ電圧Ｖdac とし
て出力される。
をカウントする４bit のカウンタ（ＣＵＮＴ）１１ｄの
出力（Ｑ０〜Ｑ３）の下位２bit は、２bit のマグネチ
ュードコンパレータ（ＣＯＭＰ）１２ｄのＢ入力（Ｂ０
〜Ｂ１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択
信号発生部に接続されている。また、設定データＤSET
は、その上位４bit がbuf ０〜buf ３を通してＲ−２Ｒ
ラダーに印加され、中間の２bit のＤSET3〜ＤSET2がＣ
ＯＭＰ１２ｄのもう一方の入力Ａ（Ａ０〜Ａ１）に入力
され、下位２bit のＤSET1、ＤSET0がセレクタ選択信号
発生部に接続されている。ＣＯＭＰ１２ｄは、ＡがＢよ
り大きいときに“Ｈ”を出力するＡ＞Ｂ端子とＡがＢ以
上のとき“Ｈ”を出力するＡ≧Ｂ端子とを有し、それぞ
れセレクター（ＳＥＬ）１３のＢ入力とＡ入力とに接続
されている。ＳＥＬ１３の選択信号入力端子ＳＥＬＡに
は、選択信号発生部からの出力が印加され、ＳＥＬ１３
は、ＳＥＬＡがＨのときにＡ入力の信号を選択して出力
する。ＳＥＬ１３の出力は、抵抗Ｒ１を通してＲ−２Ｒ
ラダーの下位ビット側（Ｒ２側）に印加されている。Ｒ
−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデンサＣに
よるＲＣフィルターに接続されアナログ電圧Ｖdac とし
て出力される。
【００５４】前述した本発明の第４の実施形態によるＤ
Ｃ変換器の出力であるＶpwm の波形を図１６に示してお
り、また、図１７には、設定データＤSET ＝１３６であ
る場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リッ
プル電圧Ｖrip の各信号波形をとして、また、設定デ
ータＤSET ＝７２である場合のパルス信号Ｖpwm 、アナ
ログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を
として示している。
Ｃ変換器の出力であるＶpwm の波形を図１６に示してお
り、また、図１７には、設定データＤSET ＝１３６であ
る場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リッ
プル電圧Ｖrip の各信号波形をとして、また、設定デ
ータＤSET ＝７２である場合のパルス信号Ｖpwm 、アナ
ログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を
として示している。
【００５５】前述した本発明の第４の実施形態は、ＰWM
周期としてが、Ｔ＝２５６／１６×Ｔmclk＝１６×Ｔmc
lkで、さらに、Ｔ１〜Ｔ４が、１６／４×Ｔmclk＝４×
Ｔmclkであり、従来技術と比較するとＨレベル、Ｌレベ
ルの保持時間を１／６４とすることができる。また、電
圧レベルとしては、従来技術の１／１６となり、Ｈレベ
ル、Ｌレベルの間の許容電圧変化は変化しないので、Ｒ
Ｃフィルターに必要な時定数を（１／６４）×（１／１
６）＝１／１０２４とすることができる。
周期としてが、Ｔ＝２５６／１６×Ｔmclk＝１６×Ｔmc
lkで、さらに、Ｔ１〜Ｔ４が、１６／４×Ｔmclk＝４×
Ｔmclkであり、従来技術と比較するとＨレベル、Ｌレベ
ルの保持時間を１／６４とすることができる。また、電
圧レベルとしては、従来技術の１／１６となり、Ｈレベ
ル、Ｌレベルの間の許容電圧変化は変化しないので、Ｒ
Ｃフィルターに必要な時定数を（１／６４）×（１／１
６）＝１／１０２４とすることができる。
【００５６】＜第５の実施形態＞図１８は本発明の第５
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１９は本発明の第４の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図２０は図１８に示す
ＤＡ変換器の出力パルス信号の波形を示す図である。図
１８、図１９において、９ｂは端数処理部Ａ、９ｃは端
数処理部Ｂ、１１ｅはリングカウンタ（ＣＵＮＴ）、１
２ｅはマグネチュードコンパレータ（ＣＯＭＰ）であ
り、他の符号は図１、図１０の場合と同一である。
の実施形態によるＤＡ変換器の構成を示すブロック図、
図１９は本発明の第４の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図、図２０は図１８に示す
ＤＡ変換器の出力パルス信号の波形を示す図である。図
１８、図１９において、９ｂは端数処理部Ａ、９ｃは端
数処理部Ｂ、１１ｅはリングカウンタ（ＣＵＮＴ）、１
２ｅはマグネチュードコンパレータ（ＣＯＭＰ）であ
り、他の符号は図１、図１０の場合と同一である。
【００５７】図１８に示す本発明の第５の実施形態によ
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期
信号とを生成するＰwm信号発生部８と、メインクロック
ＭＣＬＫと設定データＤSETの中間ビットが印加され、
Ｐwm信号発生部８からのＰwm信号とＰwm周期信号とを受
けて分割Ｐwm信号とＰwm周期信号とを生成する端数処理
部Ａ９ｂと、メインクロックＭＣＬＫと設定データＤSE
T の下位側ビットが印加され、端数処理部Ａ９ｂからの
分割Ｐwm信号とＰwm周期信号とを受けて多ビットＰwm信
号を生成する端数処理部Ｂ９ｃと、レベル規定部１８
と、平滑部１０とにより構成されている。
るＤＡ変換器は、メインクロックＭＣＬＫと設定データ
ＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期
信号とを生成するＰwm信号発生部８と、メインクロック
ＭＣＬＫと設定データＤSETの中間ビットが印加され、
Ｐwm信号発生部８からのＰwm信号とＰwm周期信号とを受
けて分割Ｐwm信号とＰwm周期信号とを生成する端数処理
部Ａ９ｂと、メインクロックＭＣＬＫと設定データＤSE
T の下位側ビットが印加され、端数処理部Ａ９ｂからの
分割Ｐwm信号とＰwm周期信号とを受けて多ビットＰwm信
号を生成する端数処理部Ｂ９ｃと、レベル規定部１８
と、平滑部１０とにより構成されている。
【００５８】前述したＤＡ変換器の詳細な構成を示す図
１９において、４ビットカウンタ（ＣＵＮＴ）１１ｅの
下位２bit と２bit マグネチュードコンパレータ（ＣＯ
ＭＰ）１２ｅとが図１８でのＰwm信号発生部８を構成
し、ＣＵＮＴ１１ｅの上位２bit とＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１、ＣＯＭＰ１２ｅのＡ
≧Ｂ出力、及び、ＳＥＬ１３とが図１８での端数処理部
Ａ９ｂを構成し、ＭＰＸ０〜ＭＰＸ３が図１８での端数
処理部Ｂ９ｃを構成し、さらに、抵抗Ｒ１〜Ｒ８が図１
８のレベル規定部を構成し、抵抗Ｒと容量Ｃとが平滑部
を構成している。
１９において、４ビットカウンタ（ＣＵＮＴ）１１ｅの
下位２bit と２bit マグネチュードコンパレータ（ＣＯ
ＭＰ）１２ｅとが図１８でのＰwm信号発生部８を構成
し、ＣＵＮＴ１１ｅの上位２bit とＩＮＶ１、ＩＮＶ
２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１、ＣＯＭＰ１２ｅのＡ
≧Ｂ出力、及び、ＳＥＬ１３とが図１８での端数処理部
Ａ９ｂを構成し、ＭＰＸ０〜ＭＰＸ３が図１８での端数
処理部Ｂ９ｃを構成し、さらに、抵抗Ｒ１〜Ｒ８が図１
８のレベル規定部を構成し、抵抗Ｒと容量Ｃとが平滑部
を構成している。
【００５９】次に、図１５を参照して、その動作につい
て説明する。ここで説明する本発明の第５の実施形態
は、８bit の設定データＤSET の上位４bit でＰwm周期
を４分割し、下位４bit に応じたＨレベルの単位パルス
幅をＰwm信号に追加するようにしたものであり、前述で
説明した本発明の第１の実施形態と第３の実施形態とを
組み合わせた構成である。
て説明する。ここで説明する本発明の第５の実施形態
は、８bit の設定データＤSET の上位４bit でＰwm周期
を４分割し、下位４bit に応じたＨレベルの単位パルス
幅をＰwm信号に追加するようにしたものであり、前述で
説明した本発明の第１の実施形態と第３の実施形態とを
組み合わせた構成である。
【００６０】図に示すように、マスタクロックＭＣＬＫ
をカウントする４bit のカウンタ（ＣＵＮＴ）の出力
（Ｑ０〜Ｑ３）の下位２bit は、２bit マグネチュード
コンパレータ１２ｅ（ＣＯＭＰ）のＢ入力（Ｂ０〜Ｂ
１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ２、
ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択信号
発生部に印加されている。また、設定データＤSET は、
下位４bit がＭＰＸ０〜ＭＰＸ３のＢ入力に、上位２bi
t ＤSET6〜ＤSET7がＣＯＭＰ１２ｅのもう一方の入力Ａ
（Ａ０〜Ａ１）に入力され、中間の２bit ＤSET4、ＤSE
T5がセレクタ選択信号発生部に入力されている。ＣＯＭ
Ｐ１２ａの出力は、ＡがＢより大きいときに“Ｈ”を出
力するＡ＞Ｂ端子と、ＡがＢ以上のときに“Ｈ”を出力
するＡ≧Ｂ端子とがあり、それぞれセレクター（ＳＥ
Ｌ）１３のＢ入力、Ａ入力に接続されている。ＳＥＬ１
３の選択信号入力端子（ＳＥＬＡ）には、選択信号発生
部からの出力が印加され、入力端子ＳＥＬＡにＨが入力
されたときＡ入力が選択されて出力される。ＳＥＬ１３
の出力は、抵抗Ｒ１を通してＲ−２Ｒラダーの下位ビッ
ト側（Ｒ２側）に接続されると共に、ＭＰＸ０〜ＭＰＸ
３のＡ入力に接続される。ＭＰＸ０〜ＭＰＸ３のＳＥＬ
端子には、ＣＵＮＴ１１ｅのＣＯ出力（Ｑ０〜Ｑ３が全
て“Ｈ”のとき“Ｈ”となる）が接続され、Ｂ入力端子
には設定データの下位４bit の各bit が入力され、ＭＰ
Ｘ０〜ＭＰＸ３の出力は、Ｒ−２Ｒラダーに接続され
る。Ｒ−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデン
サＣによるＲＣフィルターに接続されアナログ電圧Ｖda
c として出力される。
をカウントする４bit のカウンタ（ＣＵＮＴ）の出力
（Ｑ０〜Ｑ３）の下位２bit は、２bit マグネチュード
コンパレータ１２ｅ（ＣＯＭＰ）のＢ入力（Ｂ０〜Ｂ
１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ２、
ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択信号
発生部に印加されている。また、設定データＤSET は、
下位４bit がＭＰＸ０〜ＭＰＸ３のＢ入力に、上位２bi
t ＤSET6〜ＤSET7がＣＯＭＰ１２ｅのもう一方の入力Ａ
（Ａ０〜Ａ１）に入力され、中間の２bit ＤSET4、ＤSE
T5がセレクタ選択信号発生部に入力されている。ＣＯＭ
Ｐ１２ａの出力は、ＡがＢより大きいときに“Ｈ”を出
力するＡ＞Ｂ端子と、ＡがＢ以上のときに“Ｈ”を出力
するＡ≧Ｂ端子とがあり、それぞれセレクター（ＳＥ
Ｌ）１３のＢ入力、Ａ入力に接続されている。ＳＥＬ１
３の選択信号入力端子（ＳＥＬＡ）には、選択信号発生
部からの出力が印加され、入力端子ＳＥＬＡにＨが入力
されたときＡ入力が選択されて出力される。ＳＥＬ１３
の出力は、抵抗Ｒ１を通してＲ−２Ｒラダーの下位ビッ
ト側（Ｒ２側）に接続されると共に、ＭＰＸ０〜ＭＰＸ
３のＡ入力に接続される。ＭＰＸ０〜ＭＰＸ３のＳＥＬ
端子には、ＣＵＮＴ１１ｅのＣＯ出力（Ｑ０〜Ｑ３が全
て“Ｈ”のとき“Ｈ”となる）が接続され、Ｂ入力端子
には設定データの下位４bit の各bit が入力され、ＭＰ
Ｘ０〜ＭＰＸ３の出力は、Ｒ−２Ｒラダーに接続され
る。Ｒ−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデン
サＣによるＲＣフィルターに接続されアナログ電圧Ｖda
c として出力される。
【００６１】前述した本発明の第５の実施形態によるＤ
Ｃ変換器の出力であるＶpwm の波形を図２０に示してお
り、ここでは、設定データＤSET ＝１３６である場合の
パルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧
Ｖrip の各信号波形をとして、また、設定データＤSE
T ＝６８である場合のパルス信号Ｖpwm 、アナログ電圧
Ｖdac 、リップル電圧Ｖrip の各信号波形をとして示
している。
Ｃ変換器の出力であるＶpwm の波形を図２０に示してお
り、ここでは、設定データＤSET ＝１３６である場合の
パルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧
Ｖrip の各信号波形をとして、また、設定データＤSE
T ＝６８である場合のパルス信号Ｖpwm 、アナログ電圧
Ｖdac 、リップル電圧Ｖrip の各信号波形をとして示
している。
【００６２】前述した本発明の第５の実施形態は、ＰWM
周期がＴ＝２５６／１６×Ｔmclk＝１６×Ｔmclkで、Ｔ
１〜Ｔ４が１６／４×Ｔmclk＝４×Ｔmclkであり、従来
技術と比較するとＨレベル、Ｌレベルの保持時間を１／
６４とすることができ、このため、ＲＣフィルターに必
要な時定数を１／６４とすることができる。
周期がＴ＝２５６／１６×Ｔmclk＝１６×Ｔmclkで、Ｔ
１〜Ｔ４が１６／４×Ｔmclk＝４×Ｔmclkであり、従来
技術と比較するとＨレベル、Ｌレベルの保持時間を１／
６４とすることができ、このため、ＲＣフィルターに必
要な時定数を１／６４とすることができる。
【００６３】前述した本発明の第１〜第４の実施形態に
よれば、ローパスフィルタに要求される時定数を大幅に
減らすことができるのでＤＡ変換器の応答時間を短くす
ることができる。また、本発明の第２〜第５の実施形態
は、アナログ要素として４bit 〜６bit 程度のＲ−２Ｒ
ラダーを含むが、この程度であれば、デジタルＩＣでも
容易に実現することができるので、容易にデジタルＩＣ
に集積化することができる。
よれば、ローパスフィルタに要求される時定数を大幅に
減らすことができるのでＤＡ変換器の応答時間を短くす
ることができる。また、本発明の第２〜第５の実施形態
は、アナログ要素として４bit 〜６bit 程度のＲ−２Ｒ
ラダーを含むが、この程度であれば、デジタルＩＣでも
容易に実現することができるので、容易にデジタルＩＣ
に集積化することができる。
【００６４】図２１は従来技術に対する本発明の第１〜
第５の実施形態の効果を説明する図である。図示例は、
ＤＡ変換器の分解能を８bit 、マスタクロックを１０Ｍ
Hz、ローパスフィルタの時定数を従来技術でのリップル
電圧が１／２ＬＳＢとなる時定数（３２２７μｓ）を基
準とし、さらに、論理レベルＶｈ＝５Ｖ、Ｖｌ＝０Ｖと
して、リップル電圧（ＬＳＢ）、リップル電圧低減率、
応答速度（μｓ）、応答速度改善率を示している。な
お、リップル電圧低減率は、同一ローパスフィルタでの
リップル電圧の割合であり、応答速度改善率は、同一リ
ップル電圧でのフルスケール変化（誤差１／２ＬＳＢ）
の応答速度の割合である。
第５の実施形態の効果を説明する図である。図示例は、
ＤＡ変換器の分解能を８bit 、マスタクロックを１０Ｍ
Hz、ローパスフィルタの時定数を従来技術でのリップル
電圧が１／２ＬＳＢとなる時定数（３２２７μｓ）を基
準とし、さらに、論理レベルＶｈ＝５Ｖ、Ｖｌ＝０Ｖと
して、リップル電圧（ＬＳＢ）、リップル電圧低減率、
応答速度（μｓ）、応答速度改善率を示している。な
お、リップル電圧低減率は、同一ローパスフィルタでの
リップル電圧の割合であり、応答速度改善率は、同一リ
ップル電圧でのフルスケール変化（誤差１／２ＬＳＢ）
の応答速度の割合である。
【００６５】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＷＭ型ＤＡ変換器のローパスフィルタに要求される時定
数を大幅に減らすことができるので応答時間を短くする
ことができる。また、本発明によれば、アナログ要素と
して含まれる４bit 〜６bit 程度のＲ−２Ｒラダーは容
易にデジタルＩＣでも実現できるので、デジタルＩＣに
集積化することが容易となる。
ＷＭ型ＤＡ変換器のローパスフィルタに要求される時定
数を大幅に減らすことができるので応答時間を短くする
ことができる。また、本発明によれば、アナログ要素と
して含まれる４bit 〜６bit 程度のＲ−２Ｒラダーは容
易にデジタルＩＣでも実現できるので、デジタルＩＣに
集積化することが容易となる。
【図１】本発明の第１の実施形態によるＤＡ変換器の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第１の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図である。
り詳細な構成を示すブロック図である。
【図３】図１に示すＤＡ変換器の出力パルス信号の波形
を示す図である。
を示す図である。
【図４】ＤＡ変換器の出力パルス信号のより詳細な波形
を示す図である。
を示す図である。
【図５】本発明の第２の実施形態によるＤＡ変換器の構
成を示すブロック図である。
成を示すブロック図である。
【図６】本発明の第２の実施形態によるＤＡ変換器のよ
り詳細な構成を示すブロック図である。
り詳細な構成を示すブロック図である。
【図７】図１に示すＤＡ変換器の出力パルス信号の波形
を示す図である。
を示す図である。
【図８】設定データＤSET ４〜７のbit 、Ａ＞ＢとＶpw
m との関係を説明する図である。
m との関係を説明する図である。
【図９】ＤＡ変換器の出力パルス信号のより詳細な波形
を示す図である。
を示す図である。
【図１０】本発明の第３の実施形態によるＤＡ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】本発明の第２の実施形態によるＤＡ変換器の
より詳細な構成を示すブロック図である。
より詳細な構成を示すブロック図である。
【図１２】ＭＰＸ０〜ＭＰＸ３の各出力、Ａ＞ＢとＶpw
m との関係を説明する図である。
m との関係を説明する図である。
【図１３】ＤＡ変換器の出力パルス信号の波形を示す図
である。
である。
【図１４】本発明の第４の実施形態によるＤＡ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図１５】本発明の第４の実施形態によるＤＡ変換器の
より詳細な構成を示すブロック図である。
より詳細な構成を示すブロック図である。
【図１６】図１に示すＤＡ変換器の出力パルス信号の波
形を示す図である。
形を示す図である。
【図１７】ＤＡ変換器の出力パルス信号のより詳細な波
形を示す図である。
形を示す図である。
【図１８】本発明の第５の実施形態によるＤＡ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図１９】本発明の第４の実施形態によるＤＡ変換器の
より詳細な構成を示すブロック図である。
より詳細な構成を示すブロック図である。
【図２０】図６−１に示すＤＡ変換器の出力パルス信号
の波形を示す図である。
の波形を示す図である。
【図２１】従来技術に対する本発明の第１〜第５の実施
形態の効果を説明する図である。
形態の効果を説明する図である。
【図２２】従来技術によるＤＡ変換器（ＤＡＣ）の構成
を示すブロック図である。
を示すブロック図である。
【図２３】従来技術によるＤＡ変換器から出力されるパ
ルス信号を示す図である。
ルス信号を示す図である。
８、８ａ、８ｂ Ｐwm信号発生部 ９、９ａ〜９ｃ 端数処理部 １０ 平滑部 １１、１１ａ〜１１ｅ リングカウンタ（ＣＵＮＴ） １２、１２ａ〜１２ｅ マグネチュードコンパレータ
（ＣＯＭＰ） １３ データセレクタ（ＳＥＬ） １５ 振幅規定部 １６ Ｌowレベル規定部 １７ 電圧合成部 １８ レベル規定部
（ＣＯＭＰ） １３ データセレクタ（ＳＥＬ） １５ 振幅規定部 １６ Ｌowレベル規定部 １７ 電圧合成部 １８ レベル規定部
Claims (10)
- 【請求項１】 設定データをアナログ電圧として出力す
るＤＡ変換器において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とが入力され、設定データの上位ｎｈビットのデータに
応じたパルス幅のＰＷＭ信号とＰＷＭ信号の周期を示す
ＰＷＭ周期信号とを発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及
び設定データの下位ｎｌビットのデータが入力され、各
ＰＷＭ周期に前記設定データの下位ｎｌビットのデータ
に応じたパルス幅を振り分けた分割ＰＷＭ信号を生成す
る端数処理部と、 端数処理部からの分割ＰＷＭ信号の平均電圧を求める平
滑部とを備えたことを特徴とするＤＡ変換器。 - 【請求項２】 設定データをアナログ電圧として出力す
るＤＡ変換器において、 ｎビットの設定データの下位ｎｌビットと基準クロック
とが入力され、設定データの下位ｎｌビットのデータに
応じたパルス幅のＰＷＭ信号を発生するＰＷＭ信号発生
部と、 ＰＷＭ信号発生部からのＰＷＭ信号の振幅を規定する振
幅規定部と、 設定データの上位ｎｈビットのデータが入力され、設定
データの上位ｎｈビットのデータに応じたＬレベルを規
定するＬレベル規定部と、 Ｌレベル規定部で規定したＬレベルと振幅規定部で振幅
が規定されたＰＷＭ信号とを重畳する電圧合成部と、 電圧合成部の出力の平均電圧を求める平滑部とを備えた
ことを特徴とするＤＡ変換器。 - 【請求項３】 設定データをアナログ電圧として出力す
るＤＡ変換器において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とが入力され、設定データの上位ｎｈビットのデータに
応じたパルス幅のＰＷＭ信号とＰＷＭ信号の周期を示す
ＰＷＭ周期信号とを発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及
び設定データの下位ｎｌビットのデータが入力され、設
定データの下位ｎｌビットの状態に応じてｎｌ＋１ビッ
トに拡張された多ビットＰＷＭ信号を出力する端数処理
部と、 端数処理部からの多ビットＰＷＭ信号の状態に応じてＨ
レベルを規定するレベル規定部と、 レベル規定部からのレベル規定されたＰＷＭ信号の平均
電圧を求める平滑部とを備えたことを特徴とするＤＡ変
換器。 - 【請求項４】 設定データをアナログ電圧として出力す
るＤＡ変換器において、 ｎビットの設定データの中間のｎｍビットと基準クロッ
クとが入力され、設定データの中間のｎｍビットのデー
タに応じたパルス幅のＰＷＭ信号とＰＷＭ信号の周期を
示すＰＷＭ周期信号とを発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及
び設定データの下位ｎｌビットのデータが入力され、各
ＰＷＭ周期に設定データの下位ｎｌビットのデータに応
じたパルス幅を振り分けた分割ＰＷＭ信号を生成する端
数処理部と、 端数処理部からの分割ＰＷＭ信号の振幅を規定する振幅
規定部と、 設定データの上位ｎｈビットのデータが入力され、設定
データの上位ｎｈビットのデータに応じたＬレベルを規
定するＬレベル規定部と、 Ｌレベル規定部で規定したＬレベルと振幅規定部で振幅
が規定されたＰＷＭ信号とを重畳する電圧合成部と、 電圧合成部の出力の平均電圧を求める平滑部とを備える
ことを特徴とするＤＡ変換器。 - 【請求項５】 設定データをアナログ電圧として出力す
るＤＡ変換器において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とが入力され、このｎｈビットのデータに応じた幅のＰ
ＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを
発生するＰＷＭ信号発生部と、 ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及
び設定データの中間のｎｍビットのデータが入力され、
各ＰＷＭ周期に設定データの中間のｎｍビットのデータ
に応じたパルス幅を振り分けた分割ＰＷＭ信号と分割Ｐ
ＷＭ信号の周期を示す分割ＰＷＭ周期信号とを生成する
第１の端数処理部と、 第１の端数処理部からの分割ＰＷＭ信号、分割ＰＷＭ周
期信号及び設定データの下位ｎｌビットのデータが入力
され、設定データの下位ｎｌビットの状態に応じてｎｌ
＋１ビットに拡張された多ビットＰＷＭ信号を出力する
第２の端数処理部と、 第２の端数処理部からの多ビットＰＷＭ信号の状態に応
じてＨレベルを規定するレベル規定部と、 レベル規定部からのレベル規定されたＰＷＭ信号の平均
電圧を求める平滑部とを備えることを特徴とするＤＡ変
換器。 - 【請求項６】 設定データをアナログ電圧として出力す
るＤＡ変換方法において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とにより、このｎｈビットのデータに応じた幅のＰＷＭ
信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生
し、 前記ＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位
ｎｌビットのデータにより、各ＰＷＭ周期に前記設定デ
ータの下位ｎｌビットのデータに応じたパルス幅を振り
分けた分割ＰＷＭ信号を生成し、 分割ＰＷＭ信号の平均電圧を求めて、アナログ電圧とし
て出力することを特徴とするＤＡ変換方法。 - 【請求項７】 設定データをアナログ電圧として出力す
るＤＡ変換方法において、 ｎビットの設定データの下位ｎｌビットと基準クロック
とにより、このｎｌビットのデータに応じた幅のＰＷＭ
信号を発生し、 このＰＷＭ信号の振幅を規定し 設定データの上位ｎｈビットのデータに応じたＬレベル
を規定し、 規定したＬレベルの信号と振幅が規定されたＰＷＭ信号
とを重畳し、 重畳された出力の平均電圧を求めて、アナログ電圧とし
て出力することを特徴とするＤＡ変換方法。 - 【請求項８】 設定データをアナログ電圧として出力す
るＤＡ変換方法において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とにより、設定データの上位ｎｈビットのデータに応じ
た幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期
信号とを発生し、 ＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌ
ビットのデータにより、設定データの下位ｎｌビットの
状態に応じてｎｌ＋１ビットに拡張された多ビットＰＷ
Ｍ信号を生成し、 多ビットＰＷＭ信号の状態に応じてＨレベルを規定し、 レベル規定されたＰＷＭ信号の平均電圧を求めて、アナ
ログ電圧として出力することを特徴とするＤＡ変換方
法。 - 【請求項９】 設定データをアナログ電圧として出力す
るＤＡ変換方法において、 ｎビットの設定データの中間のｎｍビットと基準クロッ
クとにより、設定データの中間のｎｍビットのデータに
応じた幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ
周期信号とを発生し、 ＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌ
ビットのデータにより、各ＰＷＭ周期に設定データの下
位ｎｌビットのデータに応じたパルス幅を振り分けた分
割ＰＷＭ信号を生成し、 分割ＰＷＭ信号の振幅を規定し、 設定データの上位ｎｈビットのデータに応じたＬレベル
を規定し、 規定したＬレベル信号と振幅が規定されたＰＷＭ信号と
を重畳し、 重畳された出力の平均電圧を求めて、アナログ電圧とし
て出力することを特徴とするＤＡ変換方法。 - 【請求項１０】 設定データをアナログ電圧として出力
するＤＡ変換方法において、 ｎビットの設定データの上位ｎｈビットと基準クロック
とにより、設定データの上位ｎｈビットのデータに応じ
た幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期
信号とを発生し、 ＰＷＭ信号、ＰＷＭ周期信号及び設定データの中間のｎ
ｍビットのデータにより、各ＰＷＭ周期に設定データの
中間のｎｍビットのデータに応じたパルス幅を振り分け
た分割ＰＷＭ信号と分割ＰＷＭ信号の周期を示す分割Ｐ
ＷＭ周期信号とを生成し、 分割ＰＷＭ信号、分割ＰＷＭ周期信号及び設定データの
下位ｎｌビットのデータにより、設定データの下位ｎｌ
ビットの状態に応じてｎｌ＋１ビットに拡張された多ビ
ットＰＷＭ信号を出力し、 多ビットＰＷＭ信号の状態に応じてＨレベルを規定し、 レベル規定されたＰＷＭ信号の平均電圧を求めて、アナ
ログ電圧として出力することを特徴とするＤＡ変換方
法。
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