DE2552472C2 - Verfahren und Einrichtung zur Entzerrung der Empfangssignale eines digitalen Datenübertragungssystems - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Entzerrung der Empfangssignale eines digitalen Datenübertra- .·■■ fuingssystems mit digitaler Phasenmodulation, dessen Übertragungskanal Phasen-und Amplitudenverzerrungen verursacht, wobei ein zu einem gegebenen Zeitpunkt empfangenes Signal die Summe eines gesendeten Signals und eines Störsignals darstellt, das seinerseits n die Summe von Phasen- und Amplitudenverzerrungen ist. Die Erfindung betrifft auch eine Schaltungsanordnung zur Durchführung dieses Verfahrens.

In solchen Übertragungssystemen werden die zu übermittelnden Bitfolgen häufig in Folgen von Symbolen umgewandelt, deren jedes einzelne diskrete Werte annehmen kann, deren Gesamtzahl gleich einer Potenz von 2 ist. Diese Symbole werden dann mit gegebener Folgefrequenz über einen Übertragungskanal in Form von Impulsen übertragen, die moduliert werden können ν oder nicht; je nachdem, ob das in Aussicht genommene Übertragungssystem eine Trägermodulation verwendet oder nicht. Die Aufgabe des Kanals ist dabei die Abgabe eines Ausgangssignals, das hinreichend mit dem entsprechenden Eingangssignal übereinstimmt. Praktisch ü tragen jedoch die benutzten Kanäle Amplituden- und Phasenverzerrungen bei. die den Verlauf der übertragenen Signale modifizieren und eine zuverlässige Auswertung der verzerrten empfangenen Signale im Empfänger behindern oder verunmöglichen. ν

Die Verzerrungen rühren im allgemeinen von den unzulänglichen Eigenschaften der Übertragungskanäle her und werden durch seitens äußerer Quellen dazu noch eingestreutes Rauschen erschwert, das sich nur mehr oder weniger beherrschen läßt. Die Amplituden- ü und Phasenverzerrungen können zu Wechselwirkungen zwischen aufeinanderfolgenden Symbolen führen, wenn deren Folgeabstand einen kritischen Wert unterschreitet. Diese Wechselwirkungen sind auch als Zeichenüberlappungen bekannt. Wenn ein Impuls dem -r. Eingang eines Übertragungskanals zugeführt wird, erscheint er am empfangsseitigen Ausgang als ein Hauptimpuls, dem mehrere Sekundärimpulse voraneilen und/oder nachlaufen; die dabei auftretenden Sekundärimpulse haben in der Regel kleinere Amplitu- -den als der Hauptimpuls. Man spricht bei solchen Sekundärimpulsen auch von Echos. Wenn Daten darstellende Impulse dem Eingang eines Übertragungskanals aller TSekunden zugeführt werden und die Dauer solcher voran- und nachlaufenden F.chos die Zeit von 7" Sekunden überschreitet, kombinieren sich die Echos mit anderen I lauptimpulsen. so daß die Daten im Empfänger inkorrekt ausgewertet werden können.

Eine \iöglichkeit, dieser Schwierigkeit beizukommcn. ist dadurch gegeben, daß zwischen aufeinanderfolgenden Symbolen genügend lunge Intervalle vorgesehen werden, die Z^ischensymbolbeeinflussungen der seitens des Kanals verzerrten Impulse ausschließen. Dabei ergibt sich natürlich eine Einschränkung bezüglich der möglichen Datenübertragungs-Folgefrequenz. In Hochleistungsdatenübertragungsnetzen werden verschiedene Techniken zur Kompensierung der unvermeidlichen Effekte der Zeichenüberlappung angewandt.

Eine dieser Techniken besteht darin, die zu übermittelnden Datensignale bereits auf der Sendeseite so vorzuverzerren. daß aufgrund der Verzerrungen des Übertragungskanals die am Empfänger ankommenden vorverzerten Signale den erwünschten Verlauf aufweisen. Die Anwendung dieser Technik ist natürlich auf jene Fälle begrenzt, bei denen die Eigenschaften des Kanals bekannt und konstant sind. .

Eine andere Technik, die dann anwendbar ist. wenn die Kanaleigenschaften unbekannt sind, ist die Anordnung einer Einrichtung auf der Empfangsseite, mit deren Hilfe die Auswirkungen der Zeichenüberlappung vor der eigentlichen Datenauswertung minimisiei _k werden können. Solche Einrichtungen nennt man Entzerrer. Eine erste Ausführungsart solcher Entzerrer sind die sogenannten Pufferentzerrer, die frequenzabhängig arbeiten und z.B. in der Arbeit »Equalizing and Main Station Repeaters« von Kelcourse und anderen im Bell System Technical Journal, Band 48. Nr. 4. April 1969 beschrieben wurden. Ein Pufferentzerrer enthält im allgemeinen eine Anzahl von Korrekturgliedem. die hintereinandergeschaltet und einzeln einstellbar sind. Der Frequenzgang jedes dieser Glieder ist im Idealfalle konstant innerhalb der gesamten Betriebsbandbreite des Systems, ausgenommen jedoch in einem relativ schmalen Frequenzband, dem Nutzband, in dem die Amplitude des Übertragungsganges einstellbar ist. Die Anwendung verschiedener Glieder, deren Nutzbänder über die gesamte Bandbreite des Systems verteilt sind.

erlaubt die Korrektur aller durch den Übertragungskanal zugefügten Verzerrungen mittels geeigneter Einstellmöglichkeiten für eines oder mehrere der vorgesehenen Glieder. Die PufTerentzerrer. deren Einstellung eine mühevolle und zeitraubende Arbeit ist, werden i hauptsächlich in Verbindung mit fest geschalteten Übertragungskanälen verwendet, deren Eigenschaftsabwaiiuerungen hauptsächlich von Temperaturschwankungen und Komponentenalterung herrühren. Solche Entzerrer werden im wesentlichen in Verstärkern von Übertragungssystemen verwendet, bei denen als Kanäle Koaxialkabel verwendet werden.

Eine zweite Ausführungsart der Entzerrer umfaßt automatsisch einstellbare Entzerrer, die zeitabhängig arbeiten. Solche Einrichtungen sind in vielen Veröffentlichungen beschrieben worden wie z.B. in »Principlesof Data Communication« von Lucky. Salz and Weldon, Kapit-16. McGraw-Hill. New York. 1968 und in den darin zitierten Bezugsangaben. Soiciie Emieuei begehen im allgemeinen aus einem Netz, dessen veränderbarer Übertragungsgang als Funktion eines Fehlersignals eingestellt wird, welches sich durch Vergleich des Entzerrerausgangssignals mit einem Bezugssignal ergibt.

Diese zweite Ausführungsart umfaßt des weiteren transversale Entzerrer und rekursive Entzerrer, die so bezeichnet werden, je nachdem, ob sie ein transversales Filter oder ein rekursives Filter enthalten. Am häufigsten wird der automatische Transversalentzerrer verwendet, der z. B. im bereits genannten Buch von Lucky jo und anderen beschrieben ist. Diese Einrichtung besteht im wesentlichen aus einem Transversalfilter, dessen Eingang das empfangene Signal zugeführt wird. Wie allgemein bekannt ist, besteht ein Transversalfilter aus einer Verzögerungsleitung mit Abgriffen in Intervallen von /"Sekunden, wobei 1/rdieSymbolübertragungsfolgefrequenz ist. Jeder Abgriff der Verzögerungsleitung ist über einen abwägenden Schaltkreis mit einem der Eingänge eines Summierers verbunden, dessen Ausgang den Ausgang des Entzerrers bildet. Um die Entzerrung zu optimieren, werden die abwägenden Koeffizienten so eingestellt, daß ein vorgegebenes Fehlerkriterium entsprechend einem gegebenen Algorithmus optimal erfüllt wird. Der Transversalentzerrer hat sich als sehr wirkungsvoll erwiesen bei der Kompensierung von Auswirkungen dem verzerrten Signal voranlaufender Sekundärimpulse. Andererseits reduziert dieser Entzerrer sehr wesentlich das Verhältnis Signal zu Rauschen, das sich kaum schwierig auswirken kann, wenn der Übertragungskanal wenig oder kein Rauschen beiträgt, dagegen aber zu einer markanten Zunahme von Datenwiedererkennungsfehlern dann führt, wenn Telefonleitungen als Kanäle verwendet werden, die ein beträchtliches Quantum Rauschen beitragen. Um diese Schwierigkeiten zu umgehen, wurden zwei Lösungen vorgeschlagen. Deren erste ist die Verlängerung der Verzögerungsleitung des Transversalentzerrers. Der Nachteil dieser Lösung ist, daß die Zahl von Komponenten und Funktionen und auch die Zeit zur Einstellung der abwägenden Koeffizienten außerordentlich hoch ist. Rekursive Entzerrer anstelle der transversalen Ausfuhrung bieten sich als Abhilfe an.

Der rekursive Entzerrer ist im besonderen in der Arbeit »ADEM, An Automatically Data Equalized Modem for High Speed Transmission« von Northrup, Motley and Morgan, in IEEE Computers and Communications Conference Record, Rome, New York, September 1969. Seiten 44 bis 55 und in einer Arbeit »Recursive Equalization in Data Iransmission - A Design Procedure and Performance Evalution« von Fitch and Kurz in Sixth Asilomar Conference on Circuits and Systems, Pacific Grove, Calif.. Nov. 1972, Seiten 386 bis 390 beschrieben. Diese Entzerrerart umfaßt einen Transversalteil wie ein Transversalentzerrer, mit dessen Ausgang ein rein rekursiver Teil verbunden ist. Dieser letztere Teil umfaßt eine angezapfte Verzögerungsleitung, deren einzelne Abgriffe über je einen abwägenden Schaltkreis mit dem Eingang eines Summierers verbunden sind. Der Ausgang des Summierers ist mit einem Subtrahierer verbunden, der das vom Summierer abgegebene Signal vom Signal am Ausgang des Transversalteils subtrahiert. Das Ausgangssignal des Subtrahierers wird dem Eingang der Verzögerungsleitung des rekursiven Teils zugeführt und ergibt schließlich das Ausgangssignal des rekursiven Entzerrers. Die Entzerrung wird durch Einstellung der abwägenden KuciTiZicnicii ύμΐϋ'ΓιίέΓΐ. Gär FiiCm wie erwartet ist der Aufbau eines solchen Entzerrers nicht etwa komplexer als der eines Transversalentzerrers. Wie in der vorerwähnten Arbeit von Fitch u.a. erwähnt wurde, ist die Wirkungsweise eines rekursiven Entzerrers mit insgesamt fünf A.bgriffen, je am Transversalteil und am Rekursivteü, besser als die eines Transversalentzerrers mit 17 Abgriffen hei einem Signal/Rauschverhältnis von weniger als 17 dB. Die Wirkungsweise des rekursiven Entzerrers ist verbessert worden durch Einfügung einer Entscheidungslogik zwischen dem Ausgang des Subtrahierers und dem Eingang der Verzögerungsleitung des Rekursivteils. Die Funktion dieser Entscheidungslogik ist der Vergleich des durch den Subtrahierer abgegebenen Signals mit Bezugssignalen und die Auswahl eines Signals unter den Bezugssignalen, das als wiedergewonnenes Nutzsignal zu betrachten ist. Solche Entzerrer sind bekannt als Entscheidungsentzerrer mit Rückkopplung und in zahlreichen Veröffentlichungen beschrieben. Dazu wird hingewiesen insbesondere auf die folgenden Arbeiten:
»A New Approach to Time-Domain Equalization with Simplified Procedures« von Gorog, »IBM Journal of Research and Development«, Band 9, JuIi 1965, Seiten 228 bis 232;

»An Adaptive Decision Feedback Equalizer« von Bower, George und Storey, in »International Conference on Communications«, Juni 1970, Seiten 16-18 bis 16-24;

»Equalization for Digital Communication« von Wendland, in IEEE Eurocom Lausanne, August 1971, Seiten 1 bis 24;

»Non Linearly Feedback-Equalized PAM vs Capacity for Noisy Filter Channels« von Price, in »1972 International Conference on Communications«, Juni 1972, S. 22-12 bis 22-17 und

»Theory for Minimum Mean-Square-Error QAM Systems Employing Decision Feedback Equalization« von Falconer und Foschini, in »The Bell System Technical Journal«, Dezember 1973, Seiten 1821 bis 1849.

Zusammengefaßt betrachtet: Ein Transversalfilter sollte vorzugsweise dann verwendet werden, wenn das verzerrte Signal die Form eines Hauptimpulses hat mit voranlaufenden Schattenimpulsen. Ein rückgekoppelter Entscheidungsentzerrer mit einem Transversalteil und einem rein rekursiven Teil sollte verwendet werden, wenn das verzerrte Signal aus einem Hauptimpuls und voranlaufenden und nachlaufenden Schattenimpulsen bzw. Echos besteht. Ein rückgekoppelter Entscheidungsentzerrer, der nur einen Rekursivteil enthält,

sollte verwendet werden, wenn das verzerrte Signal aus einem Hauptimpuls und nur nachlaufenden Echos besteht.

Die automatischen einstellbaren Entzerrer mit Zeitabhängigkeit fuhren die Entzerrung des Übertragungskanals durch Korrektur der Form des empfangenen Signals durch; ganzgleich, ob es sich dabei um ein transversales oder ein rekursives Filter handelt. Alle bekannten, auf Zeitbasis arbeitenden Entzerrer benutzen das empfangene Signal oder dessen Inphasen- und Quadratur-Komponenten als Eingangssignal. .

In Digital-Datenübertragungssystemen, die digitale Phasenmodulationstechnik durchführen, die auch als Phasentastmodulation PSK bezeichnet wird, steht nur die jeweilige Phase des empfangenen Signals für die übermittelten Daten. Gegenwärtig werden zwei Hauptarten von Empfängern in solchen Systemen verwendet. In den Empfängern der ersten Bauart wird das über den Übertragungskanal aufgenommene Signal zuerst dem Eingang einer automatischen Fegeianpassutig zügefuhrt, dann demoduliert und abgetastet und schließlich dem Eingang eines Analog/Digitalkonverters zugeführt, der in digitaler Form das abgetastete Signal wiedergibt. Diese Digitalform wird einem Digitalentzerrer zugeführt, dessen Ausgangssignal wiederum zum Eingang des Datendetektors geführt wird, der seinerseits die ursprünglichen Daten aus der Phase des entzerrten Signals ableitet. Diese Art von Empfängern mit einem Entzerrer wird insbesondere in Hochleistungsdaten-Übertragungssystemen mit rauschbehafteten Kanälen verwendet. - In Empfängern der zweiten Bauart wird das über den Kanal empfangene Signal frequenztransponiert und dann in der Amplitude beschnitten. Die Phase des empfangenen Signals wird durch Vergleich der Null-Durchgänge des beschnittenen Signals mit Bezugszeitpunkten bestimmt. Die Daten werden dann durch Vergleich der Phase des empfangenen Signals mit Bezugsphasenwerten wiedergewonnen. Es ist zu bemerken, daß bei dieser Empfangerbauart die Auswirkung der Amplitudenbeschneidung das Abschneiden aller in der Amplitude des empfangenen Signals enthaltenen Informationen ist, so daß nur die in der Phase des Signals enthaltenen Informationen zum Tragen kommen. Die zweite Empfängerbauart ist einfacher als die erste, da keine automatische Amplitudenregelung und keine Analog/Digitalkonvertierung erforderlich ist, die beide relativ aufwendige Einrichtungen erfordern. Trotzdem ist ihre Anwendung auf Datenübertragungssysteme mit niedriger Arbeitsgeschwindigkeit begrenzt, die Kanäle mit geringen Rauschpegeln verwenden. Diese Begrenzung rührt daher, daß bis jetzt keine automatisch einstellbaren Entzerrer, die als Eingangssignal nur die Phase des empfangenen Signals verwenden, bei dieser Empfängerart verfügbar waren.

Es ist auch ein Verfahren zur Entzerrung eines trägermodulierenden Datensignals bekannt, bei dem die durch einen kreuzgekoppelten Entzerrer gefilterten Empfangssignale in Polarkoordinaten umgesetzt werden, die mit vorgegebenen Bezugswerten verglichen werden, die wiederum in kartesische Koordinatenwerte umgewandelt werden, aus denen dann die Einstellsignale des Entzerrers abgeleitet werden (DE-OS 2416058). Auch bei diesem Verfahren empfängt der Entzerrer das Eingangssignal, wie es durch Abtastung des Signalzustands der Übertragungsleitung gewonnen wird.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Entzerrung der Empfangssignale eines digitalen Datenübertragungssystems der eingangs genannten Art anzugeben, das unter Vermeidung der angegebenen Nachteile eine hohe Arbeitsgeschwindigkeit und eine verbesserte Empfangssignalregenerierung gestattet. Aufgabe der Erfindung ist es auch, eine vorteilhafte Schaltungsanordnung zur Ausführung dieses Verfahrens anzugeben.

Die Merkmale zur'Lösung dieser Aufgaben sind in den Patentansprüchen 1 und 6 gekennzeichnet. Die Unteransprüche geben vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung an.

Nachfolgend ist ein Ausfuhrungsbeispiel der Erfindung anhand von Zeichnungen beschrieben. Es zeigt

Fig. 1 das vereinfachte Blockschaltbild eines herkömmlichen Digitaldatenübertragungssystems mit Phasenmodulationstechnik,

Fig. 2 das Grundbandmodell eines Übertragung? kanals für ein System mit Digitalphasenmodulation, F i g. 3 ein Vektordiagramm zur Erleichterung des Ver-

Fig. 4 einen herkömmlichen rückgekoppelten Entzerrer mit Entscheidungsfunktionen,

Fig. 5 das Blockschaltbild eines Empfängers mit einem Entzerrer nach der vorliegenden Erfindung,

Fig. 6 den rückgekoppelten Entzerrer mit Entscheidungsfunktionen entsprechend der vorliegenden Erfindung,

F i g. 7 die Einstellmittel zur Anpassung der abwägenden Koeffizienten des vorgeschlagenen Entzerrers und

Fig. 8 ein Ausführungsbeispiel der zur vorliegenden Erfindung benutzbaren Entscheidungslogik.

Vor der Betrachtung der Einzelheiten der Erfindung sollten die Probleme diskutiert werden, die mit der Erfindung lösbar sind. Es folgt zuerst die Beschreibung eines Übertragungssystems mit einem Empfänger der oben genannten ersten Bauart, der einen herkömmlichen rückgekoppelten Entzerrer mit Entscheidungsfunktionen verwendet, um damit den Aufbau und die Funktionen des vorgeschlagenen Entzerrers leicht verständlich zu machen. Die kurze Beschreibung eines Empfängers nach der zweiten Bauart mit dem vorgeschlagenen Entzerrer wird dann gegeben. Schließlich soll der vorgeschlagene Entzerrer selbst beschrieben werden.

In F i g. 1 ist in vereinfachter Form ein herkömmliches Digitaldatenübertragungssystem mit Digitalphasenmodulation dargestellt. Als Ergänzung möge hingewiesen werden auf »Data Transmission« von Bennet und Davey, Kapitel 10, McGraw-Hill, New York, 1965, worin diese Technik beschrieben ist, und auf »Signal Theory« von Franks, Abschnitt 4-4, Seiten 79 bis 97, Prentice-Hall Inc., Englewood Cliffs, N.J., 1969 sowie auf die bereits genannte Arbeit von Falconer u.a. Das herkömmliche System gemäß Fig. 1 enthält einen Sender 1, einen Übertragungskanal 2 und einen Empfänger 3. Die Eingangsbitfolge wird dem Sender 1 über eine Leitung 4 zugeführt und durch einen Konverter 5 in zwei Symbolfolgen Xj und y_i r umgewandelt;./ kann hierin sämtliche ganzen Zahlen annehmen. Jedes dieser Symbole kann einen einer vorgegebenen Zahl von Werten annehmen, deren Gesamtzahl normalerweise eine Potenz von 2 ist. Zu jeder Abtastzeit werden zwei Symbole X₀ und y_Q, die zu den beiden genannten Folgen gehören, einem Paar von Amplitudenmodulatoren 6 bzw. 7 zugeführt, mittels derer die Amplitude zweier zueinander in Quadratur stehender Träger cos 2~f_ot und sin 2 nf_ot moduliert wird. Die Ausgänge der Modulatoren 6 und 7 werden in einem Addierer 8 summiert

und das sich ergebende Ausgangssignal über eine Leitung 9 dem Eingang des Übertragungskanals 2 zugeführt.

Das gebildete Signal weist die Form einer Siniiswelle der Frequenz /₀ auf, dessen Phase diskrete Werte in Funktion der Symbole x,- und >>, zu den Abtastzeitpunkten annimmt. Wenn z.B. die Symbolex,und.v,die Werte ± 1 annehmen können, ist die Phase des sich ergebenden Signals eine der vier Möglichkeiten ,τ/4, 3ττ/4, 5 π/4, 7-/4 zu den einzelnen Abtastzeiten. Bei dieser Lösung können die Symbole x_s und ^ grundsätzlich als Inphasenkomponente bzw. Quadraturkomponente des übermittelten Signals bezeichnet werden. Das Ausgangssignal des Kanals 2 wird über eine Leitung 10 dem Empfänger 3 zugerührt. Im System gemäß F i g. 1 ist der Empfänger 3 ein solcher der ersten bereits oben genannten Bauart. Im Empfänger 3 gelangt das Ausgangssignal vom Kanal 2 über die Leitung 10 zu einer automatischen (/V-+-1) Abgriffe mit dem Zeitabstand 7. Der erste Abgriff am Eingang der Verzögerungsleitung ist direkt mi* einen der Eingjj"r · eines Au'l^:2rers 24 verbunden. Die übrigen Angriffe sind mit den /V weiteren Eingän-

s gen lijs Addierers 24 über N abwägende Schaltkreise

verbunden, deren einzelne Koeffizienten als A_x, A₂

A_n bezeichnet werden mögen. Zu den /V Eingängen eines zweiten Addierers 25 führen ebenfalls N abwägende Schaltkreise, deren Koeffizenten als B₁, B₂ B_s

κι bezeichnet werden mögen.

Das Modell enthält des weiteren eine zweite Verzögerungsleitung 26 mit (N + 1) Abgriffen, die der Verzögerungsleitung 23 identisch aufgebaut ist und das Symbol "_n empfängt. Der erste Abgriff am Eingang der Verzöge-

ii rungsleitung 26 ist direkt mit einem der Eingänge eines Addierers 27 verbunden. Die übrigen Abgriffe der Verzögerungsleitung 26 sind mit den weiteren /VEingängen des Addierers 27 über /V abwägende Schaltkreise verhnnrlpn rlprpn IfnpffWipntpn im pin^plnpn Hon Wr»pfTi.

Demodulators 12 und 13 zugeführt wird, mit deren Hilfe die eingegebenen Signale mit den in Quadratur zueinander stehenden Trägern cos 2 nf_ot und sin 2 nf_ol demoduliert werden. Die Ausgangssignale der Demodulatoren 12 und 13 werden zwei Abtastern 14 und 15 zugeführt, die gleichzeitig eine Analog/Digitalkonvertierung durchführen und die Inphasenkomponente U₁ und die Quadraturkomponente Vj des empfangenen Signals abgeben. In Fig. 1 entsprechen die Komponenten H₀ und v_n den übermittelten Symbolen x₀ und.y₀. Die Ausgangssignale der konvertierenden Abtaster 14 und 15 werden über zwei Leitungen 16 bzw. 17 dem Eingang eines rückgekoppelten Entzerrers 18 mit Entscheidungsfunktion zugeführt, der die geschätzten Werte x₀ und V_n der Symbole x₀ und> >₀ über die Leitungen 19 bzw. 20 einem Decodierer 21 zufuhrt, der die wiedergewonnener. Bits über seine Ausgangsleitung 22 abgibt.

Solange keine Zeichenüberlappungen stattfinden und kein Rauschen durch den Kanal eingeführt wird, wäre u_Q gleich x₀ und v₀ gleich>>₀; der Entzerrer 18 wäre überflüssig. Es wurde jedoch bereits ausgeführt, daß dies für Kanäle mit Hochleistungsdatenübermittlung nie zutrifft, so daß ein Entzerrer im Empfänger vorgesehen werden muß zur Kompensation des Einflusses der Zeichenüberlappungen. Es soll angenommen werden, daß die durch den Kanal beigetragenen Verzerrungen derart sind, daß bei einem eingegebenen Impuls der Kanal einen Hauptimpuls und nachfolgende Echos ausgibt. Zur Vereinfachung soll des weiteren angenommen werden, daß kein Rauschen durch den Kanal beigetragen wird.

In Fig. 2 ist ein vereinfachtes Grundbandmodell des Übertragungskanals zur klaren Darstellung der Zeichenüberlappungen in einem System mit digitaler Phasenmodulation gezeigt. Solch ein Modell ist zur Analyse der Zeichenüberlappungen benutzbar und wurde bereits in der schon genannten Arbeit von Falconer u. a. beschrieben. Dieses Modell ist als Grundbandmodell bezeichnet worden, da es der Modulation und Demodulation keine Rechnung trägt. Ein solches Modell ist natürlich rein gedanklicher Art und gestattet die Analyse der Verhältnisse der Werte u_Q, v₀ zu X₀, y₀ und zu N Paaren voranlaufender Symbole x__b x.₂, ■ ■ ·, x-s und >·-1, y-2, ■ ■ .,>>-\für den Fall Af nachlaufender Echos. Das dargestellte Modell umfaßt eine erste Verzögerungsleitung 23 mit N Grundgliedern, deren jedes eine Verzögerung von Γ Sekunden beiUügt; 1/Fist die Abtastfolgefrequenz, mit der die Symbole ^₀ n;m Lisgsng zugeführt werden. Pie Verzögerungsleitung 23 e*-*b<>U zienten A_x, A₁,..., A_s entsprechen, und sind mit den /V Eingängen eines weiteren Addierers 28 über ;V abwägende Schaltkreise verbunden sind, die wiederum S₁, S₂, ■ ■ ·, B_s entsprechen. Die Ausgänge der Addierer 24 und 28 führen zu den beiden +Eingängen eines Addierers 29. Die Ausgänge der Addierer 25 und 27 sind ähnlich mit dem -Eingang und dem +Eingang eines Subtrahierers 30 verbunden. Die Komponenten u₀ und v₀ sind an den Ausgängen von 29 und 30 abnehmbar. Entsprechend dem Modell gemäß Fi g. 2 können die Komponenten M_n und v_n ausgedrückt werden als:

U₀=X_n +A_x -V-,+ß, V-i

· +A v-V-V + fl.v V-V (D

-.v-ß.v-v-.v (2)

Das Model! gemäß Fig. 2 und die Ausdrücke (l)und (2) lassen erkennen, daß bei der Übertragung über den Kanal das Symbol x₀ nicht nur durch die nachlaufenden Echos der N voranlaufenden Symbole x_,. x_₂,.... x__v, zwar abgeschwächt durch die Koeffizienten ^₁,... Ay.

jn beeinflußt werden, sondern auch durch die nachlaufenden Echos von Nvoranlaufenden Symbolen>·_,,>·_,

>'v mit den Koeffizienten ß, ß_v· Ähnlich wird

das Symbol _v_p in Mitleidenschaft gezogen du^rch die nachlaufenden Echos der Symbole y_M. >·_,,..., y_s und X_,, X-J, .... X-y.

Die mit Hilfe des Modells gemäß Fig. 2 angestellten Überlegungen können veranschaulicht werden durch das Vektordiagramm gemäß Fig. 3. Das zur Abtastzeit r₀ empfangene Signal kann dargestellt werden durch so einen Vektor OR, dessen Komponenten u₀ und v₀ ausgedrückt werden können als:

U₀ = λ COS Θ_ο

v₀ = / sin 0_O

Darin sind / und θ₀ die Amplitude und die Phase des jeweils empfangenen Signals. Entsprechend kann das z. Zt. r₀ gesendete Signal ausgedrückt werden durch einen Vektor OE, dessen Komponenten X₀ und >·₀ sind. Wenn aus Vereinfachungsgründen gesagt wird, daß die Amplitude des übertragenen Signals den Wert 1 hat und wenn a_Q für die Phase dieses Signals steht, kann gesagt werden:

COS OLr

y_a = sin a₀

Der Vektor OR steht für das^mpfangene Signal und kann als Summe des Vektors O£des gesendeten Signals und des Vektors ER betrachtet werden, wobei der letztere das Verzerrungssignal verkörpert, das für sämtliche das gesendete Signal beeinflussenden Verzerrungen stellvertretend ist. Wenn die Komponenten des Vektors ER als Au₀ und Av₀ bezeichnet werden, ergibt sich:

U₀ = X₀+ÄUq

V₀ =

Bei der Verknüpfung der Ausdrücke (7) und (8) mit (1) und (2) ergibt sich:

Au₀ = A_x x_, + B_xy._x + ■■■+ Αχχ-κ + B_Ny-_N (9)
Av₀ = A_xy._x - S₁ x_, + ■ ■ · + Av-V-.v- B_NX-_N (10)

Der Vektor OE des gesendeten Signals "kann bestimmt werden durch Subtraktion des Vektors ER vom Vektor OR des empfangenen Signais, wobei der Vektor ER von den zu den //voranlaufenden Abtastzeitpunkten übertragenen Komponenten unter Berücksichtigung der Koeffizienten A_x,..., Ay und B_x, ...,B_n herrührt, wie sie in den Gleichungen (9) und (10) enthalten sind.

Anhand der Fi g. 4 soll nun beschrieben werden, wie ein rückgekoppelter Entzerrer mit Entscheidungsfunktionen entsprechend dem Stand der Technik zur Bestimmung der Komponenten X₀ und y₀ des Vektors OE, der für das gesendete Signal steht, aus den Komponenten u₀ und v₀ des empfangenen Signals in Übereinstimmung mit den im voranstehenden Beschreibungsteil beschriebenen Grundsätzen bestimmt werden kann. Fi g. 4 ist das Schaltbild eines solchen herkömmlichen rückgekoppelten Entzerrers mit Entscheidungsfunktionen, wie er als Block 18 in Fig. 1 enthalten ist. Die Komponenti i/₀, die vom Block 14 in F ig. 1 über die Leitung 16 geliefert wird, wird dem +Eingang eines Subtrahierers 31 zugeleitet, dessen Ausgang wiederum mit dem Eingang einer Entscheidungslogik 32 verbunden ist. Der Ausgang der Entscheidungslogik 32 führt über die Leitung 19 und des weiteren zum Eingang einer ersten Verzögerungsleitung 33, die N Grundglieder mit je einer Verzögerungszeit T aufweist. Die N Abgriffe sind mit N Eingängen eines Addierers 34 über N abwägende Schaltkreise verbunden, deren Koeffizienten C_x,..., C,v sind, und mit ilen N Eingängen eines weiteren Addierers 35 über N abwägende Schaltkreise

mit den Koeffizienten D_x D_s. Die Komponente v₀,

die vom Block 15 in Fig. 1 über die Leitung 17 kommt, wird dem +Eingang eines Subtrahierers 36 zugeführt, dessen Ausgang zu einer Entscheidungslogik 37 weiterläuft.

Der Ausgang dieser Entscheidungslogik 37 ist einerseits mit der Leitung 20 und parallel dazu mit dem Eingang einer zweiten Verzögerungsleitung 38 verbunden, die der Verzögerungsleitung 33 identisch aufgebaut ist. Die N Abgriffe der Verzögerungsleitung 38 sind wiederum mit N Eingängen eines Addierers 39 über N abwägende Schaltkreise mit dem Koeffizienten C, C\

verbunden und mit den /V Eingängen eines weiteren Addierers 40 über /V abwägende Schaltkreise mit den

Koeffizienten I) D_v Die Ausgänge der Addierer34

und 40sind mit den +Eingängen eines Addierers41 verbunden, dessen Ausgang zum -Eingang des bereits genannten Stiblrahierers 31 führt. Hie Ausgänge der Addierer 35 und 39 sind mit dem —Eingang bzw. dem +Eingang eines Subtrahierers 42 verbunden, dessen Ausgang wiederum mit dem —Eingang des Subtrahierers 36 verbunden ist. Der Block 43, der die Verzögerungsleitungen 33 und 38, die damit verbundenen Schaltkreise und die Blöcke 41 und 42 enthält, bildet einen komplexen Entzerrer, der als kreuzgekoppelter Entzerrer bezeichnet wird; ein solcher Entzerrer wurde z. B. in der DE-OS 24 16 058 beschrieben. .

ίο Die Funktionsweise des Entzerrers gemäß Fig. 4 soll nun beschrieben werden. Die Entscheidungslogikblöcke 32 und 37 sollen als Ausgangspunkte dienen. Sie geben die Schätzwerte X₀ und y₀ der Komponenten X₀ nnay₀ des übermittelten Signals ab. Wenn diese an den Ausgängen der Blöcke 32 und 37 austreten, sind bereits die geschätzten Werte JL₁, JL₂, -.., x-jyundjL,, JL₂,..., jL_jV der Komponenten des zu den N vorangehenden Abtastzeiten übertragenen Signals an den N Abgriffen der Verzögerungsleitungen 33 und 38 verfügbar. Wenn

als Au₀ und Av₀ die durch den Addierer 41 und Subtrahierer 42 abgegebenen Signale bezeichnet werden, läßt sich schreiben:

Au₀ = C_x x-_x + Z)₁ JiL₁ + ··· + C,_vx_.v+ β,ν^-,ν

Av₀ = C_x JL₁ - D₁ Jc-, + · ■ · + Cvy-s - D_Nx._s (12)

Die Signale Au₀ und 2Tv₀ werden den -Eingängen der Subtrahierer 31 vnd 36 zugeführt Wenn als X₀ undy₀ die an den Ausgängen dieser Subtrahierer abgegebenen Signale bezeichnet werden, läßt sich schreiben:

x₀ = u₀- Au₀
y₀ = v₀- Av₀

(13)
(14)

Beim Vergleich der Gleichungen (9) und (10) mit (11) und (12) wird erkennbar: Wenn die zu den N vorangehenden Zeitpunkten empfangenen Signale ordnungsmäßig ausgewertet worden sind, d. h. wenn

x-i = x-, und y._t = y., mit / = 1, 2,..., N

und wenn die abwägenden Koeffizienten so eingestellt werden, daß

C_{ = A₁ und D₁ = B₁ mit / = 1,2 N,

gelten die folgenden Gleichungen:

Au₀ = Au₀ (15)

Av₀ = Av_n (16)

In diesem Falle werden die Gleichungen (13) und (14):

X₀ = U₀- Au₀ (17)

Λ = v„- Av_n (18)

Mit (7) und (8) ergibt sich:

X_n = Xf, und .V_n = V_n

Die Komponenten v,, und v„ des gesendeten Signals werden direkt an den Ausgängen der Subtrahierer 31 und 36 abnehmbar.

In der Praxis sind nur wenig Auswertungsfehler festzustellen, aber die abwägenden Koeffizienten C, und D₁ sind nie ganz korrekt eingestellt, so daß Au₀ und Av₀ nur Annäherungen an Au₀ und A V₀ sind. Somit ergeben sich Signale X₀ und y₀ an den Ausgängen der Subtrahierer 31 und 36, die nur ungefähre Werte von X₀ und y₀ sind. Die ungefähren Werte Jc₀ und y₀ werden den beiden Entscheidungslogikblöcken 32 und 37 zugeführt, die ihrerseits Schätzwerte X₀ undj>₀ der Komponenten X₀ und ^₀ des gesendeten Signals abgeben. .

Es wurde gesagt, daß dem herkömmlichen Entzerrer nach Fig. 4 als Eingangssignale die Komponenten u₀ und V₀ des Empfangssignals zuführbar sind. Darin sind Informationen in der Phase und in der Amplitude des Signals enthalten. Wie bereits ausgedrückt wurde, ist die Aufgabe der Erfindung die Schaffung eines rückgekoppelten Entzerrers mit Entscheidungsfunktionen, der als Eingangswert nur die Phase des empfangenen Signals auswertet

Ein Empfänger der zweiten Bauart, der bereits im voranstehenden Teil der Beschreibung erwähnt wurde und für den der vorgeschlagene Entzerrer verwendet werden kann, wird uun anhand Fig. 5 beschrieben. In einem Digitaldatenübertragungssystem mit einem solchen Empfänger sind der Sender und der Übertragungskanal mit denen identisch, wie sie für einen Empfänger der ersten Bauart verwendet wurden. Siehe dazu wiederum die Fig. 1. Der Empfänger nach der zweiten Bauart gemäß Fig. 5 enthält im wesentlichen einen Phasendemodulator 44, den Entzerrer nach der vorliegenden Erfindung in Form des Blocks 45 und einen Decodierer 46, der wiederum dem Decodierer 21 von Fiß. > entspricht. Der Phasendemodulator 44 ist herkömmlicher Bauart und kann z. B. dem entsprechen, der im französischen Patent 15 71 835 beschrieben ist. In Fig. 5 ist er in vereinfachter Form dargestellt. Das über den Kanal 2 gemäß F i g. 1 empfangene Signal wird über die Leitung 10 einem Modulator 47 zugeführt, der die Frequenz des empfangenen Signals in einen höheren Frequenzbereich transponiert, und zwar mit Hilfe einer Hilfssinuswelle der Frequenz F, die von einem örtlichen Oszillator 48 abgegeben wird. Das Ausgangssignal des Modulators 47 wird dem Eingang eines Wellenformers 49 zugeführt, der das frequenztransponierte Signal beschneidet und damit eine Rechteckwelle abgibt, deren Pegelübergänge kennzeichnend sind für die Null-Durchgänge des empfangenen Signals. Das Ausgangssignal des Wellenformers 49 wird dem Eingang einer Taktwiedergewinnungseinrichtung 50 zugeführt, die Abtastimpulse mit der Abtastfolgefrequenz abgibt; die Breite jedes dabei abgegebenen Impulses gleicht ungefähr MF. Die Ausgangssignale des Wellenformers 49 und der Taktwiedergewinnungseinrichtung 50 und das Ausgangssignal eines Oszillators 51, der hochfrequente Zählimpulse abgibt und dessen Frequenz im wesentlichen gleich QF\sl mit QaIs Anzahl vorgegebener Phasenwerte, die der Träger zu den Abtastzeitpunkten einnehmen kann, werden den drei Eingängen eines UND-Gliedes 52 zugeführt. Das Ausgangssignal vom Oszillator 51 wird des weiteren dem Eingang eines Binärzäh* lers 53 zugeführt, der durch ein Steuersignal über eine Leitung 54 jeweils auf 0 gelöscht wird. Der Zählstand des Binärzählers 53 wird in ein Binärregister 55 übertragen, und /war über eine Anordnung 56 von UND-Gliedern, die unter Steuerung durch das Ausgangssignal des UND-Gliedes 52 stehen. Der Inhalt des Registers 55. der die Phase θ_η des empfangenen Signals darstellt, ist über eine Leitung 56' abnehmbar. Beim Betrieb wird angenommen, daß der Zählstand des Binärzählers 53 durch das über die Leitung 54 geschickte Steuersignal auf 0 gelöscht wird, wenn der erste ins Positive führende Pegelübergang des frequenztransponierten Signals von dem Wellenformer 49 abgegeben wird. Das Und-Glied 52 gibt immer dann einen Ausleseimpuls ab, wenn ein Zählimpuls des Oszillators 51 mit dem ersten ins Negative führenden Pegelübergang des vom Block 49 abgegebenen frequenztransponierten Signals zusammenfällt und wenn der Abtastimpuls von der Taktgewinnungseinrichtung 50 ansteht Der Ausleseimpuls öftnet die UND-Glieder in der Anordnung 56 und läßt damit den Zählstand des Zählers 53 ins Register 55 gelangen. Zu dieser Zeit hat der Zähler 53 die vom Oszillator 51 abgegebenen Zählimpulse aufgezählt und zwar eine Zeit lang, die zwischen dem ersten ins Positive führenden Pegelübergang und dem ersten ins Negativ-; führenden Pegelübergang des frequenztransponierten Signals vom Block 49 verstrichen ist Der Zählwert, der nun ins Register 55 überführt wird, ist kennzeichnend für die Phase θ₀ des empfangenen Signals. Für weitere Detailinformationen des Aufbaues und der Funktionen des Phasendemodulators 44, der nicht Gegenstand der vorliegenden Erfindung ist, soll auf das bereits vorerwähnte französische Patent 1571835 hingewiesen werden.

Der Wert θ₀ der Phase des empfangenen Signals wird über die Leitung 56'dem Eingang des Entzerrers gemäß der vorliegenden Erfindung zugeführt, der seinerseits die Schätzwerte X₀ und^₀ der Komponenten des Signals über die Leitungen 57 und 58 abgibt. Diese Schätzwerte werden dann dem Decodierer 46 zugeführt, der über die Leitung 59 die Folge der wiedergewonnenen Bits abgibt. Der Decodierer 46 ist herkömmlicher Art und gibt Bitfolgen als Funktion der Werte Jc₀ und ^₀ ab. Die nachstehende Tabelle stellt einige Beispiele von Bitfolgen dar, die der Decodierer 46 als Funktion der Schätzwerte X₀ undy₀ in einem Datenübertragungssystem mit Vierphasenmodulation abgibt. Damit soll jedoch keine Einschränkung fixiert sein. Es wäre z.B. sehr leicht möglich, Korrespondenztabellen zu benutzen, bei denen die Bitfolgen als Funktion von*., und^L₁ zusätzlich zu X₀ und y₀ verfügbar gemacht werden.

Tabelle

Ausgangssignal des De codiere rs 46

+ 1	+ 1	1 1
-1	+ 1	0 1
-1	-1	0 0
+ 1	-1	1 0

Der Entzerrer der vorliegenden Erfindung, wie er in Fig. 6 dargestellt ist, soll nun in Einzelheiten beschrieben werden. Dabei wird vorerst Bezug genommen auf das Vektordiagramm gemäß Fig. 3, um auch hier wiederum das Verständnis zu fördern,^

OR ist das .empfangene Signal, OE das gesendete Signal und ER das Verzerrungssignal, das für alle aufgetretenen Verzerrungen stellvertretend steht. Die Komponenten dieser Vektoren sind M₀ und v₀, .x₀ undy_n und Au_n und Av_n. Die Beziehungen zwischen diesen einzelnen Komponenten sind nach den Gleichungen (7) und (8) gegeben. Durch Ersatz von M_n, v₀, .v_flund_y_oin den Gleichungen (7) und (8) durch die Werte in den

Gleichungen (3), (4), (5) und (6) wird aus den Gleichungen (7) und (8):

λ cos S₀ = cos a₀ + Au₀ λ sin O₀ = sin a₀ + Av₀

(19)
(20)

Durch Kombination der Gleichungen (19) und (20) ergibt sich:

sin θ₀ cos a₀ — cos θ_α sin a₀ = Av₀ cos O₀-Au₀ sin S₀

(21)
Dies kann geschrieben werden als:

sin (θ₀ - «ο) = ^v₀ cos θ₀ - Au₀ sin θ₀ (22)

In der Gleichung (22) ist offenbar, daß der Phasenfehler (θ₀ - a₀), der vom Wert O₀ der Phase des zur Abtastzeit i₀ empfangenen Signals subtrahiert werden muß, um den Wert a₀ der Phase des zur Abtastzeit r„ gesendeten Signals zu erzielen, allein aus den Werten S₀, Au₀ und Av₀ bestimmt werden kann. Der Weg, mittels dessen der Entzerrer gemäß Fig. 6 den Wert a₀ aus dem Wert θ₀ des empfangenen Signals gewinnt, wird nun unter Verwendung der Gleichung (22) beschrieben. ·

Der Wert S₀, den der Phasendemodulator 44 gemäß Fig. 5 abgibt und der die Phase des zum Abtastzeitpunkt f₀ empfangenen Signals angibt, wird über eine Leitung 56' einer Recheneinheit CU zugeführt. Im Beispiel gemäß F:g. 6 enthält diese Recheneinheit CU einen Konverter 60 zur Umwandlung von θ₀ in sin θ₀ und cos 0_O und eigentliche Reenenmittel 63. In einer Ausführungsform der Erfindung besteht der Konverter 60 aus einem binären Festwei «speicher, der eine Umwandlungstabelle enthält. Die Verwendung von Speichern für solche Zwecke ist wohlbekannter Stand der Technik. Die binärcodierten Werte von cos θ₀ und sin θ₀ werden vom Konverter 60 abgegeben und über Ausgangsleitungen 61 und 62 den Rechenmitteln 63 zugeführt; parallel dazu sind die Vorzeichen der Funktionen, »Sign cos 0_O« und »Sign sin 0_O«, über Leitunge.n 64 und 65 für abwägende Koeffizienteneinstellungen gemäß Fi g. 7 verfügbar. Die Rechenmittel 63 umfassen einen ersten Binärmultiplizierer 66, deren ein Eingang mit der Leitung 61 verbunden ist, und einen zweiten Binärmultiplizierer 67, deren ein Eingang mit der Leitung 62 verbunden ist, sowie einen Binärsubtrahierer 68, dessen + und -Eingänge von den Ausgängen der Multiplizierer 66 und 67 gespeist werden. Im Beispiel sind die Multiplizierer 66 und 67 konventionelle Serien-Parallel-Multiplizierer, deren Eingängen einerseits die binärcodierten Werte von cos θ₀ und sin 0_O vom Konverter 60 parallel zugeführt werden. Der Subtrahierer 68 möge ein herkömmlicher Seriensubtrahierer sein.

Das Ausgangssignal der Recheneinheit CU, welches das Ausgangssignal des Subtrahierers 68 ist, gelangt über eine Leitung 69 zum Eingang eines Konverters 70, der den aresin des Eingangssignals abgibt. Dieser Konverter 70 kann ebenfalls aus einem Festwertspeicher mit einer Umwandlungstabelle bestehen. Das Ausgangssignal des Konverters 70 wird dem -Eingang eines Binärsubtrahierers 71 zugeführt, dessen +Eingang andererseits den Wert 0„ über die Leitungen 56' und 72 empfangt. Das Ausgangssignal dieses Subtrahierers 71 gelangt über eine Leitung 73 zum Eingang einer EntsiJieidungseinheit DM und über eine Leitung 75 zur

Einstellung der abwägenden Koeffizienten gemäß Fig. 7. Entsprechend Fig. 6 enthält die Entscheidungseinheit eine Entscheidungslogik 74, deren Eingang mit der Leitung 73 verbunden ist, und einen Decodierer 77, der noch beschrieben wird und dessen Eingang über die Leitung 76 mit dem Ausgang der Entscheidungslogik 74 verbunden ist Der Ausgang der Entscheidungslogik 74 führt parallel dazu, über eine Leitung 78 zu den Einstellkreisen gemäß Fig. 7. Die Entscheidungslogik74 wird noch im Zusammenhang mit F i g. 8 näher erläutert. Die Ausgänge der Entscheidungseinheit DM, die gleich den Ausgängen des Decodieren 77 sind, sind über Leitungen 79 und 80 mit den Eingängen eines komplexen kreuzgekoppelten Entzerrers 81 verbunden. Im Entzerrer 81 führt die Leitung 79 zum Eingang der angezapften Verzögerungsleitung 82 mit N Grundgliedern mit je einer Verzögerung T. Eine Möglichkeit ist die, daß die Verzögerungsleitung 82 aus einem herkömmlichen digitalen Schieberegister besteht Die N Abgriffe sind mit jeweils dem ersten Eingang von WBinärmultiplizierera 83-1, ..., 83-W verbunden, deren zweiten Eingängen Koeffizienten C₅, ., ._f C« zugeleitet werden. Die Ausgänge dieser Multiplizierer 83-1,..., 83-/Vsind mit den N Eingängen eines digitalen Addierers 84 verbunden, der z.B. aus einem Digitaladdierer besteht, wie er in digitalen Filtern üblich ist Zusätzlich dazu sind die N Abgriffe der Verzögerungsleitung 82 mit den ersten Eingängen von N Bintrmultiplizierern 85-1,..., 85-N verbunden, deren zweiten Eingängen abwägende Koeffizienten D_x,...,D_n zugeführt werden. Die Ausgänge dieser Multiplizierer 85-1,..., SS-Nsind mit den NEingängen eines Digitaladdierers 86, der dem Addierer 84 identisch angeordnet ist, verbunden.

Die Leitung 80 führt zum Eingang einer Verzögerungsleitung 87, die wiederum der Verzögerungsleitung 82 mit N Abgriffen identisch aufgebaut ist. Die Verzögerungsleitung 87 ist mit den ersten Eingängen von N Binärmultiplizierern 88-1, ..., 88-/Vverbunden, deren Eingängen abwägende Koeffizienten C₁, ..., C_n zugeführt werden. Die Ausgänge diese^r Multiplizierer 88-1 bis 88-7/sind mit den N Eingängen eines Digitaladdierers 89 verbunden, der wiederum mit den Addierern 84 und 86 vergleichbar ist. Des weiteren sind die N Abgriffe der Verzögerungsleitung 87 mit den ersten Eingängen von N Binärmultiplizierern 90-1,..., 90-Af verbunden, deren zweiten Eingängen abwägende Koeffizienten Z)₁, ...,D_n zugeführt werden. Die Ausgänge der Multiplizierer 90-1, ..., 90-jV führen zu N Eingängen eines Digitaladdierers 91, der im Aufbau den Addierern 84, 86 und 89 entspricht. Die Werte der abwägenden Koeffizienten C₁, ..., C_n und D₁, ..., D_n werden von Schaltkreisen abgegeben, die in Fig. 6 nicht dargestellt sind und die noch anhand der Fig. 7 beschrieben werden sollen. Die Ausgangssignale der Addierer 84 und 91 sind mit den beiden +Eingängen eines Binäraddierers 92 verbunden, dessen Ausgang wiederum über eine Leitung 93 mit dem zweiten Eingang des bereits genannten Multiplizierers 67 verbunden ist. Die Ausgänge der Addierer 86 und 89 sind entsprechend mit den - und +Eingängen eines Binärsubtrahierers 94 verbunden, dessen Ausgang über die Leitung 95 zum zweiten Eingang des ebenfalls bereits genannten Miiltiptizierers 6S führt.

Die Funktionen dieses Entzerrers nach der vorliegenden Erfindung sollen nun bei der Entscheidungslogik 74 beginnend beschrieben werden. Die Entscheidungslogik 74, die im einzelnen noch anhand der Fig. 8 beschrieben werden soll, gibt über die Leitung 76 einen

Schätzwert σ₀ ^de>" Phase des gesendeten Signals zu dem Zeitpunkt/(,ab. Dieser Schätzwert wird dem Decodierer 77 zugeführt, der die Komponenten Jc₀ und Ji₀ in kartesischen Koordinaten über die Leitungen 79 und 80 abgibt. Der Decodierer 77 besteht aus konventionellen Schaltkreisen; die nachfolgende Tabelle zeigt die Zusammenhänge zwischen e₀,iound Ji₀ an. Die in der Tabelle angegebenen Werte gelten für ein Übertragungssystem, bei dem die Phase des gesendeten Signals vier vorgegebene Werte zu den einzelnen Abtastzeiten annehmen kann.

π/4 3 π/4 5 π/4 7 π/4

+1
-1
-1
+1

+ 1
+ 1
-1
-1

Die Werte der Komponenten ^₀ und Ji₀ werden über die Leitungen 79 und 80 dem komplexen kreuzgekoppelten Entzerrer 81 zugeführt. Dieser ist der Anordnung nach identisch mit dem kreuzgekoppelten Entzerrer 43, der in Verbindung mit Fig. 4 beschrieben wurde. Die entsprechenden Signale werden hier ebenfalls eingegeben, und die Näherungswerte Au₀ und Av₀ der Komponenten des Vektors ER gemäß Fig. 4 werden am Ausgang des Entzerrers 81 abgegeben. Diese Ausgangswerte werden über die Leitungen 93 und 95 den Eingängen der Rechenmittel 63 zugeführt, die ihrerseits abgeben:

Au₀ cos 0o - Au₀ sin Q₀
Da entsprechend Gleichung (22)

(23)

10

45

50

Av₀ cos Q₀ - Au₀ sin Q₀ = sin (0_O - a₀) (24)

ist, kann Av₀ und Au₀ in Gleichung (24) durch die Näherungswerte Jv₀ und Ju₀ ersetzt werden; danach ist der Ausdruck (23) gleich sin (Q₀ - 5₀) aufzufassen, worin ä₀ ein Näherungswert von a₀ ist. Daher ergibt sich:

sin (Q₀ - ä₀) - Av₀ cos G₀ - Au₀ sin Q₀ (25)

Der mit. Hilfe der Rechenmitte! 63 ermittelte Wert sin (0_O - (Z₀) wird über die Leitung 69 dem zweiten Konverter 70 zugeführt, der den Wert (0_O - ä₀) abgibt. Dieser Wert wird vom Wert Q₀ mittels des Subtrahierers 71 abgezogen, der seinerseits den Wert ä₀ verfügbar macht. Der Näherungswert ä₀ des Wertes a₀ der zu der Abtastzeit /₀ übertragenen Signalphase wird über die Leitung 73 der Entscheidungslogik 74 zugeführt. Die Aufgabe dieser Logik ist die Abgabe eines Schätzwertes a₀ der Signalphase des zu dem Abtastzeitpunkt t₀ übertragenen Signals aus dem Näherungswert ä₀. Generell k&nn dieser Schätzwert durch Vergleich von ä₀ mit sämtlichen möglichen a_t bestimmt werden, wobei σ, sämtliche möglichen Phasenlagen des gesendeten Signals zu den Abtastzeitpunkten darstellt; der dem Näherungswert ä₀ am nächsten kommende diskrete Wert σ, ist festzusteU len. Der so ausgewählte Wert ä_n wird dann als festgestellter Schätzwert der Phase des übertragenen Signals betrachtet. Der Schätzwert ä„ wird über die Leitung 76 dem Decodierer 77 zugeführt, der die Komponenten x₀ und V_n daraus ableitet und den Eingängen des kreuzgekoppelten Entzerrer? 81 zuführt. Die Komponenten A_n und y,i werden parallel dazu über Leitungen 57 und 58

20

25

30

35 den Eingängen des Decodierers 46 gemäß Fig. 5 zugeführt, der die Folge zu empfangender Bits daraus ableitet. Es ist zu beachten, daß diese Bitfolge ebenso direkt aus den Werten h₀ abgeleitet werden könnte. Entsprechend der dargestellten Ausführung wird auf bequeme Weise die wiederzugebende Bitfolge aus den Werten X₀ und ji₀ abgeleitet, wobei diese Werte am Ausgang des Decodierers 77 zur Verfügung stehen. Es ist ebenfalls darauf hinzuweisen, daß in gewissen Fällen die Entscheidungseinheit DM nicht mit der Entscheidungslogik ausgebildet sein muß, die jeweils den Schätzwert von ä₀ abgibt, und mit einem Decodierer, der die Komponenten Jc₀ und>₀ zur Verfugung stellt. Wenn z.B. die Phase des gesendeten Signals zu den einzelnen Abtastzeitpunkten einen der vier Werte π/4, 3 π/4, 5 π/4, 7 π/4, d.h. X^y₀ = ± 1, annehmen kann, dann ließen sich die Werte X₀ und Ji₀ direkt durch Bestimmung des Quadranten, in dem der Näherungswert ä₀ gerade liegt, ermitteln. Wenn 0 <ä_n < π/2, dann ist X₀ =y₀= 1. Dieses Ergebais ließe sich durch einfache logische Schaltkreise bestimmen.

Die Recheneinheit CUkann z.B. die Torrn einer sogenannten CORDIC-Einrichtung annehmen, wie sie in der Arbeit »The CORDIC Trigonometrie Computing Technique« von Voider in IRE Transactions on Electronic Computers, September 1959, Seiten 330 bis 334, beschrieben wurde. Die CORDIC-Einrichtung ist eine spezielle Recheneinheit, die für die eingegebenen Werte X, Y und A die folgende Größe errechnet:

Q = k (X cos λ-Y sin A)

Darin ist k eine Konstante.

Wenn bei der vorliegenden Erfindung die Werte Au₀, Av₀ und 0_O einer CORDIC-Einheit zugeführt würden, ergäbe sich an deren Ausgang der Wert:

Jv₀ cos Q₀ - Au₀ sin O₀

Dies ist entsprechend Gleichung (22) gleich sin (0_O - O₀)-

Anschließend an die Beschreibung des allgemeinen Aufbaues des Entzerrers nach der vorliegenden Erfindung gemäß F i g. 6 wird nun das Verfahren beschrieben, nach dem die Werte der abwägenden Koeffizienten C_x, ..., C,_vund D),..., £>,_veingestellt werden können, um die Wirkungsweise des Entzerrers kontinuierlich zu optimieren. Mit anderen Worten: Der Wert von ä₀ soll so nah wie möglich dem Werta₀ der Phase des übertragenen Signals genähert werden.

Angenommen, daß die Werte der abwägenden Koeffizienten unsauber eingestellt wären. Zum Zwecke der Berechnung des entsprechenden Fehlers, der dem Koeffizienten D₁ mit /= 1, 2, ..., N anhaftet, ist es bequem, den Wert

₅₅

(djc₀ sin Q₀ - d.y₀ cos 0_O)
(x-, cos Θ_ο+.p-, sin 0_O)

(26)
(27)

zu korrelieren, wobei Ux₀ und d_y₀ die Differentiale der Komponenten x₀ und >'„ des übermittelten Signals sind, welche die X₀ ^uncl Vn anhaftenden Fehler als Ergebnis unsauberer Einstellung der Koeffizienten sind.

Eine solche Korrelation wird üblicherweise geschrieben als:

(d.v„sin ©π - dV_ncos O_n)Cv. ,cos 0,, +v_,sin Q_n)

(28)

22

Der waagerechte Strich kennzeichnet den zeitlichen Durchschnitt des Produktes der beiden Klammenuisdrücke.

Im Zusammenhang mit dem Vektordiagramm gemäß Fig. 3 wurden die Gleichungen (7) und (8) betrachtet, die hier noch einmal angegeben werden sollen:

(8') die Differentiale geschrieben werden, ergibt sich d.v₀ = di/₀ - d (/Jn_n) (29)

.vn = dvf, - d (/Jv₀)

(30)

H₀ = A₁, + J U_n
^VY> - Vn + J V_n

Wenn die Komponenten H_n und v„ des empfangenen Signals unabhängig vom Wert der abwägenden Koeffizienten sind, sind di/,, = 0 und dv,-. = 0. Die Gleichungen (29) und (30) reduzieren sich dann auf:

Dafür kann geschrieben werden:

.V₀ = Iz₀ - Ji/_n (7')

.Vo ⁼ V₀ - Jv₀ (8')

Wenn für die Ausdrücke in den Gleichungen (7') und UX_n = -d MlZn)

Uy_n = -d (Jv₀)

(31) (32)

Da die Differentiale d (JiZ_n) und d(Jv„) fur dii Fehler stehen, die die Komponenten des Vektors Ef beeinflussen, die durch den kreuzgekoppelten Entzer rer 77 abgegeben werden, kann geschrieben werden

und

d (JiZ₀) = λ·., (IC +v , dO, + ... + .ν. ν dCv+v-.v dD_s d (Jv₀) = y , dC, - .ν., dD, + ... + V-.v dC_v - .v.._v dD_v

d.v„ = -ν, dC, -y., dD, - ... -x__vdC\ -y.._vdZ>_v d.iv, = -v , dC, +.v_, dD, -...-.ν ._v dC_v + .v_._N aD_s

oder

(33) (34)

(33') !34')

(35)

d.\i, = Σ (x-,AD, -v-, dC₁)

(36)

Wenn in (28) d.v„ und d.r_n durch ihre Größen in den Gleichungen (35) und (36) ersetzt werden, dann wird dii Korrelation (28) zu:

(d.Yn sin 0_O - d.Hi cos 0_n) Cv.., cos 0_P + >·., sin 0„;

Γ Σ ^(x-· ^{d c}< ^{+ v}' ' ^d A) l· sin Q_n - X (Λ-, dD₁ -y... dC₁) cos 0_OJ (.v_, cos 0,-, + y., sin 0_O) Da die Werte .v... und y_ als Zufallswerte aufzufassen sind, sind nur die Ausdrücke

χ-, χ., und .ί'-,ν-.. im zweiten Teil der Gleichung (37) von Null verschieden. Wenn weiter angenommen wird, daß

X-. x-, = V-, V-, = K = positive Konstante, läßt sich die Gleichung (37) vereinfachen zu:

(d.xn sin 0,-,-d.H, cos 0_O) (*_,- cos 0_o+y-, ^s'ⁿ Entsprechend ergibt sich:

KaD₁

(d.vo sin 0n-d>t, cos Q_n) (x-, sin 0_o->"-, cos 0_O) = -KdC₁ Entsprechend (5) und (6) läßt sich schreiben:

(37)

d_M;, = COS-V, d.X

(38)

(39)

(40) (41)

Wenn keine Auswertiingsfehler vorliegen, das heil.U. daIi x,, x_M. d.inn können die Cileicluniucn (40) und (41) geschrieben werden als:

el .ν,, - -sin \, d x,
el ι;, - cos x,, (I \,,
Die ^fileichungen (38) und (39) werden dann:

kai),=- ix . cos <9,, -+-.ν sin (-),,) cos (On - v.)

(42)

kdC = (x sin0, - >■ cos Θ,,) cos ((■),, - χ,,) d x,,

Die Grotten d C, und d I). die die den Koeffizienten C und /.', anhaftenden Hehler darstellen, stehen ebenfalls < stellvertretend für Werte, um die die Koeffizienten zu verändern sind, um eine einwandfreie Einstellung zu .•r/k¹ n.

Die Cücichüngcn (42i und H.'· ■ be.-.timnien diis Keeffizienteneinslellungsvertahren. Die Werte dC, und d D. ji können direkt entsprechend <43) und (42) gewonnen worden. Mies, was da/u nötig ist. ist auf herkömmliche Weise die Vorkehrung einer Hinrichtung zur Bereitstellung der Differenz ((9, - x,,j. ein Konverter zur Gewinnung von COS(O₁₁-X₁,). eine Einrichtung zur Bestim- _· mutig des Wertes von d a„ aus d a_u = v, - x₍„ ein Satz von Multiplizierern und Addierern, die so angeordnet sind, daß sie die Produkte der Ausdrücke unter den horizontalen Linien in den Gleichungen (42) und (43(abgeben, zwei Digitalintegratoren zur Bildung des zeitlichen Mit- j< (13)

tels aus diesen Produkten und Hinrichtungen zur Variierung der Werte von C und D. um die Werte d C, und d£>,.

Praktisch kann dazu eine sogenannte Null-Zwangseinstellung verwendet werden. Eine solche Lösung, die nur die Vorzeichen der Ausdrücke (42) und (43) beachte!, !S! in frvlpprwlpn Arbeiten beschrieben:
»Technique for Adaptive Equalization of Digital Communication Systems« von Lucky, im Bell System Technical Journal. Februar 1966. Abschnitt IV. Seiten 255 bis 286, und

»Λ Simple Adaptive Equalizer for Efficient Data Transmission« von Hirsch und Wolf, in Wescon Technical Papers. Teil IV, 1969.

Diese Lösung b nutzt die Variierung der Werte C, und D als Funktion de; Vorzeichen der Größen dC, und dD„

Aus den Gleichungen (42) und (43) ergeben sich:

sign IdD₁) = sign (.ν cos ι% -¹ ν., sin 0_fl) sign [cos (0„ - ν,)] sign (d.x_n)

sign (dC) = sign (.ν sin 0„-_r , cos 0,,) sign [cos (Θ,,-σ,,)] sign (du,,)

(44)

(45)

Es läßt sich »sign [UiD₁ + C,)]« und »sign [d(D, - C )]« anstelle von »sign (d D,)« und »signfdC,)« verwenden. Dann ergibt sich:

sian [d(D -C)] = sign [cos (Θ,,-ά,,)] sign [(.v_,.-\\ ,) cos Θ,, + (.ν., + ν.,) sin 0_n] sign (dff_n) (46)

sign [d(D,- C)] = sign [cos (Θ,.,-ά_η)] sign [(.v_,+ v_,) cos 0_n + (j'.,-x..,) sin 0_n] sign (de,,) (47)

Praktisch gilt: -,τ/2 < (0_o-ä_o) < + .τ/2; das Vorzeichen von cos (Θ₀-ΟΌ) ^ist 'ⁿ diesem Bereich positiv. Die Gleichungen (46) und (47) lassen sich dann reduzieren auf:

sign [d(D,+ C)l = sign [(.v_,->■_,) cos 0_O + (.v_,+>■_,) sin 0_O] sign (de₀)

sign Id(D₁-C,)] = sign [(.v_,+>·_,) cos O₀ + (v-,·-·*-,-) ^siri Θ_ο] sign (da,,)

(48)

(49)

Die Gleichungen (48) und (49) definieren das Einstellverfahren für die abwägenden Koeffizienten auf der Grundlage der Null-Zwangseinsteilung.

In F i g. 7 ist als Beispiel eine Ausführung der Koeffizienten-Einstellungseinrichtung dargestellt, die die nach (48) und (49) definierte Null-Zwangseinstellung verwendet. Um die nachfolgende Beschreibung dieses

Wenn x_, - >>_, = O ist, ergibt sich:

Ausführungsbeispiels zu vereinfachen, soll angenommen werden, daß die Phase des übertragenen Signals vier vorgegebene Werte annehmen kanu und daßx-_hy-i = + 1 ist. Ebenfalls zur Vereinfachung der Darstellung sind nur die Einstellkxeise für ein Koeffizientenpaar wie z.B. C₁ und Z)₁ in Fig. 7 dargestellt. Die Bedingung .r__r j_, = ± 1 modifiziert die Gleichungen (48) und (49).

sign [(x_,-y_,) cos

0_O + (x-j+y-,) sin 0_O] sign (Ua₀) = sign (je,,) sign (sin Θ_ο) sign (da₀)

(50)

sign [(x_,+>>_,) cos θ₀ + Cp_,-Jt__f) sin 0_O] sign (da„) = sign (p_,) sign (cos 0_O) sign (dar₀) Wenn x_, + JL₁ = O ist, ergibt sich:

sign [(χ. _:-y-i) cos 0,, + (x_,·+.?_,.) sin 0„] sign (da₀) = sign (χ.,) sign (cos θ₀) sign (da₀) und

sign [(x_,+ji_,) cos 0_n + CP_,-x_w) sin 0_O] sign (dar„) = sign (> >.,) sign (sin 0_O) sign (da₀)

(51)

(52)

(53)

Es sollen nun Einrichtungen zur Abgabe »sign [d (D₁ + C,)]« und »sign [d (D, - C,)]« entsprechend Gleichungen (48) und (49) beschrieben werden unter Verwendung der Gleichungen (50) bis (53).

Die /-ten Abgriffe der Verzögerungsleitungen 82 und 87 sind mit den beiden Eingängen eines Antivalenz-ODER-Glieds 96 verbunden, dessen Ausgang direkt mit dem ersten Eingang zweier UND-Glieder 97 und 99 verbunden ist. Der Ausgang des Antivalenzgliedes 96 ist des weiteren über einen Inverter / mit dem ersten Eingang zweier weiterer UND-Glieder 98 und 100 verbunden. Die zweiten Eingänge der UND-Glieder 97 und 100 sind mit der Leitung 65 aus Fig. 6 verbunden, die zweiten Eingänge der UND-Glieder 98 und 99 dagegen mit der Leitung 64 aus F i g. 6. Die Ausgänge der UND-Glieder 97 und 98 sind mit den Eingängen eines ODER-Glieds 101 verbunden. Die Ausgänge der UND-Glieder 99 und 100 sind mit den Eingängen eines ODER-Glieds 102 verbunden. Der Ausgang des ODER-Glieds 101 führt zu einem Eingang eines Antivalenz-Inverters 103, dessen anderer Eingang mit dem /-ten Abgriff der Verzögerungsleitung 87 verbunden ist. Der Ausgang des ODER-Glieds 102 fuhrt zu einem Eingang eines weiteren Antivalenz-Inverters 104, dessen anderer Eingang mit dem /-ten Abgriff der Verzögerungsleitung 82 verbunden ist. Die Ausgänge der Antivalenz-Inverter 103 und 104 sind jeweils mit dem ersten Eingang eines Paares von Antivalenz-ODER-Gliedern 105 oder 106 verbunden, deren zweite Eingänge mit dem Ausgang eines Binärsubtrahierers 107 verbunden sind, dessen + und -Eingänge über die Leitungen 75 und 78 von Fig. 6 gespeist werden. Die Ausgänge der Antivalenz-ODER-Glieder 105 und 106 sind mit dem Eingang je eines zweier Digitalintregatoren 108 und 109 verbunden, die im Ausführungsbeispiel aus zwei umkehrbaren Binärzählern bestehen. Die Ausgänge dieser Digitalintegratoren sind mit dem Eingang je eines zweier umkehrbarer Zähler 110 und 111 verbunden. Der Ausgang des Zählers 110 führt zu einem +Eingang eines Binäraddierers 112, dessen anderer +Eingang mit dem Ausgang des Zählers 111 verbunden ist. Der Ausgang des Zählers 111 ist des weiteren zum -Eingang eines_v Binärsubtrahierers 113 geführt, dessen +Eingang mit dem Ausgang des Zählers 110 verbunden ist. Die Ausgänge der beiden Blöcke 112 und 113 führen zu je einem Durch-Zwei-Teiler 114 bzw. 115. Der Ausgang des Teilers 114 führt zum zweiten Eingang der beiden Multiplizierer 85-/ und 90-/ gemäß F i g. 6; der Ausgang des Teilers 115 ist dagegen mit dem zweiten Eingang der Multiplizierer 83-i und 88-/ gemäß Fig. 6 verbunden. Praktisch können die Durch-Zwei-Teiler 114 und 115 einfach aus einem Binärregister bestehen. Die Teilung durch zwei wird durch bekannte Verschiebung des Registerinhalts um eine Position nach den niedrigstelligen Bits hin durchgeführt.

Nun sollen die Funktionen der Schaltkreise gemäß Fig. 7 erläutert werden. Die Schätzwerte Jc_, und j>_, sind an den /-ten Abgriffen der Verzögerungsleitungen 82 und 87 verfügbar und werden mittels des Antivalenz-ODER-Glieds 96 verglichen. +1 oder -1 sollen als x_, und jL, für jeweils einen hohen oder einen abgesenkten Pegel an den Abgriffen stehen.

Wenn x_, - JL, = 0 ist, dann ist der Ausgang des Antivalenz-ODER-Glieds 96 auf dem abgesenkten Pegel, so daß die UND-Glieder 97 und 99 gesperrt sind, wohingegen die UND-Glieder 98 und 100 durchlässig sind. Die über die Leitung 64 ankommende Information »sign (cos 0_O)« gelangt zum Eingang des Antivalenz-ODER-Inverters 1C3 über das UND-Glied 98 und das ODER-Glied 101. Angenommen, daß »sign (cos 0_O)« auf dem abgesenkten oder auf dem angehobenen Pegel ist; je nachdem, ob sign (cos 0_O) positiv oder negativ ist. Der Antivalenz-Inverter 103, dessen einem Eingang die Information »sign ÖL,)« zugeführt wird, d.h., ein angehobener oder ein abgesenkter Pegel, je nachdem, objL, = +1 oder -1 ist, gibt das Produkt »sign (j.,) sign (cos 0_O)« ab. Das Vorzei.chen »sign« dieses Produktes wird dargestellt durch einen abgesenkten Pegel oder einen angehobenen Pegel, je nachdem, ob das Produkt positiv oder negativ ist. Das »sign (dar₀)« wird als Vorzeichenausgangssignal des Subtrahierers 107 gewonnen, dessen + und -Eingängen die Werte ä₀ und ä₀ zugeführt werden. Der Subtrahierer 1υ7 errechnet die Differenz (ä₀ - ä₀), die als d a₀ angenommen wird. Der Vorzeichenausgangspegel des Subtrahierers 107 wird einen abgesenkten oder einen angehobenen Pegel annehmen; je nachdem, ob die Differenz negativ oder positiv ist. Das Produkt »sign (jL,·) sign (cos 0_O)« und die Information »sign (d cto)« werden zusammen im Antivalenz-ODER-Glied 105 multipliziert, wobei das Produkt »sign CP.,) sign (cos 0_O) sign (da₀)« gebildet wird.

Dieses letztgenannte Produkt wird dem Digitalintegrator 108 zugeführt, der die Information »sign [d(jD, + C,)]« entsprechend den Gleichungen (48) und (50) bildet. Diese Information wird zur jeweiligen Nachstellung des Wertes (D, + C,), der im umkehrbaren Zähler 110 gespeichert ist, benutzt. In ähnlicher Weise wird die Information »sign [d(Z), - C,)]« dem Integrator 109 zugeführt und dient zur Nachstellung des Wertes (D,-Ci) im umkehrbaren Zähler 111.

Wenn x_,+y., = 0 ist, erscheinen »sign [d(D,+ C,)]« und »sign [d(D, - C,)]« an den Ausgängen der Digitalintegratoren 108 und 109. Diese Ergebnisse werden durch Anwendung der Gleichungen (52) und (53) ermittelt. Die Werte (D,+ C₁) und (D, - C₁-), die in den Zählern 110 und 111 gespeichert stehen, werden den Eingängen des Addierers 112 zugeführt, der daraus den Wert 2 D, bildet. Dieser Wert 2 D, wird dem Eingang des Durch-

Zwei Teilers 114 zugeführt, der nach Division den abwägenden Koeffizienten D, zur Verfugung stellt, der seinerseits dem zweiten Eingang der Multiplizierer85-/ und 90-/ zugeführt wird. Die Werte (O,+ C₁) und (D, - C₁) werden des weiteren dem + und -Eingang des Subtrahieren 113 zugeführt, der an seinem Ausgang den Wert 2 C₁ abgibt. Dieser Wert wird dem Eingang des Durch-Zwei-Teilers 115 zugeführt, der daraus den abwägenden Koeffizienten C, bildet, der seinerseits dem zweiten Eingang der Multiplizierer 83-/ und 88-/ zugeführt wird.

Wie erwähnt, enthält die F i g. 7 nur die Einstellkreise für ein einziges Koeffizientenpaar C, und D,. Praktisch werden die Werte sämtlicher Koeffizienten laufend auf den neusten Stand gebracht. Die Schaltkreise gemäß r F i g. 7 müssen entsprechend oft wiederholt vorgesehen werden, so daß der Berechnung sämtlicher äquivalenten Paare Genüge getan werden kann. Andererseits könnten auch die Schaltkreise gemäß Fig. 7 zeitmultiplex verwendet werden, um die Koeffizientenpaare zeit- ;n lu'h aufeinanderfolgend zu korrigieren.

In Fig. 8 ist als Beispiel eine Digitalausführung der Entscheidungslogik dargestellt, die in Fig. 6 als Block 74 enthalten ist. Aus Vereinfachungsgründen soll im folgenden angenommen werden, daß die Phase des über- ?=. mittelten Signals wiederum einen von vier Bezugswerten o, mit./ = 1, 2, 3, 4 annehmen kann. Wie bereits erläutert, ist die Grundaufgabe der Entscheidungslogik 74 der Vergleich des Näherungswertes ä₀ vom Subtrahierer 71 mit sämtlichen mögLjhen Werten Oj und das -,n Auswählen des ä₀ nächsten a)-Weites. Der ausgewählte Wert ergibt den Schätzwert ä₀ des Wertes a₀ der Phase des übermittelten Signals. Der Wert ä₀ wird über die Leitung 73 dem +Eingang eines Binärsubtrahierers 116 zugeführt, dessen -Eingang aufeinanderfolgend über r, eine Leitung 117 die Werte a, mity = 1, 2,3,4 zugeführt werden, die im Speicher 118 stehen. Der Subtrahierer 116 gibt aufeinanderfolgend die Werte <5, = \ä₀-eternit j

= 1 4 ab, wobei die beiden senkrechten Striche den

absoluten Wert der Differenz (O₀-Or,) für O₁ bezeich- jo nen. Die Werte <5,, <5₂, ö\ und <5₄ werden aufeinanderfolgend dem Eingang einer Verzögerungsleitung 119 mit drei Grundzellen zugeführt, deren jede eine Verzögerung r aufweist; τ ist das Zeitintervall zwischen dem Auftreten von zwei aufeinanderfolgenden Werten O₁ am ■»<; Ausgang des Subtrahierers 116. Die Verzögerungsleitung 119 hat vier Abgriffe mit r Abstand. Der erste Abgriff ist der am Ausgang der Verzögerungslei tung 119 und ist mit den +Eingängen von drei Binärsubtrahiersrn 120,121,122 verbunden, deren -Eingänge mit dem zweiten, dritten und vierten Abgriff der Verzögerungsleitung 119 verbunden sind. Der zweite und dritte Abgriff führen des weiteren zu den + und -Eingängen eines Binärsubtrahierers 123. Die zweiten und vierten Abgriffe führen zum + und -Eingang eines Binärsubtrahierers 124, wohingegen der dritte und vierte Abgriff mit dem + und -Eingang eines Binärsubtrahierers 125 verbunden sind. Die Ausgänge der Subtrahierer 120, 121 und 122 sind mit drei Eingängen eines UND-Glieds 126 verbunden. Der Ausgang des Subtrahierers 120 ist des weiteren über einen Inverter / mit einem der Eingänge eines UND-Glieds 127 verbunden, dessen andere beiden Eingänge mit den Ausgängen der Subtrahierer 123 und 124 verbunden sind. Die Ausgänge des Subtrahierers 121 und 123 sind über ein Paar von Invertern / mit zwei der Eingänge eines UND-Güeds 128 verbunden, dessen dritter Eingang direkt mit dem Ausgang des Subtrahierers 125 verbunden ist. Di^ A usfeär-se. der Subtrahierer 122, 124 und 125 sind über drei Inverter / mit den drei Eingängen eines UND-Glieds 129 verbunden.

Der Ausgang des Speichers 118 ist des weiteren über eine Leitung 130 rr.il dein Eingang einer angezapften Verzögerungsleitung 131 verbunden, die der Verzögerungsleitung 119 identisch aufgebaut ist Der erste, zweite, dritte und vierte Abgriff der Verzögerungsleitung 131 sind jeweils mit dem ersten Eingang je eines von vier UND-Gliedern 132, 133, 134 und 135 verbunden. Die Ausgänge der UND-Glieder 126 bis 129 sind jeweils mit je einem zweiten Eingang der UND-Glieder 132 bis 135 verbunden. Die Ausgänge der UND-Glieder 132 bis 135 führen zu den vier Eingängen eines ODER-Glieds 136, dessen Ausgang den Ausgang der Entscheidungslogik 74 bildet und über die Leitung 76 entsprechend Fig. 6 weitergeführt ist.

Die Funktionen der Entscheidungslogik 74 gemäß Fig. 8 sollen nun beschrieben werden. Die vorerwähnten Größen <51, <5₂.<5.i und <5₄ werden aufeinanderfolgend dem Subtrahierer ί 16 entnommen und dem Eingang der Verzögerungsleitung 119 zugeführt. Die Ausgänge der UND-Glieder 126 bis 129 werden durch herkömmliche, in der Figur nicht dargestellte Schaltmittel gesperrt, bis der erste Wert ö, am Ausgang der Verzog > rungsleitung 119 austritt, wobei die Größen ö₂, (5₃ und <5₄ am zweiten, dritten und vierten Abgriff anstehen. Aufgrund der voranstehend beschriebenen Verbindungen zwischen den Abgriffen der Verzögerungsleitung 119 und den Eingängen der Subtrahierer 120 bis 125 geben diese Subtrahierer die Differenzen <5, -<5₂. δ ι - δ), δ, - <5₄, O₂ - δ_}, δ2 - <5₄ und δ, - <5₄ ab. Die Vorzeichen der Subtrahiererausgangssignale werden allein benutzt, wobei tine 1 oder eine 0 abgegeben wird; je nachdem, ob die Differenz negativ oder positiv ist. Wenn alle Differenzen ö, -δ₂. δ\ -<5₃ und <5, — <5₄ negativ sind, bedeutet dies, daß (5, seinen kleinsten Wert hat und daß α, als Bezugsgröße am nächsten dem Wert ä_f, kommt. Ein Bit 1 erscheint dann an den Ausgängen der Subtrahierer 120 bis 122 und des UND-Glieds 126. Ein I-Bit, das am Ausgang voi. 126 erscheint, bedeutet, daß α·, der am nächsten dem Phasenwert ä₍, kommende Bezugswert ist. In ähnlicher Weise bedeutet ein Bit 1 vom Ausgang des UND-Glieds 127, 128 oder 129, daß a₂, a_} oder σ₄ als nächstkommender Bezug· vert zu betrachten ist. Es läßt sich ebenfalls erkennen, daß jeweils nur eines der UND-Glieder 126 bis 129 ein Bit 1 abgeben kann. Die Bezugsphasenwerte β,, a₂, a₃ und α_Λ werden dem Eingang der Verzögerungsleitung 131 zugeführt und zwar gleichzeitig dann, wenn die Werte <5], <5₂, δ_} und <5₄ dem Eingang der Verzögerungsleitung 119 zugeführt werden. Die Ausgänge der UND-Glieder 132 bis 135 werden ebenfalls dicht gehalten, bis a_x am ersten Ausgang der Verzögerungsleitung 131 ansteht. Wenn σ, dort verfügbar ist, stehen a₂, a₂ und a_t am zweiten, dritten und vierten Abgriff an. - Angenommen, δ-, sei nun minimal, d.h. a₃ ist der ä₀ am nächsten kommende Bezugswert: Ein Bit 1 erscheint am Ausgang des UND-Glieds 128 und bereitet das UND-Glied 134 vor, womit der Wert a₃ vom dritten Abgriff der Verzögerungsleitung 131 über das ODER-Glied 136 zur abgehenden Leitung 76 übermittelt wird. Somit steht der Schätzwert ä₀ der Phase des empfangenen Signals zur Abtastzeit r₀ über die Leitung 76 an.

Es möge abschließend darauf hingewiesen werden, daß das vorbeschriebene Prinzip der Entscheidungslogik 74 gemäß Fig. 8 selbstverständlich auch für andere Bezugswertmengen als 4 verwendbar ist.

Hierzu / Kistt Zeichnungen

Claims (1)

1. Patentansprüche:

   1. Verfahren zur Entzerrung der Empfangäsignale eines digitalen Datenübertragungssystems mit digitaler Phasenmodulation, dessen Übertragungskanal Phasen- und Amplitudenverzerrungen verursacht, wobei ein zu einem gegebenen Zeitpunkt empfangenes Signal die Summe eines gesendeten Signals und eines Störsignals darstellt, das seinerseits die Summe von Phasen- und Amplitudenverzerrungen ist, gekennzeichnet durch die folgenden Verfahrensschritte:

   a) Bestimmung des Werts 0_O der Phase des empfangenen Signals zur Abtastzeit /₀,

   b) Umsetzung des Phasenwerts 0_O in die trigonometrischen Funktionen cos 0_O und sin 0_O,

   c) Ableitung eines Phasenfehlersignals (0_O - ä₀), das als

   (Q₀- Ci₀) = arc sin (Jv_, cos Q₀-Au^ sin 0„)

   definiert ist, wobei Ji/., und Jv., Näherungswerte der Inphasen- und Quadraturkomponente des Störsignals im empfangenen Signal zur vorhergehenden Abtastzeit t._t sind,
   d) Subtrahieren des Phasenfehlersignals vom Phasenwert 0_O zur Ableitung eines Phasennäherungswertes ä₀ des gesendeten Signals,
   e) Verwendung des Phasennäherungswertes ä₀ zur Auswahl eines diskreten Wertes ar_a aus einer gespeicherten Anzahl solcher Werte, wobei der ausgewählte Wert einen wahrscheinlichen Phasenwert des gesendeten Signals zur

   to Abtastzeit /„ darstellt,

   f) Messung der Näherungswerte Au₀ und Jv₀ der Inphasen- und Quadraturkomponente des Störsignals im empfangenen Signal durch Zuordnen eines geschätzten Wertes X₀ und y₀ der Inphasen- und Quadraturkomponente des gesendeten Signals zum diskreten Wert ä₀, Filtern von Jc₀ und.P₀ in an sich bekannter Weise in einem kreuzgekoppelten Entzerrer, und ferner Einstellen seiner Übertragungsgänge mittelst des Phasennäherungswertes ä₀ und des ge

   schätzten Wertes ä₀.

   2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Filterung der Werte Jc₀ undy₀ durch einen komplexen kreuzgekoppelten Entzerrer (18, 81) erfolgt, der die Näherungswerte Au₀ und Jv₀ nach den folgenden Beziehungen abgibt:

   Ju₀

   Jv₀ = >L,C, -x-_iD_l + · · · +y-,C,-x-

   i + ■ ■ ■+x__NC_N+y._sD_N i+ ■ ■ · +j)-,vC,v-Jc_,vAv

   mit x_, x_,_v und >>., y~s ^a's Komponenten

   der geschätzten Phasenwerte dsr zu den Nvorangehenden Zeiten gesendeten Signale und den abwägenden Koeffizienten C₁ und D₁ mit ι = 1, ..., M.

   3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Werte der abwägenden Koeffizienten C₁ und Dj des komplexen kreuzgekoppelten Ent- zerrers (18,81) so eingestellt werden, daß der Näherungswert ä₀ sich so weit wie möglich dem Phasenwert a₀ des gesendeten Signals nähert.

   4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die abwägenden Koeffizienten C, und Dj mit /= 1,..., N durch Veränderung um Werte d C₁ und UD₁ eingestellt werden, wobei diese Veränderungswerte durch die folgenden Beziehungen gegeben sind:

   KdD/ = (χ., cos Q₀ +y-i sin 0_O) cos (0_O - ä₀) d ^₀ KAC₁= (i:_, sin Q₀-y-j cos 0_O) ccs (0_ο-ά_ο) do-₀

   mit da₀, das für den Fehler des Phasenwerts a₀ des gesendeten Signals steht, K, einer positiven Konstante, und der waagerechten Linie, die markiert, daß es sich beim unter ihr stehenden Wert um dessen zeitlichen Mittelwert handelt.

   5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die abwägenden Koeffizienten C, und D₁ mit 1=1,...,/V durch Veränderung entsprechend den jeweiligen Vorzeichen der Veränderungswerte d(D,±C,) eingestellt werden, wobei diese Vorzeichen durch die folgenden Beziehungen gegeben sind:

   sign Id(D₁+C₁)] = sign [(x^-y.,) cos Q₀ + (x.,+ j>-,) sin 0_O] sign (da₀) sign Id(D₁-C₁)] = sign [(*_,+$_,) cos 0_o + (p_,-*_,) sin 0_O] sign (da₀)

   mit da₀, das für den Fehler des Phasenwerts a₀ des gesendeten Signals steht, und der waagerechten Linie, die markiert, daß es sich beim unter ihr stehenden Wert um dessen zeitlichen Mittelwert handelt.

   6, Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorgenannten Ansprüche, mit einem rückgekoppelten Entzerrer, gekennzeichnet durch

   einen Eingang (Leitung 56'), über den der Phasenwert S_n des zur Zeit I_n empfangenen verzerrten Signals zuführbar ist.

   60

   eine Recheneinheit (CU), deren Eingängen die Werte 0_O, Au₀ und Jv₀ zufuhrbar sind und die die Werte der Funktion sin (0_o-ä_o) entsprechend der folgenden Beziehung abnehmbar macht:

   sin (Q_n-O₀) =

   cos Θ_η-

   sin 0_n,

   einen ersten Konverter (70) zur Umwandlung dieser Sinusfunktion in ihr Argument, den Phasenfehler (R_n-O₀),

   einen Subtrahierer (71) zur Subtraktion des Phasenfehlers (Θ_η-α,,) am ersten Konverter-

   ausgang vom Phasenwert O₀ am Eingang (Leitung 56') und zur Abgabe des Näherungswerts ä_n am Subtrahiererausgang,
   - eine Entscheidungseinheit (DM) zur Abgabe der Quadratur-Komponenten X₀ und y₀ des Schätzwertes ä₀ der Phase des zur Zeit I₀ gesendeten Signals, wobei diesem Schätzwert der Näherungswert ä_a zugrundegelegt ist, und
   einen komplexen kreuzgekoppelten Entzerrer (81), dem als Eingangssignale die Werte X₀ und ₎₀ y₀ zufühibar sind und an dessen Ausgang die Näherungswerte Ju₀ und Iv₀ als Komponenten des verzerrenden Signals abnehmbar sind.

   7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Entzerrer (81) folgende Elemente aufweist:

   Eine erste Verzögerungsleitung (82) mit N Abgriffen, die einen zeitlichen Signalabstand T im Abtastfoigetakt aufweisen, wobei dem Verzögerungsleitungseingang die Werte X₀ als Eingangssignale zugeführt werden,
   eine erste Anordnung von N Multiplizierern (83-/), deren erste Eingänge mit je einem der N Abgriffe der ersten Verzögerungsleitung (82) verbunden sind und deren zweiten Eingängen die Werte von //abwägenden Koeffizienten C₁, ..., C₁,..., C_n zugeführt werden,
   einen ersten Addierer (84), dessen N Eingänge mit den Ausgängen der Nersten Multiplizierer (83-/) verbunden sind,

   eine zweite Anordnung von N Multiplizierern (85-/), deren erste Eingänge ebenfalls mit den Λ^Γ Abgriffen der ersten Verzögerungsleitung (82) verbunden sind und deren zweiten Eingängen die Werte von /Vabwägenden Koeffizienten D₁, ..., Dj, ..., Dy zugeführt werden,
   einen zweiten Addierer (86), dessen /V Eingänge mit den Ausgängen der Nzweiten Multi- « plizierer (85-/) verbunden sind,
   eine zweite Verzögerungsleitung (87) mit N Abgriffen, die einen zeitlichen Signalabstand T im Abtastfolgetakt aufweisen, wobei der zweiten Verzögerungsleitung die Werte y₀ als Eingangssignale zugeführt werden,
   eine dritte Anordnung von N Multiplizierern (88-/), deren erste Eingänge mit den N Abgriffen der zweiten Verzögerungsleitung (87) verbunden sind und deren zweiten Eingängen die Werte der /Vabwägenden Koeffizienten C,,..., C₁, ..., Cy zugeführt werden,
   einen dritten Addierer (89), dessen NEingänge mit den Ausgängen der Ndritten Multiplizierer (88-/) verbunden sind,

   - eine vierte Anordnung von N Multiplizierern (90-/), deren erste Eingänge mit den /V Abgriffen der zweiten Verzögerungsleitung (87) verbunden sind und deren zweiten Eingängen die Werte der Wabwägenden Koeffizienten /),,..., D_n ..., D_n zugeführt werden,

   einen vierten Addierer (91), dessen //Eingänge mit den Ausgängen der ^vierten Multiplizierer (90-/) verbunden sind,

   - einen zusammenfassenden Addierer (92), dessen je ein Eingang mit dem Ausgang des ersten und des vierten Addierers (84, 91) verbunden ist und der an seinem Ausgang den Näherungswert Au₀ verfügbar macht, und

   - einen gemeinsamen Subtrahierer (94), dessen Plus-Eingang mit dem Ausgang des dritten Addierers (89) und dessen Minus-Eingang mit dem Ausgang des zweiten Addierers (86) verbunden ist und der an se^: .im Ausgang den Näherangswert ^v₀ verfügbiic nacht.

   8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Entscheidungseinheif (DM) eine Entscheidungslogik (74) zur Abgabe des Schätzwerts O₀ der Phase des zur Zeit t₀ gesendeten Signals unter Ableitung aus dem Näherungswert S₀ und einen Codekonverter (77) zur Umwandlung des Schätzwertes ä₀ in dessen orthogonale Quadraturkomponenten X₀ und y₀ aufweist.

   9. Schaltungsanordnung nach einem der Ansprüche 7 oder 8, gekennzeichnet durch Einstellmittel zur Wahl der abwägenden Koeffizienten C, und D₁ unter Veränderung dieser Koeffizienten mit Werten dCj und ADj, die durch die folgenden Beziehungen gegeben sind:

   x-j cos Q₀+y-, sin β₀) cos (Q₀-U₀) da₀

   KdC₁ = (χ./ sin 0_n - v_, cos θ₀) cos (Q₀ - a₀) d a₀

   mit da₀, das für den Fehler des Phasenwerts a₀ des gesendeten Signals steht, K, einer positiven Konstante, und der waagerechten Linie, die markiert, daß es sich beim unter ihr stehenden Wert um dessen zeitlichen Mittelwert handelt.

   10. Schaltungsanordnung nach einem der Ansprüche 7 oder 8, gekennzeichnet durch Einstellmittel zur Wahl der abwägenden Koeffizienten C, und D₁ unter Veränderung entsprechend den jeweiligen Vorzeichen der Veränderungswerte d(D,±C,), wobei diese Vorzeichen durch die folgenden Beziehungen gegeben sind:

   sign [d(D,+C₁)] = sign [(jc_,-/>_,·) cos 0_O+ (*-,·+.P-,) sin Q₀] sign (άα₀) sign [d(Di- Q] = sign p_,+j)-,) cos 0_O+ (p.,-*_,·) sin Q₀] sign (ca_n)

   mit d a,„ das für den Fehler des Phasenwerts a₀ des gesendeten Signals steht, und der waagerechten Linie, die markiert, daß es sich beim unter ihr stehenden Wert urn dessen zeitlichen Mittelwert handelt.

   11. Schaltungsanordnung mit einem Entzerrer nach Anspruch 10 für Übertragungen mit Vierphasenmodulation, bei der das gesendete Signal einen der Phasenwerte /r/4, 3-/4, 5-/4 oder 7-/4 zu jedeni Abtastzeitpunkt annehmen kann, gekennzeichnet durch einstellmittel für die abvväg';nden Koeffizienten C, und D₁ unter Variierung entsprechend den Vorzeichen der Werte d(D,±C,) unter Verwendung der folgenden Beziehungen:

   Bei

   sign [(λ-,-v ,) cos θ,ι + (.ν ,+y,) sin O₁₁] sign (do·,,) - sign (.χ _f) sign (sin O_n) sign (Ua_n)

   sign [(.v ,+y ,) cos Θ_η + (Ϋ ,-.<·_,) sin (9,,] sign ((Iw_nI - sign (r .) sign (cos W₁₁) sign (da,,) und bei

   χ.,+y , = O

   sign [(.ν , — ν ,) cos (-J_n+ (.ν ,+.Y₁) sin (9,,| sign ((Ia_n) = sign (.ν,) sig (cos (9„) sign (da,,)

   sign [(.ν ,+>".,) cos fln + O , ~x ,) sin (·?,,] sign (do·,,) = sign (v ,) sign (sin S_n) sign (d</.)

   12. Schaltungsanordnung nach einem der Λη- mung der folgenden Wer!« vorgesehen sind:

   Sprüche 6 bis 11, dadurch gekennzeichnet, daß ein

   zweiter Konverter (60) zur Umwandlung von O_n in sin {(■),, - ά₀) = Jv₁, cos B₁₁ - Äu_lt sin (■),,

   sin <9₀ und cos θ und Rechenmiiiei (63) zur Besiiiii- m.