JPH02177681A - 基準信号作成回路 - Google Patents
基準信号作成回路Info
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- JPH02177681A JPH02177681A JP1022941A JP2294189A JPH02177681A JP H02177681 A JPH02177681 A JP H02177681A JP 1022941 A JP1022941 A JP 1022941A JP 2294189 A JP2294189 A JP 2294189A JP H02177681 A JPH02177681 A JP H02177681A
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- 230000001447 compensatory effect Effects 0.000 abstract 3
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/473—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
-
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- H04N5/94—Signal drop-out compensation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は基準信号作成回路に関する。
（ロ）従来の技術
特開昭６１−２８８５７４号公報（ＨＯ４Ｎ５／１０）
には、複合同期信号のレベルに応じてアップ２／ダウン
カウンタの計数動作を制御し、このアップ／ダウンカウ
ンタの出力状態によって垂直同期信号を分離する同期分
離回路について開示がある。
には、複合同期信号のレベルに応じてアップ２／ダウン
カウンタの計数動作を制御し、このアップ／ダウンカウ
ンタの出力状態によって垂直同期信号を分離する同期分
離回路について開示がある。
（ハ）発明が解決しようとする課題
ところで、上記従来技術では垂直同期信号の分離につい
てだけが記載されている。しかし、実際ビデオテープレ
コーダ等の映像機器では同期信号の欠落補償の機能も必
要である。
てだけが記載されている。しかし、実際ビデオテープレ
コーダ等の映像機器では同期信号の欠落補償の機能も必
要である。
（ニ）課題を解決するための手段
本発明では、所定のクロック信号を計数し、複合同期信
号のレベルに基づきアップ、／ダウンの動作が制御され
るアップ／ダウンカウンタと、このアップ／ダウンカウ
ンタ出力が所定値以上となることに基づき垂直同期信号
を検出する手段と、リセットパルスによりスタートされ
るタイマと、タイマ出力と所定の設定値とを比較して、
補償垂直同期信号を作成する手段と、前記リセットパル
スとして、前記検出手段と補償手段の出力を出力するリ
セットパルス出力手段と、前記設定値を通常は、垂直同
期周期より少し長い周期とし、垂直同期信号が連続して
ある個数以上欠落したときには前記垂直同期周期に設定
する手段を備えている。
号のレベルに基づきアップ、／ダウンの動作が制御され
るアップ／ダウンカウンタと、このアップ／ダウンカウ
ンタ出力が所定値以上となることに基づき垂直同期信号
を検出する手段と、リセットパルスによりスタートされ
るタイマと、タイマ出力と所定の設定値とを比較して、
補償垂直同期信号を作成する手段と、前記リセットパル
スとして、前記検出手段と補償手段の出力を出力するリ
セットパルス出力手段と、前記設定値を通常は、垂直同
期周期より少し長い周期とし、垂直同期信号が連続して
ある個数以上欠落したときには前記垂直同期周期に設定
する手段を備えている。
（ホ）作 用
つまり、垂直同期信号が入力されているときには、垂直
同期周期より６少し長めの値が設定されていて、信号抜
は時に補償信号が作成される。同期信号の抜けがある個
数以上連続して欠落した場合には、垂直同期周期と等し
い周期で補償信号が出力されるので、同期信号の不入力
時には補償信号を基準信号として利用することができる
。
同期周期より６少し長めの値が設定されていて、信号抜
は時に補償信号が作成される。同期信号の抜けがある個
数以上連続して欠落した場合には、垂直同期周期と等し
い周期で補償信号が出力されるので、同期信号の不入力
時には補償信号を基準信号として利用することができる
。
（へ）実施例
以下、図面に従い本発明の詳細な説明する。
第１図は構成を示すブロック図である。図の実施例では
ビデオテープレコーダ（ＶＴＲ）におけるモータサーボ
回路（シンリダモータ、キャプスタンモータの回転を制
御する）をマイクロコンピュータにより実現するもので
ある。（例えば、三洋テクニカルレビｓ −ｖｏｌ、
１９ Ｎ１３１９８７ ＰＰ、 １８〜２４参照）。そ
して、同期分離等の機能を有するハードウェアが内部に
設けられており、第１図にこのハードウェアが示されて
いる。
ビデオテープレコーダ（ＶＴＲ）におけるモータサーボ
回路（シンリダモータ、キャプスタンモータの回転を制
御する）をマイクロコンピュータにより実現するもので
ある。（例えば、三洋テクニカルレビｓ −ｖｏｌ、
１９ Ｎ１３１９８７ ＰＰ、 １８〜２４参照）。そ
して、同期分離等の機能を有するハードウェアが内部に
設けられており、第１図にこのハードウェアが示されて
いる。
図において、（１）はマイクロコンピュータの複合同期
信号入力端子、（２）は整形アンプ、（３）は４Ｍ！ｌ
ｚのクロック信号を計数し、整形アンプ（２）からの複
合同期信号のレベルに応じてアップ／ダウン動作が制御
されるカウンタ、（４）は水平検出用アウトプットコン
ベアレジスタ（ＯＣＲ）ＩＤ）、（５）は垂直検出用ア
ウトプットコンベアレジスタ（ＯＣＲＶＤ）、（６）は
水平処理ブロック、（７）は垂直処理ブロックである。
信号入力端子、（２）は整形アンプ、（３）は４Ｍ！ｌ
ｚのクロック信号を計数し、整形アンプ（２）からの複
合同期信号のレベルに応じてアップ／ダウン動作が制御
されるカウンタ、（４）は水平検出用アウトプットコン
ベアレジスタ（ＯＣＲ）ＩＤ）、（５）は垂直検出用ア
ウトプットコンベアレジスタ（ＯＣＲＶＤ）、（６）は
水平処理ブロック、（７）は垂直処理ブロックである。
又、ＰＡＬ／ＮＴＳＣ判別ブロック（８）偶／奇フィー
ルド判別ブロック（９）を備えている。水平処理ブロッ
ク（６）では、第１ＡＮＤゲート（１０）、ＩＩＤマス
ク用Ｒ３−フリップ・７０ツブ（１１）、第１ＯＲゲー
ト（１２）、水平タイマカウンタ（１３）、第１水平〜
第４水平アウトプツトコンベアレジスタ（ＯＣＲ旧〜０
ＣＲＨ４）（１４）（１５）（１６）（１７）、５０％
デユーティの水平同期周期信号を出力するＨ５０出力Ｒ
３−フリップフロップ（１８）、疑似垂直同期周期信号
に利用する４、７５μｓのパルス巾を有する水平同期周
期の信号を出力する＊ＨＨ力Ｒ５−７リツプフロツプ（
１９）が設けられている。
ルド判別ブロック（９）を備えている。水平処理ブロッ
ク（６）では、第１ＡＮＤゲート（１０）、ＩＩＤマス
ク用Ｒ３−フリップ・７０ツブ（１１）、第１ＯＲゲー
ト（１２）、水平タイマカウンタ（１３）、第１水平〜
第４水平アウトプツトコンベアレジスタ（ＯＣＲ旧〜０
ＣＲＨ４）（１４）（１５）（１６）（１７）、５０％
デユーティの水平同期周期信号を出力するＨ５０出力Ｒ
３−フリップフロップ（１８）、疑似垂直同期周期信号
に利用する４、７５μｓのパルス巾を有する水平同期周
期の信号を出力する＊ＨＨ力Ｒ５−７リツプフロツプ（
１９）が設けられている。
０ＣＲ８１〜０ＣＲＨ４（１４）（１５）（１６）（１
７）は水平タイマカウンタ（１３） （４ＭＨｚのクロ
ックを計数し、第１０Ｒゲー） （１２）の出力でリセ
ットされる）の出力が供給されている。そして、自身に
設定された設定値を越えたときに、夫々の出力が■（レ
ベルとなる。具体的には、０ＣＲＨＩ（１４）には正常
な水平周期の１０２％に対応する値が、０ＣＲＨ２（１
５）には正常な水平周期の９０％に対応する値が、０Ｃ
ＲＨ３（１６）には正常な水平周期の５０％に対応する
値が、０ＣＲＨ４（１７）には正常な水平同期信号のパ
ルス幅に対応する値が設定されている。
７）は水平タイマカウンタ（１３） （４ＭＨｚのクロ
ックを計数し、第１０Ｒゲー） （１２）の出力でリセ
ットされる）の出力が供給されている。そして、自身に
設定された設定値を越えたときに、夫々の出力が■（レ
ベルとなる。具体的には、０ＣＲＨＩ（１４）には正常
な水平周期の１０２％に対応する値が、０ＣＲＨ２（１
５）には正常な水平周期の９０％に対応する値が、０Ｃ
ＲＨ３（１６）には正常な水平周期の５０％に対応する
値が、０ＣＲＨ４（１７）には正常な水平同期信号のパ
ルス幅に対応する値が設定されている。
０ＣＲＨＩ（１４）の出力は補償水平周期信号として第
１ＯＲゲート（１２）に供給される。０ＣＲＨ２（１５
）の出力はＨＤＤマスクＲ５−フリップフロップ（１１
）をリセットする。０ＣＲ１（３（１６）、０ＣＲ）１
４（１７）の出力は、夫々、Ｈ５０出力Ｒ８−フリップ
７０ツブ（１８）と＊Ｈ出出力Ｒ８−フリップフッツブ
１９）をリセットする。
１ＯＲゲート（１２）に供給される。０ＣＲＨ２（１５
）の出力はＨＤＤマスクＲ５−フリップフロップ（１１
）をリセットする。０ＣＲ１（３（１６）、０ＣＲ）１
４（１７）の出力は、夫々、Ｈ５０出力Ｒ８−フリップ
７０ツブ（１８）と＊Ｈ出出力Ｒ８−フリップフッツブ
１９）をリセットする。
第１ ＡＮＤゲート（１０）の他方の出力としてはＨＤ
ＤマスクＲ５−フリップ７０ツブ（１１）のＱ出力が供
給される。又、Ｈ２Ｏ及び＊ＨＨ力用Ｒ５−７リツプフ
ロツプ（１８）（１９）をセットするのは第１ＯＲゲー
ト（１２）の出力である。
ＤマスクＲ５−フリップ７０ツブ（１１）のＱ出力が供
給される。又、Ｈ２Ｏ及び＊ＨＨ力用Ｒ５−７リツプフ
ロツプ（１８）（１９）をセットするのは第１ＯＲゲー
ト（１２）の出力である。
ＰＡＬ／ＮＴＳＣ判別ブロック（８）は、水平同期信号
（第１ＯＲゲート（１２）出力）を計数するカウンタ（
２０）及び判別アウトプットコンベアレジスタ（２１）
を有する。
（第１ＯＲゲート（１２）出力）を計数するカウンタ（
２０）及び判別アウトプットコンベアレジスタ（２１）
を有する。
垂直処理ブロック（７）は水平処理ブロック（６）に近
い構造となっている。第２ Ａ Ｎ Ｄゲート（２２）
、第２ＯＲゲート（２３）、ＶＤマスク用ラフリップフ
ロップ２４）、垂直タイマカウンタ（２５）、第１〜第
４垂直アウトプツトコンベアレジスタ（ＯＣＲＶＩ〜０
ＣＲＶ４）（２６）（２７）（２８）（２９）、は水平
処理ブロック（６）に対応する。更に、外部入力を許可
する第３ＡＮＤ’７’−ト（３０）、ＶＤＤマスクＲ５
−７リツプフロツプ（２４）のセット入力を得るための
第３ＯＲゲート（３１）、ＶＤ補償Ｒ５−フリップ７０
ツブ（３２）、出力禁止用Ｒ５−フリップフロップ（３
３）、第４ＡＮＤ’７’−ト（３４）、外部ＶＤＤ出用
Ｒ３−７リツプ７０ツブ（３５）を有する。
い構造となっている。第２ Ａ Ｎ Ｄゲート（２２）
、第２ＯＲゲート（２３）、ＶＤマスク用ラフリップフ
ロップ２４）、垂直タイマカウンタ（２５）、第１〜第
４垂直アウトプツトコンベアレジスタ（ＯＣＲＶＩ〜０
ＣＲＶ４）（２６）（２７）（２８）（２９）、は水平
処理ブロック（６）に対応する。更に、外部入力を許可
する第３ＡＮＤ’７’−ト（３０）、ＶＤＤマスクＲ５
−７リツプフロツプ（２４）のセット入力を得るための
第３ＯＲゲート（３１）、ＶＤ補償Ｒ５−フリップ７０
ツブ（３２）、出力禁止用Ｒ５−フリップフロップ（３
３）、第４ＡＮＤ’７’−ト（３４）、外部ＶＤＤ出用
Ｒ３−７リツプ７０ツブ（３５）を有する。
そして、０ＣＲＶＤ（５）（７）出力が第２ＡＮＤ’Ｆ
’−ト（２２）の一方の入力となり、他方の入力はＶＤ
マスク用Ｒ５−７リツプ７０ツブ（２４）のＱ出力であ
る。垂直タイマカウンタ（２５）は、２ＭＨｚのクロッ
ク信号を計数し、第２０Ｒゲー） （２３）の出力でリ
セットされる。又、垂直タイマカウンタ（２５）の出力
は０ＣＲＶＩ −０ＣＲＶ４ （２６） （２７）（２
８）（２９）ニ夫々、供給されている。
’−ト（２２）の一方の入力となり、他方の入力はＶＤ
マスク用Ｒ５−７リツプ７０ツブ（２４）のＱ出力であ
る。垂直タイマカウンタ（２５）は、２ＭＨｚのクロッ
ク信号を計数し、第２０Ｒゲー） （２３）の出力でリ
セットされる。又、垂直タイマカウンタ（２５）の出力
は０ＣＲＶＩ −０ＣＲＶ４ （２６） （２７）（２
８）（２９）ニ夫々、供給されている。
各０ＣＲＶは、設定値と垂直タイマカウンタ（２５）の
出力値とを比較し、設定値以上となったときに出力を程
する。０ＣＲＶＩ（２６）には、通常の垂直同期周期よ
り２％長い値が設定されている。ただし、後述の様に、
垂直同期信号の欠落が長くなったときには、この設定値
は垂直同期周期に対応する値が設定される。０ＣＲＶ２
（２７）には後述の偶／奇フィールド判別のタンミング
を決定する値が設定されており、第２ＡＮＤゲート（２
２）の出力より少しおくれだタイミングである。０ＣＲ
Ｖ３（２８）は、垂直同期信号の補償を行なった直後信
号入力を禁止する期間を定める値が設定されている。こ
の値はＮＴＳＣで５ ｍｓ、 ＰＡＬで６ｍｓである。
出力値とを比較し、設定値以上となったときに出力を程
する。０ＣＲＶＩ（２６）には、通常の垂直同期周期よ
り２％長い値が設定されている。ただし、後述の様に、
垂直同期信号の欠落が長くなったときには、この設定値
は垂直同期周期に対応する値が設定される。０ＣＲＶ２
（２７）には後述の偶／奇フィールド判別のタンミング
を決定する値が設定されており、第２ＡＮＤゲート（２
２）の出力より少しおくれだタイミングである。０ＣＲ
Ｖ３（２８）は、垂直同期信号の補償を行なった直後信
号入力を禁止する期間を定める値が設定されている。こ
の値はＮＴＳＣで５ ｍｓ、 ＰＡＬで６ｍｓである。
また、０ＣＲＶ４（２９）にはマスク期間を定める値（
Ｎ［ＳＣで１５ｍ５． ＰＡＬで１８ｍ５）が設定され
ている。
Ｎ［ＳＣで１５ｍ５． ＰＡＬで１８ｍ５）が設定され
ている。
０ＣＲＶ ｌ （２６）（１）出力は第２ＯＲ’ｌｌ’
−ト（２３）、ＶＤＤ償検出用Ｒ５−７リツプ７０ツブ
（３２）のセット入力及び出力禁止用Ｒ３−７リツプフ
ロツプ（３３）のセット入力に供給される。０ＣＲＶ２
（２７）の出力は偶／奇フィールド判別ブロック（９）
に出力される。０ＣＲＶ３（２８）出力は出力禁止用Ｒ
５−フリップ７０ツブ（３３）のリセット入力及び第３
０Ｒゲート（３１）に入力される。
−ト（２３）、ＶＤＤ償検出用Ｒ５−７リツプ７０ツブ
（３２）のセット入力及び出力禁止用Ｒ３−７リツプフ
ロツプ（３３）のセット入力に供給される。０ＣＲＶ２
（２７）の出力は偶／奇フィールド判別ブロック（９）
に出力される。０ＣＲＶ３（２８）出力は出力禁止用Ｒ
５−フリップ７０ツブ（３３）のリセット入力及び第３
０Ｒゲート（３１）に入力される。
第３ＡＮＤゲーｔ−（３０）には第２ＡＮＤゲート（２
２）出力とＶＥＩ信号が供給される。第２ＡＮＤゲート
（２２）出力は第２０Ｒゲート（３１）に出力される。
２）出力とＶＥＩ信号が供給される。第２ＡＮＤゲート
（２２）出力は第２０Ｒゲート（３１）に出力される。
又、出力がＶＤマスク用Ｒ３−フリップフロップ（２４
）のセット入力となる第３ＯＲゲート（３１）には第２
ＡＮＤゲート（２２）出力も供給される。
）のセット入力となる第３ＯＲゲート（３１）には第２
ＡＮＤゲート（２２）出力も供給される。
ＶＤＤ償検出用Ｒ３−フリップフロップ（３２）のＪセ
ット入力には第２ＡＮＤゲート（２２）の出力が与えら
れる。第４ＡＮＤゲート（３４）の入力は出力禁止Ｒ５
−７リツプフロツプ（３３）のＱ出力と第２ＯＲゲート
（２３）出力である。
ット入力には第２ＡＮＤゲート（２２）の出力が与えら
れる。第４ＡＮＤゲート（３４）の入力は出力禁止Ｒ５
−７リツプフロツプ（３３）のＱ出力と第２ＯＲゲート
（２３）出力である。
外部ＶＤ検検出用Ｒ５−フリップフッツブ３５）のセッ
ト入力には０ＣＲＶＤ（５）出力が、リセット入力には
、ソフトウェアにより発生するクリア信号が与えられる
。このフリップフロップ（３５）の出力は外部ＶＤＤ出
用フラグ（ＶＥＸＦ）として利用される。
ト入力には０ＣＲＶＤ（５）出力が、リセット入力には
、ソフトウェアにより発生するクリア信号が与えられる
。このフリップフロップ（３５）の出力は外部ＶＤＤ出
用フラグ（ＶＥＸＦ）として利用される。
又、０ＣＲＶＤ（５）（ｒ）出力は、前述のカウンタ（
２０）をリセットする。
２０）をリセットする。
偶／奇フィールド判別ブロック（９）は第１、第２Ｄ−
７リツプフロツプ（３６）（３７）を備えている。
７リツプフロツプ（３６）（３７）を備えている。
第１Ｄ−フリップ７０ツブ（３６）はＨ５０信号のレベ
ルを０ＣＲＶＤ（５）の出力でラッチし、第２Ｄ−７リ
ツプフロツプ（３７）はＩＩＤフリップ７０ツブ（３６
）ノＱ出力を０ＣＲＶ２（２７）ノ出力テラッチシ、第
２Ｄ−７リツプフロツプ（３７）のＱ出力が判別出力と
なる。
ルを０ＣＲＶＤ（５）の出力でラッチし、第２Ｄ−７リ
ツプフロツプ（３７）はＩＩＤフリップ７０ツブ（３６
）ノＱ出力を０ＣＲＶ２（２７）ノ出力テラッチシ、第
２Ｄ−７リツプフロツプ（３７）のＱ出力が判別出力と
なる。
次に第２〜第９図に従い、動作を説明する。第２図は水
平処理ブロック（６）の動作を示す波形図、第３図〜第
５図は垂直処理ブロック（７）の動作を示す波形図、第
６図は要部動作を示すフローチャート、第７図は補償動
作を概略的に示す波形図である。
平処理ブロック（６）の動作を示す波形図、第３図〜第
５図は垂直処理ブロック（７）の動作を示す波形図、第
６図は要部動作を示すフローチャート、第７図は補償動
作を概略的に示す波形図である。
第２図（ａ）の様な複合同期信号がアップ／ダウンカウ
ンタ（３）に入力されると、カウント動作は（ｂ）に模
式的に示した様になり、０ＣＲ）ＩＤ（４）から（Ｃ）
の如き出力が程される。（ｄ）の如きマスク信号により
、結局第１ ＡＮＤゲート（１０）からは（ｅ）の出力
が得られる。（ｇ ）（ｈ ）（ｉ ）は夫々、０ＣＲ
Ｈ２（１５）、０ＣＲＨ３（１６）、０ＣＲＨ４（１７
）の出力であり、又Ｃｆ）は０ＣＲＨＩ（１４）の出力
である。
ンタ（３）に入力されると、カウント動作は（ｂ）に模
式的に示した様になり、０ＣＲ）ＩＤ（４）から（Ｃ）
の如き出力が程される。（ｄ）の如きマスク信号により
、結局第１ ＡＮＤゲート（１０）からは（ｅ）の出力
が得られる。（ｇ ）（ｈ ）（ｉ ）は夫々、０ＣＲ
Ｈ２（１５）、０ＣＲＨ３（１６）、０ＣＲＨ４（１７
）の出力であり、又Ｃｆ）は０ＣＲＨＩ（１４）の出力
である。
第１ ＡＮＤゲート（１０）の出力に抜けがある場合に
は、０ＣＲＨ２Ｃ１４）の出力が得られ抜けが補償され
る。（垂直同期信号の部分を参照）。又、Ｈ５０信号、
＊ＦＩ信号は（ｊ）（ｋ）の如く作成される。最終的に
はＨ信号（ｇ）が得られる。
は、０ＣＲＨ２Ｃ１４）の出力が得られ抜けが補償され
る。（垂直同期信号の部分を参照）。又、Ｈ５０信号、
＊ＦＩ信号は（ｊ）（ｋ）の如く作成される。最終的に
はＨ信号（ｇ）が得られる。
０ＣＲＶＤ（５）からの出力は第３図（Ｃ）の如くなり
、水平同期信号の場合と似ている。ただし、しきい値が
、ＯＣＲＨＤで２．７５ｉ、０ＣＲＶＤＴ１７μｓ （
夫々、３．５ｐｓ、１４μｓでもよい）となっているの
で、水平、垂直の分離が実行される。
、水平同期信号の場合と似ている。ただし、しきい値が
、ＯＣＲＨＤで２．７５ｉ、０ＣＲＶＤＴ１７μｓ （
夫々、３．５ｐｓ、１４μｓでもよい）となっているの
で、水平、垂直の分離が実行される。
垂直同期信号の抜けがない場合には、第４図に示した様
に、マスク期間（ロ）が作成され、最終的には第２０Ｒ
ゲー１− （２３）出力（）Ｘ）と同じ出力がＲＥＦ６
０信号として得られる。
に、マスク期間（ロ）が作成され、最終的には第２０Ｒ
ゲー１− （２３）出力（）Ｘ）と同じ出力がＲＥＦ６
０信号として得られる。
第５図（イ）の如く垂直同期信号の欠落が生じた場合、
０ＣＲＶ１（２６）の出力（へ）が得られ、補償される
。そして、出力禁止Ｒ５−フリップフロップ（３３）が
同時にセントされ、Ｑ出力（チ）がＬレベルとなり、第
４ＡＮＤゲート（３４）が閉じる。又、ＶＤ補償検出Ｒ
５−７リツプフロツプ（３２）がセットされ、補償動作
が行なわれたことが表示される（ＶＩＮＬ）。
０ＣＲＶ１（２６）の出力（へ）が得られ、補償される
。そして、出力禁止Ｒ５−フリップフロップ（３３）が
同時にセントされ、Ｑ出力（チ）がＬレベルとなり、第
４ＡＮＤゲート（３４）が閉じる。又、ＶＤ補償検出Ｒ
５−７リツプフロツプ（３２）がセットされ、補償動作
が行なわれたことが表示される（ＶＩＮＬ）。
抜けではなく、何らかの理由により、周期が長くなり、
その後正常に戻った場合（第５図（ト）破線で示す）、
補償直後は出力が禁止されているので、極めて短い周期
の出力が禁止される。
その後正常に戻った場合（第５図（ト）破線で示す）、
補償直後は出力が禁止されているので、極めて短い周期
の出力が禁止される。
外部ヨリマイクロコンピュータに同期信号が入力されな
い場合には、自動的に、０ＣＲＶＩ（２６）の設定値が
変更される。この動作は第６図に示されている。
い場合には、自動的に、０ＣＲＶＩ（２６）の設定値が
変更される。この動作は第６図に示されている。
第４ ＡＮＤゲート（３４）の出力（ＲＥＦ６０）が得
られるたびに割込動作が行なわれる。まずＶＥＩのレベ
ルがチエツクされる（３９）。ＶＥＩは記録時Ｈ１再生
時りどなる信号である。ＶＥＩのレベルがＨ（又は“１
”）ならばＶＩＮＬ（ＶＤ補償検出用ＲＳ−フリップフ
ロップ（３２）のＱ出力）を調べる（４０）。Ｌレベル
であればレジスタ ＲＥＦＣＮＴをリセットして元に戻
る（４１）（４２）。
られるたびに割込動作が行なわれる。まずＶＥＩのレベ
ルがチエツクされる（３９）。ＶＥＩは記録時Ｈ１再生
時りどなる信号である。ＶＥＩのレベルがＨ（又は“１
”）ならばＶＩＮＬ（ＶＤ補償検出用ＲＳ−フリップフ
ロップ（３２）のＱ出力）を調べる（４０）。Ｌレベル
であればレジスタ ＲＥＦＣＮＴをリセットして元に戻
る（４１）（４２）。
ＶＩＮＬがＨレベルのときは、■補償が実行されている
ことを示すから、レジスタＲＥＦＣＮＴの値を１つ増や
して（４３）、値が４より大きいかどうかチエツクする
（４４）。大きくなければ元に戻る（４５）。４より大
きければ、ＶＥＩ及びＲＥＦＣＮＴをリセットしく４６
）（４７）、０ＣＲＶＩ（２６）の設定値を、垂直同期
周期に等しい値として（４８）、元に戻る（４９）。
ことを示すから、レジスタＲＥＦＣＮＴの値を１つ増や
して（４３）、値が４より大きいかどうかチエツクする
（４４）。大きくなければ元に戻る（４５）。４より大
きければ、ＶＥＩ及びＲＥＦＣＮＴをリセットしく４６
）（４７）、０ＣＲＶＩ（２６）の設定値を、垂直同期
周期に等しい値として（４８）、元に戻る（４９）。
ＶＥＩがＬレベル（又は“０”）のときには、ＶＥＸＦ
（外部ＶＤ検出用Ｒ５−フリップフロップ（３５）のＱ
出力）がチエツクされる（５０）。Ｌレベルであれば、
外部入力がないということなのでレジスタＲＥＦＣＮＴ
をリセットし、元に戻る（５１）（５２）。
（外部ＶＤ検出用Ｒ５−フリップフロップ（３５）のＱ
出力）がチエツクされる（５０）。Ｌレベルであれば、
外部入力がないということなのでレジスタＲＥＦＣＮＴ
をリセットし、元に戻る（５１）（５２）。
ＶＥＸＦがＨレベルならば、ＲＥＦＣＮＴの値を１つ増
やして（５３）、ＶＥＸＦをクリアしく５４）、ＲＥＦ
ＣＮＴｔ７）値が４より大かどうか調べる（５５）。大
でなければ元に戻る（５６）。
やして（５３）、ＶＥＸＦをクリアしく５４）、ＲＥＦ
ＣＮＴｔ７）値が４より大かどうか調べる（５５）。大
でなければ元に戻る（５６）。
４より大きければＶＥＩをセットしく５７）、ＲＥＦＣ
ＮＴをリセットしく５８）、０ＣＲＶＩ（２６）ノ設定
値を垂直同門周期の＋２％に設定して（５９）、元に戻
る（６０）。
ＮＴをリセットしく５８）、０ＣＲＶＩ（２６）ノ設定
値を垂直同門周期の＋２％に設定して（５９）、元に戻
る（６０）。
以上の動作により、外部入力を受は付ける状態であれば
、４個以上続けて垂直同期信号が入力されなければ、内
部の基準信号（正しい周期を有する）に切換えられ、逆
に内部基準信号が利用されている状態であっても、４個
続けて同期信号が入力されると、外部入力に切換えられ
る。この動作は第７図の如くなる（ただし、図では２個
以上で周期が変更されている。） ＰＡＬ／ＮＴＳＣの判別は、カウンタ（２０）がリセッ
トされるまでに計数されるＨ信号の個数に基づいて行な
われる。走査線数のちがいから、ＰＡＬのとき３１２．
５、ＮＴＳＣのとき２６２．５が計数されるはずであり
、しきい値が２８８に設定される。そして、この判別結
果により、ＯＣＲの設定ＶＬも変更される。
、４個以上続けて垂直同期信号が入力されなければ、内
部の基準信号（正しい周期を有する）に切換えられ、逆
に内部基準信号が利用されている状態であっても、４個
続けて同期信号が入力されると、外部入力に切換えられ
る。この動作は第７図の如くなる（ただし、図では２個
以上で周期が変更されている。） ＰＡＬ／ＮＴＳＣの判別は、カウンタ（２０）がリセッ
トされるまでに計数されるＨ信号の個数に基づいて行な
われる。走査線数のちがいから、ＰＡＬのとき３１２．
５、ＮＴＳＣのとき２６２．５が計数されるはずであり
、しきい値が２８８に設定される。そして、この判別結
果により、ＯＣＲの設定ＶＬも変更される。
偶／奇の判別は、第８図、第９図に示した様にＨ５０信
号（ｂ）と垂直同期信号（ａ）との位相のちがいに基づ
いて行なっている。尚、０ＣＲＶ２（２７）による遅延
は、他の処理とタイミングを合すためであり、本質的で
はない。
号（ｂ）と垂直同期信号（ａ）との位相のちがいに基づ
いて行なっている。尚、０ＣＲＶ２（２７）による遅延
は、他の処理とタイミングを合すためであり、本質的で
はない。
第１０図は第２の実施例を示すブロック図である。この
実施例では第１の実施例の水平同期分離部での問題を解
決するものである。
実施例では第１の実施例の水平同期分離部での問題を解
決するものである。
問題とは次のものである。１ ） ０ＣＲＨＩ（１４）
による水平同期信号の抜は補償が行なわれた直後に、本
来の水平同期信号が入力されると（チャンネル変更時に
はこの様なことが生じる）、＊Ｈ他信号非常に短い周期
で連続して出力されること。２）同じく、水平同期信号
の抜は補償が行なわれたとき、第１図の溝底ではマスク
動作が行なわれないことである。
による水平同期信号の抜は補償が行なわれた直後に、本
来の水平同期信号が入力されると（チャンネル変更時に
はこの様なことが生じる）、＊Ｈ他信号非常に短い周期
で連続して出力されること。２）同じく、水平同期信号
の抜は補償が行なわれたとき、第１図の溝底ではマスク
動作が行なわれないことである。
以上の点を考慮して、第１０図の実施例では＊Ｈ出力用
のＲ５−フリップフロップ（１９）をＨ５０出力用Ｒ５
−７リツプフロツプ（１８）のＱ出力でセットする様に
している。又、ＰＡＬ／ＮＴＳＣ判別ブロック（８）の
クロック信号にもＨ５０信号を使用する。
のＲ５−フリップフロップ（１９）をＨ５０出力用Ｒ５
−７リツプフロツプ（１８）のＱ出力でセットする様に
している。又、ＰＡＬ／ＮＴＳＣ判別ブロック（８）の
クロック信号にもＨ５０信号を使用する。
更に、２５．５μｓの値に設定されている０ＣＲＨ５（
７０）を別に設け、ＡＮＤゲート（１０）の出力と共に
ＨＤマスク用ラフリップフロップ１１）をセットする様
にしている（ＯＲゲー） （７１）の出力）。
７０）を別に設け、ＡＮＤゲート（１０）の出力と共に
ＨＤマスク用ラフリップフロップ１１）をセットする様
にしている（ＯＲゲー） （７１）の出力）。
この様にＨ５０信号を利用することにより、水平同期抜
は補償後すぐに水平同期信号が入力されても、Ｈ５０出
力用Ｒ５−７リツプフロツプ（１８）の状態は変らず、
従って＊Ｈ倍信号変化しない。又、抜は補償が行なわれ
たときには、そのときから２５．５ＩＩｓ後にＡＮＤゲ
ート（１０）がマスクされ、ノイズを水平同期信号とみ
なすおそれが少なくなる（第１１図参照）。
は補償後すぐに水平同期信号が入力されても、Ｈ５０出
力用Ｒ５−７リツプフロツプ（１８）の状態は変らず、
従って＊Ｈ倍信号変化しない。又、抜は補償が行なわれ
たときには、そのときから２５．５ＩＩｓ後にＡＮＤゲ
ート（１０）がマスクされ、ノイズを水平同期信号とみ
なすおそれが少なくなる（第１１図参照）。
（ト）発明の効果
以上述べた様に、本発明によれば、垂直同期信号の欠落
補償のための構成において、設定値の変更により基準信
号源として動作することができ、構成の簡略化が計れる
。
補償のための構成において、設定値の変更により基準信
号源として動作することができ、構成の簡略化が計れる
。
第１図は本発明の実施例を示すブロック図、第２図、第
３図、第４図、第５図、第７図、第８図、第９図は実施
例に係る波形図、第６図は動作を示すフローチャートで
ある。第１０図は第２の実施例に係るブロック図、第１
．１図は波形図である。 （３）・・・アップ／ダウンカウンタ、（４）（５）・
・・アウトプットコンベアレジスタ（分離手段）、（２
５）・・・タイマ、（２６）・・・アウトプットコンベ
アレジスタ（補償手段） 、（２３）・・・ＯＲゲート
（リセットパルス出力手段）。
３図、第４図、第５図、第７図、第８図、第９図は実施
例に係る波形図、第６図は動作を示すフローチャートで
ある。第１０図は第２の実施例に係るブロック図、第１
．１図は波形図である。 （３）・・・アップ／ダウンカウンタ、（４）（５）・
・・アウトプットコンベアレジスタ（分離手段）、（２
５）・・・タイマ、（２６）・・・アウトプットコンベ
アレジスタ（補償手段） 、（２３）・・・ＯＲゲート
（リセットパルス出力手段）。
Claims (1)
- （１）垂直同期信号を複合同期信号より分離する分離手
段と、リセットパルスによりリセットされるタイマと、
このタイマ出力と設定値を比較して補償垂直同期信号を
作成する補償手段と、前記リセットパルスとして前記分
離手段及び補償手段の出力を用いるリセットパルス出力
手段と、前記設定値を垂直同期信号が連続してある個数
以上欠落したときには、垂直同期周期より少し長い値か
ら垂直同期周期に対応する値に変更する設定値変更手段
とを備える基準信号作成回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022941A JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
| DE68925320T DE68925320T2 (de) | 1988-09-07 | 1989-09-06 | Bezugssignal-Erzeugungskreis für Phasen-Servosteuerung |
| EP89116406A EP0358175B1 (en) | 1988-09-07 | 1989-09-06 | Reference signal producing circuit for phase servo control |
| KR1019890012882A KR0133532B1 (ko) | 1988-09-07 | 1989-09-06 | 위상 서보 제어를 위한 기준 신호 작성 회로 |
| CA000610663A CA1309175C (en) | 1988-09-07 | 1989-09-07 | Reference signal producing circuit for phase servo control |
| US07/404,015 US4954893A (en) | 1988-09-07 | 1989-09-07 | Reference signal producing circuit for phase servo control |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403788 | 1988-09-07 | ||
| JP63-224037 | 1988-09-07 | ||
| JP1022941A JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177681A true JPH02177681A (ja) | 1990-07-10 |
| JP2584309B2 JP2584309B2 (ja) | 1997-02-26 |
Family
ID=26360240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022941A Expired - Fee Related JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4954893A (ja) |
| EP (1) | EP0358175B1 (ja) |
| JP (1) | JP2584309B2 (ja) |
| KR (1) | KR0133532B1 (ja) |
| CA (1) | CA1309175C (ja) |
| DE (1) | DE68925320T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IT1236913B (it) * | 1989-12-21 | 1993-04-26 | Sgs Thomson Microelectronics | Metodo di misura automatica della frequenza di scansione orizzontale di un segnale a sincronismo composito e circuito elettronico operante secondo detto metodo |
| USRE36508E (en) * | 1989-12-21 | 2000-01-18 | Sgs-Thomson Microelectronics S.R.L. | Method of automatically measuring the horizontal scan frequency of a composite synchronism signal, and an electronic circuit operating in accordance with the method |
| US5436668A (en) * | 1991-07-02 | 1995-07-25 | Thomson Consumer Electronics, Inc. | Horizontal line counter stabilization in a video receiver |
| GB9114245D0 (en) * | 1991-07-02 | 1991-08-21 | Thomson Consumer Electronics | Horizontal line counter insensitive to large phase shifts of video |
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| JPS5986967A (ja) * | 1982-11-11 | 1984-05-19 | Seiko Epson Corp | 垂直同期制御回路及びテレビジョン受像機 |
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| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| US4675734A (en) * | 1985-06-06 | 1987-06-23 | Polaroid Corporation | Sync pulse separator circuit |
| JPS61288574A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 同期分離回路 |
| US4897723A (en) * | 1988-05-17 | 1990-01-30 | SanyoElectric Co., Ltd. | Circuitry for and method of generating vertical drive pulse in video signal receiver |
-
1989
- 1989-01-31 JP JP1022941A patent/JP2584309B2/ja not_active Expired - Fee Related
- 1989-09-06 EP EP89116406A patent/EP0358175B1/en not_active Expired - Lifetime
- 1989-09-06 KR KR1019890012882A patent/KR0133532B1/ko not_active IP Right Cessation
- 1989-09-06 DE DE68925320T patent/DE68925320T2/de not_active Expired - Fee Related
- 1989-09-07 US US07/404,015 patent/US4954893A/en not_active Expired - Lifetime
- 1989-09-07 CA CA000610663A patent/CA1309175C/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178489U (ja) * | 1984-10-25 | 1986-05-26 |
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| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
| US6727956B2 (en) | 2000-11-02 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Sync signal generator circuit for generating stable period sync signals |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68925320D1 (de) | 1996-02-15 |
| JP2584309B2 (ja) | 1997-02-26 |
| US4954893A (en) | 1990-09-04 |
| EP0358175B1 (en) | 1996-01-03 |
| DE68925320T2 (de) | 1996-09-05 |
| EP0358175A2 (en) | 1990-03-14 |
| EP0358175A3 (en) | 1991-09-11 |
| KR900005405A (ko) | 1990-04-14 |
| KR0133532B1 (ko) | 1998-04-22 |
| CA1309175C (en) | 1992-10-20 |
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