SU1324060A1

SU1324060A1 - Устройство дл воспроизведени цифровой магнитной записи

Info

Publication number: SU1324060A1
Application number: SU864023288A
Authority: SU
Inventors: Валерий Владимирович Безухов; Николай Иванович Борисенков
Original assignee: Предприятие П/Я В-2645
Priority date: 1986-02-18
Filing date: 1986-02-18
Publication date: 1987-07-15

Abstract

Изобретение относитс к накоплению информации. Цель изобретени - снижение погрешности воспроизведени за счет уменьшени межсимвольных помех. Устройство содержит блок 1 воспроизведени , интегратор 2, компараторы 3 и 9, блок 4 фазовой автоподстройки частоты, триггеры 5 и 10, ждущий мультивибратор 7, ключевой элемент 11, блок 12 пам ти, элемент НЕ 13, элементы И 14-18 и элемент ИЛИ 19. Введение новых элементов и образование новых св зей между элементами устройства позвол ет производить интегрирование скорректированного воспроизводимого сигнала за врем (0,7-0,8) Т, где Т - период следовани синхропоследовательности, и сравнение результата интегрировани с величиной опорного потенциала. Необходимо выполнение условий: результат интегрировани имеет противоположную пол рность по отношению к той, которую он имел в момент декодировани предыдущей «единицы информации; по абсолютной величине результат интегрировани превосходит величину опорного потенциала. При невыполнении условий устройство дает заключение о воспроизведении «нул информации. 2 ил. S О) со 1чЭ 4 О О5

Description

Изобретение относитс к накоплению информации , а именно к устройствам дл воспроизведени цифровой магнитной записи. Целью изобретени вл етс снижение погрешности воспроизведени за счет уменьшени межсимвольных помех.

На фиг. 1 приведена функциональна схема предлагаемого устройства; на фиг. 2 - временные диаграммы работы устройства дл воспроизведени цифровой магнитной записи.

Устройство дл воспроизведени цифровой магнитной записи содержит блок 1 воспроизведени , подключенный выходом к входам интегратора 2, соединенного выходом с первым входом первого компаратора 3 и к входу блока 4 фазовой автоподстройки частоты , соединенного выходом с синхронизирую- шим входом первого триггера 5, подсоединенного выходом к первой выходной шине 6. Устройство содержит также ждущий мультивибратор 7, подключенный входом к выходу блока 4 фазовой автоподстройки частоты и выходом соединенный с второй выходной шиной 8 и с управл ющим входом интегратора 2. Кроме того, устройство содержит второй компаратор 9, второй триггер 10, ключевой элемент 11, блок 12 пам ти, элемент НЕ 13, первый, второй, третий, четвертый и п тый элементы И 14- 18 и элемент ИЛИ 19, подключенный выходом к информационному входу первого триггера 5 и входами к выходам первого и второго элементов И 14 и 15, подсоединенных первыми входами к выходам второго триггера 10, соединенного установочными входами с выходами третьего и четвертого элементов И 16 и 17, подключенных первыми входами к выходу блока 4 фазовой автоподстройки частоты и вторыми входами подсоединенных к выходам первого и второго компараторов 3 и 9 и к вторым входам первого и второго элементов И 14 и 15 соответственно. При этом п тый элемент И 18 подключен первым входом к выходу первого триггера 5, вторым входом - к выходу блока 4 фазовой автоподстройки частоты, третьим входом - к выходу второго компаратора 9, соединенного первым входом с выходом интегратора 2, и выходом подключен к управл ющему входу ключевого элемента 11, подсоединенного входом к выходу интегратора 2 и выходом к входу блока 12 пам ти, соединенного выходом с вторым входом второго коммутатора 9 и через элемент НЕ 13 с вторым входом первого компаратора 3.

Устройство работает следующим образом. Предлагаемое устройство производит интегрирование скорректированного воспроизводимого сигнала за врем (О/- 0,8) Т, где Т - период следовани син- хропоследовательности, и сравнение результата интегрировани с величиной опорного потенциала. При этом в случае выполнени двух условий, а именно: результат интегрировани имеет противоположную пол рность по отношению к той, которую он имел в момент декодировани предыдущей «единицы информации; по абсолютной величине результат интегрировани превосходит величину опорного потенциала - устройство дает заключение о воспроизведении «единицы информации. При невыQ полнении хот бы одного из этих условий устроство дает заключение о воспроизведении «нул информации.

Величина опорного потенциала формируетс пропорционально величине положительной амплитуды выходного сигнала

5 блока интегрировани в момент декодировани «единицы информации.

Устройство выдает импульсы положительной пол рности на выходную шину синхронизации, а также высокий потенциал в случае воспроизведени «единицы

информации и низкий потенциал в случае воспроизведени «нул информации на выходную информационную шину (эпюры 12 и 13 на фиг. 2).

Выходной сигнал блока 1 воспроизве5 дени (эпюра 2 на фиг. 2), соответствующий записанной на носителе магнитной записи цифровой информации (эпюра на фиг. 1 и 2), в котором осуще.ствлен подъем высокочастотных составл ющих сигнала, подаетс на вход интегратора 2 и на вход

0 блока 4 фазовой автоподстройки частоты. Блок 4 фазовой автоподстройки частоты вырабатывает импульсную последовательность , прив занную по фазе к выходному сигналу блока 1 воспроизведени (эпюра 4 на фиг. 2), Импульсна после5 довательность с выхода блока 4 фазовой автоподстройки частоты поступает на вход ждущего мультивибратора 7. Ждущий мультивибратор 7 вырабатывает импульс отрицательной пол рности, прив занный Q К заднему фронту импульса последовательности , поступающей на его вход (эпюра 3 на фиг. 2). Импульсна последовательность с выхода ждущего мультивибратора поступает через элемент НЕ 13 на выходную шину 8 синхронизации (эпюра 12 на фиг. 2),

5 а также на управл ющий вход интегратора 2. При наличии положительного потенциала на этом входе интегратора 2 он производит интегрирование сигнала, поступающего на его вход (эпюра 5 на фиг. 2). Врем интегрировани должно соответ0 ствовать величине (0,7-0,8) Т, где Т - период синхропоследовательности. Сигнал с выхода интегратора 2 поступает на вход первого компаратора 3, где сравниваетс с величиной опорного потенциала отрицательной пол рности (эпюра 7, на фиг. 2), и на вход второго компаратора 9, где сравниваетс с величиной опорного потенциала положительной пол рности. Таким образом , если абсолютна величина выход5

ного сигнала интегратора 2 превышает величину опорного потенциала, то по вл етс импульс положительной пол рности либо на выходе первого компаратора 3 (эпюра 9, на фиг. 2), либо на выходе второго компаратора 9 (эпюра 8, на фиг. 2).

Триггер 10 находитс в состо нии, при котором на его пр мом выходе высокий потенциал, а на инверсном выходе низкий потенциал. Предположим также, что на выходе триггера 5 низкий потенциал. При этом на вход триггера 5 поступает потенциал с выхода первого компаратора 3. В случае, если отрицательна амплитуда сигнала по абсолютной величине превышает величину опорного потенциала, то на выходе первого компаратора 3 по вл етс высокий потенциал (эпюра 9, на фиг. 2). Далее с приходом на синхровход триггера 5 положительного фронта импульса с выхода блока 4 фазовой автоподстройки частоты на его выходе устанавливаетс высокий потенциал (эпюра 11 на фиг. 2), что соответствует декодированию «единицы информации . Одновременно высокий потенциал с выхода первого компаратора 3 поступает на вход элемента И 16. Этот высокий потенциал разрешает прохождение положительного импульса с выхода блока 4 фазовой автоподстройки частоты на вход триггера 10. С приходом этого импульса через врем , необходимое на его срабатывание , триггер 10 устанавливаетс в состо ние , при котором на его пр мом выходе присутствует низкий потенциал, а на инверсном выходе - высокий (эпюра 10 на фиг. 2). При этом на D-вход триггера 5 проходит потенциал с выхода второго ком-, паратора 9. Так как выход первого компаратора 3 отключаетс от D-входа триггера 5, то отсутствует возможность ложного декодировани «единицы в следующем тактовом интервале при по влении в нем с выхода интегратора 2 сигнала той же пол рности , что и в предыдуш.ем интервале и превышающего по абсолютной величине опорный потенциал (участок а эпюры 5). С приходом положительного фронта следующего импульса с блока 4 фазовой автоподстройки частоты потенциал с выхода второго компаратора 9 переписываетс на выход триггера 5. Причем, в случае, если положительна амплитуда сигнала с выхода интегратора 2 меньше величины опорного потенциала, то на выходе второго компаратора 9 присутствует низкий потенциал, что соответствует декодированию «нул информации . При этом низкий потенциал с выхода второго компаратора 9 запрещает прохождение выходного импульса блока 4 фазовой автоподстройки частоты через элемент И 17 на вход триггера 10, вслед- ствии чего его состо ние не измен етс . В случае, если положительна амплитуда сигнала с выхода интегратора 2 больше

0

5

0

5

0

5

0

5

0

5

величины опорного потенциала, то на выходе второго компаратора 9 присутствует высокий потенциал, что соответствует декодированию «единицы информации. При этом разрешаетс прохождение импульса с выхода блока 4 фазовой автоподстройки частоты через элемент И на вход триггера 10. Этот импульс устанавливает триггер 10 в состо ние , при котором на его пр мом выходе высокий потенциал, а на инверсном выходе - низкий потенциал. Такое состо ние триггера 10 соответствует подключению на информационный вход триггера 5 через элементы И 14 и ИЛИ 19 сигнала с выхода первого компаратора 3, что предотвращает возможность неправильного декодировани «единицы информации при превышении положительной амплитудой выходного сигнала интегратора 2 величины опорного потенциала.

Опорный потенциал формируетс в устройстве следующим образом. При поступлении положительного импульса с выхода элемента И 18 на управл ющий вход ключевого элемента 11 он замыкаетс и подключает выход интегратора 2 к входу блока 12 пам ти . При этом выходной потенциал блока 12 пам ти измен етс до величины 0,3- 0,7 мгновенного значени выходного сигнала блока интегрировани . Величина выходного потенциала блока 12 пам ти выбираетс из услови получени максимальной достоверности воспроизводимого сигнала.

Сигнал с выхода блока 12 пам ти поступает на другой вход второго компаратора 9 в качестве опорного потенциала, а также на вход элемента НЕ 13. На выходе элемента НЕ 13 формируетс сигнал, равный входному, но противоположной пол рности . Этот сигнал подаетс на другой вход первого компаратора 3 в качестве опорного потенциала.

Сигнал на замыкание ключевого элемента 11 формируетс на выходе элемента И -18. Этот сигнал формируетс в моменты времени, соответствующие декодированию «единиц информации по положительной амплитуде сигнала с выхода интегратора 2 (эпюра 13 на фиг. 2), дл чего на один из входов элемента И подаетс сигнал с выхода триггера 5, а на его другой вход - сигнал с выхода второго компаратора 9. Длительность замыкани ключевого элемента 11 определ етс быстродействием блока 12 пам ти. За врем , в течение которого ключевой элемент разомкнут, потенциал на , выходе блока 12 пам ти не измен ет своей величины.

Claims

Формула изобретени

Устройство дл воспроизведени цифровой магнитной записи, содержащее блок .воспроизведени , подключенный выходом к

входам интегратора, соединенного выходом с первым входом первого компаратора, и к входу блока фазовой автоподстройки частоты, соединенной выходом с синхронизирующим входом первого триггера, подсоединенного выходом к первой выходной шине, и ждущий мультивибратор, подключенный входом к выходу блока фазовой автоподстройки частоты и выходом соединенный с второй выходной шиной и с управл ющим входом интегратора, отличающеес тем, что, с целью снижени погрешности воспроизведени за счет уменьшени вли ни межсимвольных помех, в него введены второй компаратор, второй триггер, ключевой элемент , блок пам ти, элемент НЕ, первый, второй, третий, четвертый и п тый элементы И и элемент ИЛИ, подключенный выходом к информационному входу первого триггера и входами - к выходам первого и второго элементов И, подсоединенных пер0101 11 10100 Т001

Редактор Т. Парфенова Заказ 2970/54

Составитель В. Добровольский Техред И. ВересКорректор Л. Патай

Тираж 589Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушска наб., д. 4/5 Производствеино-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

выми входами к выходам второго триггера, соединенного установочными входами с выходами третьего и четвертого элементов И, подключенных первыми входами к выходу блока фазовой автоподстройки частоты и вторыми входами подсоединенных к выходам первого и второго компараторов и к вторым Входам первого и второго элементов И соответственно, причем п тый элемент И подключен первым входом к выходу первого триггера, вторым входом - к выходу блока фазовой автоподстройки частоты, третьим входом - к выходу второго компаратора , соединенного первым входом с выходом интегратора, и выходом подключен к управл ющему входу ключевого элемента, подсоединенного входом к выходу интегратора и выходом к входу блока пам ти, соединенного выходом с вторым входом второго компаратора и через элемент НЕ с вторым входом первого компаратора.

0

фиг. 2