JPS5895483A - 水平同期信号分離回路 - Google Patents
水平同期信号分離回路Info
- Publication number
- JPS5895483A JPS5895483A JP19393081A JP19393081A JPS5895483A JP S5895483 A JPS5895483 A JP S5895483A JP 19393081 A JP19393081 A JP 19393081A JP 19393081 A JP19393081 A JP 19393081A JP S5895483 A JPS5895483 A JP S5895483A
- Authority
- JP
- Japan
- Prior art keywords
- monostable multivibrator
- circuit
- synchronizing signal
- horizontal synchronizing
- output
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/18—Closed-circuit television [CCTV] systems, i.e. systems in which the video signal is not broadcast
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は水平同期信号分離回路に関し、特に再生装置に
おける再生水平同期信号の分離回路に関する。
おける再生水平同期信号の分離回路に関する。
複合同期信号から等価パルスを除去して水平同期信号を
抽出するには、第１図に示す如き回路方式がある。ダな
わら、複合同期信号（Ａ）をＭＭＶ（単安定マルチバイ
ブレータ）１のトリガ入力とするものであり、このＭＭ
Ｖｌの出力をＨ，Ｄ（Ｈドライブ）信号（８）としてい
る。このＨ３Ｄ信号が再生装置においては再生水平信号
と同位相であるために、これを再生水平同期信号と見做
して再生信号の時間軸エラーを制御、する時間軸サーボ
回路へ供給している。
抽出するには、第１図に示す如き回路方式がある。ダな
わら、複合同期信号（Ａ）をＭＭＶ（単安定マルチバイ
ブレータ）１のトリガ入力とするものであり、このＭＭ
Ｖｌの出力をＨ，Ｄ（Ｈドライブ）信号（８）としてい
る。このＨ３Ｄ信号が再生装置においては再生水平信号
と同位相であるために、これを再生水平同期信号と見做
して再生信号の時間軸エラーを制御、する時間軸サーボ
回路へ供給している。
第２図は第１図の回路の動作を説明する波形図であり、
（Ａ）が複合同期信号であり、（８）がＨ，Ｄ信号であ
り、垂直同期信号区間について示されている。ＭＭＶｌ
の単発パルスの一定幅で１は、等価パルスをマスキング
してこれを除去するために１／２Ｈ期間より大なる値に
選定されている。従って、このＭＭＶｌの出力信号（Ｂ
）は水平同期信号と等価となるから、前述の如＜ＶＤＰ
（ビデオディスクプレーヤ）やＶＴＲ（ビデオテープレ
コーダ）等の再生装置では、この信号（Ｂ）を水晶発振
器の出りを分周する等して得られる基準水平同期信号（
Ｃ）と位相比較して位相差に応じた信号（Ｄ）を得て記
録媒体とピックアップとの相対速度の制御のためのいわ
ゆる時間軸サーボを行っている。
（Ａ）が複合同期信号であり、（８）がＨ，Ｄ信号であ
り、垂直同期信号区間について示されている。ＭＭＶｌ
の単発パルスの一定幅で１は、等価パルスをマスキング
してこれを除去するために１／２Ｈ期間より大なる値に
選定されている。従って、このＭＭＶｌの出力信号（Ｂ
）は水平同期信号と等価となるから、前述の如＜ＶＤＰ
（ビデオディスクプレーヤ）やＶＴＲ（ビデオテープレ
コーダ）等の再生装置では、この信号（Ｂ）を水晶発振
器の出りを分周する等して得られる基準水平同期信号（
Ｃ）と位相比較して位相差に応じた信号（Ｄ）を得て記
録媒体とピックアップとの相対速度の制御のためのいわ
ゆる時間軸サーボを行っている。
かかる第１図の回路方式において、例えば第３図（Ａ）
に示す如＜ＭＭＶＩの単発出力の終端縁直後にドロップ
アウト等によりノイズａ１が生じた場合、ＭＭＶｌはこ
のノイズａ１によりトリガされるが、ＭＭＶの時定数回
路のコンデンサの放（又は充）電時間内であれば、その
単発パルスは同図（８）に示す如く、正規のパルス幅τ
１より小なるパルス幅を有することになる。尚、正規の
パルス幅τ鵞はＭＭＶｌの時定数回路のコンデンサの充
（又は放）電時間にて決定される。
に示す如＜ＭＭＶＩの単発出力の終端縁直後にドロップ
アウト等によりノイズａ１が生じた場合、ＭＭＶｌはこ
のノイズａ１によりトリガされるが、ＭＭＶの時定数回
路のコンデンサの放（又は充）電時間内であれば、その
単発パルスは同図（８）に示す如く、正規のパルス幅τ
１より小なるパルス幅を有することになる。尚、正規の
パルス幅τ鵞はＭＭＶｌの時定数回路のコンデンサの充
（又は放）電時間にて決定される。
この短いパルスの発生により、（Ｃ）に示す基準信号と
位相比較器において位相比較をなした場合には（Ｄ）に
示す如く位相差信号の極性が以後反転してし・まい時間
軸サーボの誤動作の原因となる。第４図は上記の位相比
較器の回路例を示すものであり、インバータ１１〜１４
．フリップ７０ツブ１５，１６．ナントゲート１７〜１
９及び電流切替型スイッチ回路２１とから成り、インバ
ータ１１及び１２に入力される基準信号（Ａ）と再生水
平同期信＠（Ｂ）との位相差に応じて三値出力（Ｃ）が
発生される。第５図（Ａ）、（Ｂ）及び（Ｃ）に基準水
平同期信号、再生水平同期信号（ノイズ成分含む）及び
位相差信号が夫々示されている。尚、この回路の詳細に
ついては周知であるので特に説明しない。
位相比較器において位相比較をなした場合には（Ｄ）に
示す如く位相差信号の極性が以後反転してし・まい時間
軸サーボの誤動作の原因となる。第４図は上記の位相比
較器の回路例を示すものであり、インバータ１１〜１４
．フリップ７０ツブ１５，１６．ナントゲート１７〜１
９及び電流切替型スイッチ回路２１とから成り、インバ
ータ１１及び１２に入力される基準信号（Ａ）と再生水
平同期信＠（Ｂ）との位相差に応じて三値出力（Ｃ）が
発生される。第５図（Ａ）、（Ｂ）及び（Ｃ）に基準水
平同期信号、再生水平同期信号（ノイズ成分含む）及び
位相差信号が夫々示されている。尚、この回路の詳細に
ついては周知であるので特に説明しない。
このように位相差信号が大きく乱れるのは、ドロップア
ウト等のノイズａ１によるＭＭＶｌの短い幅の不要パル
スｂ１に起因するものである。
ウト等のノイズａ１によるＭＭＶｌの短い幅の不要パル
スｂ１に起因するものである。
従って、本発明の目的はドロップアウト等によるノイズ
によって不要な出力を発生しないようにして位相比較器
の誤差出りの極性反転を防止するようにした水平同期信
号分離回路を１−供することである。
によって不要な出力を発生しないようにして位相比較器
の誤差出りの極性反転を防止するようにした水平同期信
号分離回路を１−供することである。
本発明による水平同期信号分離回路は、複合同期信号の
所定の立下り（又は立上り）エツジによってトリガされ
て時定数回路の充（又は放）常時定数により定まる一定
幅の単発パルスをＭＭＶを用いて発生しこのＭＭＶ出力
により水平同期信号を得るようにした回路を対象とし、
その特徴とするとこ６は、少くともＭＭＶの時定数回路
の放（又は充）電期闇はＭＭＶのトリガ入力を禁止する
ようにしたことにある。
所定の立下り（又は立上り）エツジによってトリガされ
て時定数回路の充（又は放）常時定数により定まる一定
幅の単発パルスをＭＭＶを用いて発生しこのＭＭＶ出力
により水平同期信号を得るようにした回路を対象とし、
その特徴とするとこ６は、少くともＭＭＶの時定数回路
の放（又は充）電期闇はＭＭＶのトリガ入力を禁止する
ようにしたことにある。
以下に図面を参照して本発明につき説明する。
第６図は本発明の実施例の回路図であり、第１図と同等
部分は同一符号により示されている。複合同期信号（Ａ
）の微分回路２及びダイオード３による負の微分パルス
はインバータ４によら反転されて禁止ゲートであるナン
トゲート５に入力される。この禁止ゲート５を軽た信号
は負極性トリガ信号となってＭＭＶｌのトリガ入力とな
っている。このＭＭＶＩによるＨ、ＤＪｉ力（Ｂ）は再
生水平同期信号として用いられると共に、インバータ６
により反転されて遅延時１１１Ｔｏを有する遅延回路７
へ入りされる。この遅延出力（Ｅ）が禁止ゲート５の禁
止パルースとなるものである。
部分は同一符号により示されている。複合同期信号（Ａ
）の微分回路２及びダイオード３による負の微分パルス
はインバータ４によら反転されて禁止ゲートであるナン
トゲート５に入力される。この禁止ゲート５を軽た信号
は負極性トリガ信号となってＭＭＶｌのトリガ入力とな
っている。このＭＭＶＩによるＨ、ＤＪｉ力（Ｂ）は再
生水平同期信号として用いられると共に、インバータ６
により反転されて遅延時１１１Ｔｏを有する遅延回路７
へ入りされる。この遅延出力（Ｅ）が禁止ゲート５の禁
止パルースとなるものである。
す′なわち、複合同期信号（Ａ）の微分パルスのうち負
パルスのみが禁止ゲート５の一人力として供給され、こ
のパルスが禁止入力（Ｅ）の状態に応じてＭＭＶＩをト
リガ可能となる如き構成である。
パルスのみが禁止ゲート５の一人力として供給され、こ
のパルスが禁止入力（Ｅ）の状態に応じてＭＭＶＩをト
リガ可能となる如き構成である。
第７Ｆｇは第６図の回路動作を説明する波形図であり、
第７図（Ａ）、（Ｂ）及び（Ｅ）は第６図の各信号（Ａ
）、（Ｂ）及び（Ｅ）の波形を夫々示している。ＭＭＶ
ｌの時定数回路のコンデンサの放−（又は充）電期闇（
τ１）以内に−１例えば図（Ａ）に示す如くノイズａ１
なる波形が到来した場合、遅延回路の遅延時開ＴｏをＴ
ｏ〉で１に設定しておくことにより、ナントゲート５の
禁止入力（Ｅ）は当該遅延時ＩＩ Ｔ ｏの間低レベル
にあるから、ゲート５の出力はトリガ入力の如何にかか
わらず常に高レベルに雑格される。よってＭＭＶ路図、
第５図は第４図の回路の動作波形図、第６図は本発明の
実施例の回路図、第７図は第６図のパ回路の動作波形図
である。
第７図（Ａ）、（Ｂ）及び（Ｅ）は第６図の各信号（Ａ
）、（Ｂ）及び（Ｅ）の波形を夫々示している。ＭＭＶ
ｌの時定数回路のコンデンサの放−（又は充）電期闇（
τ１）以内に−１例えば図（Ａ）に示す如くノイズａ１
なる波形が到来した場合、遅延回路の遅延時開ＴｏをＴ
ｏ〉で１に設定しておくことにより、ナントゲート５の
禁止入力（Ｅ）は当該遅延時ＩＩ Ｔ ｏの間低レベル
にあるから、ゲート５の出力はトリガ入力の如何にかか
わらず常に高レベルに雑格される。よってＭＭＶ路図、
第５図は第４図の回路の動作波形図、第６図は本発明の
実施例の回路図、第７図は第６図のパ回路の動作波形図
である。
主要部分の符号の説明
１・・・・・・ＭＭＶ ５・・・・・・禁止ゲ
ート７・・・・・・遅延回路 出願人 ユニバーサルパイオニア株式会社代理人
弁理ｔｍ 村 元 彦
ート７・・・・・・遅延回路 出願人 ユニバーサルパイオニア株式会社代理人
弁理ｔｍ 村 元 彦
Claims (2)
- （１） 複合同期信号の所定の立下り（又は立上り）エ
ツ、ジによってトリガされて時定数回路の充（又は放）
電時定数により定まる一定幅の単発パルスを発生する単
安定マルチバイブレータを有し、前記単安定マルチバイ
ブレータの出力により水平同期信号を得るようにした水
量同期信号分離回路であって、少くとも前記時定数回路
の放（又は充）電期間前記単安定マルチバイブレータの
トリガ入力を禁止するようにしたことを特徴とする回路
。 - （２） 前記単安定マルチバイブレータの単発パルスを
少くとも前記期ｌＩＩＭ延する遅延手段と、前記遅延手
段による遅延パルスの存在期間前記トリガ入力を禁止す
る禁止ゲートとを有することを特徴とする特許請求の範
囲第１項記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19393081A JPS5895483A (ja) | 1981-12-01 | 1981-12-01 | 水平同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19393081A JPS5895483A (ja) | 1981-12-01 | 1981-12-01 | 水平同期信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895483A true JPS5895483A (ja) | 1983-06-07 |
Family
ID=16316103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19393081A Pending JPS5895483A (ja) | 1981-12-01 | 1981-12-01 | 水平同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895483A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227280A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
| JPH02135995A (ja) * | 1988-11-17 | 1990-05-24 | Sony Corp | テレビジョン受像機 |
| JPH0492574A (ja) * | 1990-08-08 | 1992-03-25 | Sharp Corp | 水平同期信号分離回路 |
-
1981
- 1981-12-01 JP JP19393081A patent/JPS5895483A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227280A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
| JPH02135995A (ja) * | 1988-11-17 | 1990-05-24 | Sony Corp | テレビジョン受像機 |
| JPH0492574A (ja) * | 1990-08-08 | 1992-03-25 | Sharp Corp | 水平同期信号分離回路 |
| US5258841A (en) * | 1990-08-08 | 1993-11-02 | Sharp Kabushiki Kaisha | Horizontal synchronizing signal separation circuit |
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