KR100376631B1 - 동기화장치및동기화방법 - Google Patents
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Abstract
동기화 장치는 주기적 윈도 신호(LW, RW)를 발생시키는 윈도 회로(WINC1, WINC2) 및, 주기적 게이팅 펄스(Hp)를 공급하는 게이트 회로(GC)를 포함한다. 게이팅 펄스(Hp)는 제공된 동기화 펄스(Hs)가 윈도 신호(LW, RW) 동안 발생하면, 제공된 동기화 펄스(Hs)와 관련된다. 게이트 회로(GC)는 제공된 동기화 펄스(Hs)가 윈도 신호(LW, RW)의 개시 전에 발생하면, 윈도 신호(LW)의 리딩 에지와 관련된 게이팅 펄스(Hp)를 발생하고; 게이트 회로는, 제공된 동기화 펄스(Hs)가 윈도 신호(LW, RW)의 종료 후에 발생하면, 윈도 신호(RW)의 트레일링 에지와 관련된 게이팅 펄스(Hp)를 발생한다.
Description
본 발명은 각각의 윈도 신호(window signal)를 발생시키는 원도 회로(window circuit) 및 제공된 동기화 펄스(presented synchronizing pulse)가 원도 신호동안 발생하면, 제공된 동기화 펄스에 관한 것인 반면에, 제공된 동기화 펄스가 원도 신호동안 발생하지 않으면, 원도 신호에 관한 것인 각각의 게이팅 펄스(gating pulse)를 공급하는 게이트 회로(gate circuit)를 포함하는 동기화 장치(synchronizing arrangement)에 관한 것이다.
본 발명은 또한 동기화 방법들 및 전술된 동기화 장치를 포함하는 화상 표시 장치에 관한 것이다.
상기 형태의 동기화 장치는 미국 특허 US-A-5,034,815호에 공지되어 있다. 수직 및 수평 동기화 펄스가 합성 비디오 신호로부터 구해지며, 한편 수평 동기화 펄스는 평행한 경로를 동해 합성 비디오 신호로부터 분리되며, 상기 수평 동기화 펄스는 본원에서 자동 주파수 제어 회로(automatic frequency control circuit; AFC)라고 하는 래피드 위상 동기 루프(rapid phase-locked loop; PLL)를 통해 원도 신호를 발생시킨다.
수평 동기화 펄스가 원도 신호동안 발생되는 한, 수평 동기화 펄스의 시간 정보가 게이트 회로의 출력으로부터 공급된다. 수평 동기화 펄스가 원도 신호동안 발생하지 않으면, 게이트 회로는 상기 게이트 회로의 출력에서 윈도 신호를 공급한다. 상기 방식으로, AFC 회로에 의해 응답 가능하게 예측되었던 수평 동기화 펄스는, 예를 들면, 비디오 카세트 레코더(video cassette recoder; VCR)와 같은 주변 장치에서 처리하는 그다지 만족스럽지 못한 신호 또는 전송 중 원래의 신호의 또다른 섭동(perturbation)으로 인해, 예상된 시간 원도 내에서는 발생하지 않는 제공된 수평 동기화 펄스 대신에 사용될 수 있다. US-A-5,034,815호에 기술된 발명은 제공된 수평 동기화 펄스의 잘못된 위치에 대해 일정한 보호 범위를 제공한다.
그러나, 게이트 회로를 벗어난 2 개의 연속한 출력 펄스간의 시간은 상당히 변화할 수도 있다. 2 개의 연속한 출력 펄스간의 주어진 최대 간격은 상기 최대 간격이 불필요한 고전압을 야기하고 수평 편향 회로의 부품에 과부하를 발생시키기 때문에, 최대 라인 간격을 초과하지 않아야 한다. 게다가, 출력 펄스의 틀린 위치에 의해 야기된 너무 길거나 또는 너무 짧은 정상 수평 라인 간격의 너무 큰 일탈이 불안한 상황에서 허가되면, 이들 상황 후에 인입한 수평 동기화 펄스의 정상 또는 실제 정상 반복 주파수로 정정하는데 필요한 시간이 요구되어, 가시적 섭동이 화상의 상부에 발생할 수도 있다. 정상 반복 주파수에 대한 이러한 순간적인 반복 주파수의 제한은 LCD 와 같은 또다른 디스플레이를 구동시키는 수직 편향 회로에 또는 동기화 장치에 동일한 이점을 준다. 게다가, 2 개의 연속한 간격에서 2 개의 연속한 출력 펄스간의 시간 간격의 너무 큰 변화도 또한 수평 편향에 불필요한 고전압을 초래한다.
게다가, 제공된 수평 동기화 펄스가 윈도 신호동안 발생하면, 출력 펄스의 폭은 윈도 신호에 대한 수평 동기화 펄스의 위치에 따를 것이다. 상기 수평 동기화펄스가 윈도 신호동안 발생하지 않으면, 윈도 신호는 고정된 선택 폭을 가진 출력 펄스로서 종료된다. 상기 출력 펄스의 폭이 사용되는 이러한 구조를 상기 회로가 갖는다면, 출력 펄스의 상기 폭 변화는 후속의 수평 편향 위상 동기 루프(H-PLL)의 동작을 방해한다. 그 결과는 상기 출력 펄스의 폭에 따른 화상의 수평 위치의 섭동이다.
게다가, 안정한 상황에선, 수평 동기화 장치의 정확한 동작은 윈도 신호의 리딩 에지(leading edge)의 위치가 수평 동기화 펄스의 트레일링 에지(trailing edge)후에 발생할 것을 요구한다. 상기는 게이트 회로가 수평 동기 필스를 출력에 종료시키는 범위의 불필요한 제한일 수도 있다.
특히, 본 발명의 목적은 출력 펄스가 미리 선정된 시간 제한 내에서 발생하는 동기화 장치 및 방법을 제공하는 것이다.
이를 위해, 본 발명의 특징은 청구항에 정의된 바와 같은 동기화 장치를 제공하는 것이다. 게이트 회로의 출력에서 발생된 게이팅 펄스의 시간 위치는, 제공된 수평 동기화 펄스가 윈도 신호의 개시 전에 발생한다면, 윈도 신호의 리딩 에지의 시간 위치에 관련되거나 또는, 게이팅 펄스의 시간 위치는, 제공된 수평 동기화 펄스가 윈도 신호의 종료 후에 발생한다면, 윈도 신호의 트레일링 에지의 시간 위치와 관련된다. 상기는 수평 동기화 펄스의 위치에 관한 윈도의 리딩 에지의 위치의 선택의 자유 및 게이팅 펄스의 희망 폭을 제공한다. 펄스는 상기 펄스가 관련 윈도 에지와 동일한 시간 순간에 발생하거나, 또는 관련 윈도 에지가 발생하는 시간 순간에 관한 특정 지연만큼 시프트된 시간 순간에 상기 펄스가 발생하면, 윈도신호의 에지중 한 에지와 관련된다. 특정 지연은 신호를 처리하는데 필요한 회로 또는 마이크로컴퓨터의 컴퓨팅 시간에 의해 야기될 수도 있다.
동기화 장치의 또 다른 실시예는 청구항에 정의된다. 기준 펄스는 게이트의 출력 펄스의 재생일 수도 있다.
동기화 장치의 또 다른 실시예는 청구항에 정의된다. 상기 실시예는 기준 펄스가 제공된 동기화 펄스에 가능한 가까우나 원도 신호의 범위를 벗어나지 않는다는 잇점을 갖는다.
동기화 장치의 또 다른 실시예는 청구항에 정의된다. 상기 실시예는 기준 펄스가 윈도 신호동안 발생하면, 상기 기준 펄스가 제공된 동기화 펄스에 가능한 가깝게 발생하거나 또는, 앞서의 기준 펄스와 비교하여, 동기화 펄스에 관한 2 개의 연속한 펄스간의 시간 간격에 가능한 가까운 시각 간격이 발생되는 방식으로, 기준 펄스가 윈도 신호의 에지중 한 에지에서 발생된다는 이점을 갖는다.
동기화 장치의 다른 실시예가 청구항에 정의되는 반면에, 동기화 장치의 또다른 실시예는 청구항에 정의된다. 두 실시예의 이점은 주어진 제한내에 현 출력 펄스 또는 기준 펄스와 후속의 윈도 신호의 리딩 에지간의 최소 시간 및, 현 출력 펄스 또는 기준 펄스 및 후속 윈도 신호의 트레일링 에지 간의 최대 시간을 고정할 가능성을 제공한다는 것이다.
동기화 장치의 다른 실시예가 청구항에 정의된 반면에, 또 다른 실시예는 청구항에 정의된다. 이들 두 실시예는 게이트 회로의 3 개의 연속한 출력 펄스간의 2 개의 연속한 간격이 원도 신호의 폭이상 만큼 결코 변화될 수 없어, 편향 회로가너무 빠른 기간 변화를 수신할 수 없고 부품이 과부하되지 않는다는 이점을 갖는다.
동기화 장치의 다른 실시예가 청구항에 정의되는 반면에, 또 다른 실시예는 청구항에 정의된다. 이들 두 실시예는 윈도 회로의 출력 신호가, 분리 발진기의 선택된 안정성에 따라, 연속한 출력 펄스간의 정밀하게 제한된 최소 및 최대 시간 간격을 갖는 이점을 갖는다. 이에 의해, 특히, 수평 PLL의 수평 발진기 형성부가 정상 수평 주파수로부터 불필요하게 멀리 일탈될 수 없고 수평 동기화 장치에 후속한 수평 편향 회로의 부품이 과부하되지 않을 수 있다. 상기 구조는 윈도 신호의 리딩 에지 및 트레일링 에지가 후속의 출력 펄스의 정상 위치에 관하여 비대칭적으로 발생될 수 있다는 또 다른 이점을 제공한다. 상기는 상이한 수평 주파수로 동작하는 다수의 TV 시스템(예를 들면, PAL, NTSC, Muse)이 회로의 적응없이도 처리돼야 하는 TV 장치에 중요하다.
고정밀의 또 다른 부가의 이점은 최소 또는 최대 라인 간격을 고정하기 위해, PLL 의 치수 측정시, 최대 라인 간격이 최대 허용 간격보다 훨씬더 작도록 부품의 공차가 고려되야 할 필요가 없다는 것이다. 따라서, 주파수 및 위상 점프가 정정될 수 있는 비율(특히, 정상 주파수보다 더 낮은 반복 주파수를 가진 입력 펄스에 대해)이 불필요하게 제한되지 않는다.
동기화 장치의 또 다른 실시예는 게이트 회로가 원하는 폭의 게이팅 펄스를 제공하는 수단을 포함하는 것을 특징으로 한다. 상기 실시예는 제공된 펄스의 폭을 사용하는 위상 동기 루프 회로가 불안하지 않은 방식으로 동작할 수 있다는 이점을갖는다.
청구항에 정의된 바와 같은 동기화 방법은 본 발명의 제 2 의 특징을 제공한다.
청구항에 정의된 바와 같은 동기화 방법은 본 발명의 제 3 의 특징을 제공한 다.
청구항에 정의된 바와 같은 동기화 방법은 본 발명의 제 4 의 특징을 제공한다.
청구항에 정의된 바와 같은 동기화 방법은 본 발명의 제 5 의 특징을 제공한다.
청구항에 정의된 바와 같은 동기화 방법은 본 발명의 제 6 의 특징을 제공한다.
본 발명의 상기 및 다른 특징들은 이하 본원에 기술된 실시예와 관련하여 명백히 설명될 것이다.
도면에서:
제 1A 도 및 제 1B 도는 화상 표시 장치에 사용된 본 발명에 따른 동기화 장치를 도시하며,
제 2 도는 본 발명에 따른 제 1 의 실시예의 상세한 표현이며,
제 3A 도 내지 제 3C 도는 윈도 회로의 제 1 의 실시예의 동작을 설명하기 위한 신호도이며,
제 4A 도 내지 제 4C 도는 게이트 회로의 동작을 설명하기 위한 신호도이며,
제 5 도는 본 발명에 따른 윈도 회로의 제 2 의 실시예의 상세한 표현이고,
제 6A 도 내지 제 6C 도는 윈도 신호의 제 2 의 실시예의 동작을 설명하기 위한 신호도이다.
제 1A 도는 디스플레이 튜브 CRT 를 포함하는 텔레비젼 장치에 사용하기 위한 본 발명에 따른 수평 동기화 장치 SC 를 도시한다. 수평 동기화 장치 SC 의 입력 신호는 화상 신호 PI 로부터 분리된 일련의 수평 동기화 펄스 Hs 를 포함한다. 제 1A 도의 회로의 출력 신호는 수평 구동단 HDR 및 라인 출력 트랜지스터 LT 를 통해 수평 편향 회로 HDEF 를 제어하는 구동 신호이다. 수평 편향 회로 HDEF 는 수평 편향 코일 Hy 을 통해 전자빔의 수평 편향을 제어한다.
이하 설명에서는, 원도 회로 WINC1, WINC2 및 게이트 회로 GC(제 1B 도 참조)를 포함하는 본 발명에 따른 회로 U 가 결여됐다고 가정될 것이다. 수평 동기화 펄스 HS 는 위상 판변기 PD 를 포함하는 수평 위상-동기 루프 회로 HPLL 의 입력 단자 Ip 에 접속되는데, 상기 위상 판별기의 제 1 의 입력은 입력 단자 Ip 에 접속되며, 상기 위상 판별기의 출력은 안정한 상황에서 일련의 수평 동기화 펄스 Hs 의 N 회 반복 주파수의 주파수를 가진 클럭 신호 CLK 를 공급하는 전압-제어 발진기 VCO 에 루프 필터 LF 를 통해 접속된다. 위상 판별기 PD 는 수평 동기화 펄스 Hs 의 위치와 클럭 신호 CLK 를 피제수 (dividened) N 를 가진 분할기 회로 DN로 분할하므로 발생된 분할된 펄스 Dp 의 위치를 비교한다. 분할기 회로 DN 의 출력은 수평 위상 동기 루프 회로 HPLL 의 출력 단자 Up 및 위상 판별기 PD 의 제 2 의 입력에 접속된다. 위상 판별기 PD 의 두 입력 신호간의 위치 차로 인해, 상기 위치 차가 일정 시간후에 제거되어지는 방식으로 전압 제어 발진기 VCO 가 클럭 신호 CLK 의 주파수에 적응하도록, 상기 전압 제어 발진기가 제어된 루프 필터 LF 의 출력에서 전압의 변동이 발생될 것이다. 분할된 펄스 Dp 의 위치는 루프 필터 LF에 의해 고정되는 주어진 지연만큼 지연되어 수평 동기화 펄스 Hs 의 위치를 뒤따를 것이다. 수평 위상-동기 루프 회로 HPLL 의 출력 단자 Up 에서 유용한 분할된 펄스 Dp 가 제 2 의 수평 위상 동기 루프 회로 SHPLL 의 제 1 의 입력에 인가되는데, 상기 제 2 의 수평 위상 동기 루프 회로의 제 2 의 입력은 예를 들면, 라인 출력 트랜지스터 LT 의 콜렉터로부터나 또는 라인 출력 변압기 LOT 의 2 차 권선으로부터의 수평 플라이백 정보를 포함하는 플라이백 신호 Hf 를 수신한다. 제 2 의 수평 위상 동기 루프 회로 SHPLL 의 출력은 구동 신호 Hd를 공급하고 라인 출력 트랜지스터 LT 의 제어 전극(베이스)에 결합된다. 상기 제 2 의 수평 위상 동기 루프 회로 SHPLL 예를 들면 디스플레이 튜브 CRT 의 빔 전류에 따른 상기 트랜지스터를 통한 콜렉터 전류의 변동으로 인해 라인 출력 트랜지스터 LT 의 스위치-오프 시간의 변동을 보상한다. 이를 위해, 분할된 펄스 DP 의 위치는 플라이백 신호 Hf 의 펄스의 위치와 비교된다. 상기 위치 비교에 의해 발견된 차는 라인 출력 트랜지스터 LT 의 스위치- 오프 순간을 결정하는 구동 신호 Hd 의 현 에지의 시간 시프트에 의해 가능한 신속히 정정된다.
구동 신호 Hd 의 펄스의 최소 및 최대 반복 주파수는 제 1A 도에 도시된 한 위치 또는 두 위치에 본 발명에 따른 회로 U 를 추가하므로 제한될 수 있는데: 본 발명에 따른 회로 U 는 입력 신호로서 화상 신호 PI 로부터 분리된 일련의 수평 동기화 펄스 Hs 와 출력 신호로서 수평 위상 동기 루프 회로 HPLL 의 입력 단자 Ip에 인가되는 게이팅 펄스 Hp 를 구비하고, 본 발명에 따른 회로 U 는 입력 신호로서 수평 위상 동기 루프 회로 HPLL 의 출력 단자에서 유용한 분할기 회로 DN 의 출력 신호를 구비하고, 상기 회로 U 의 게이팅 펄스 Hp 는 제 2 의 수평 위상 동기 루프 회로 SHPLL 의 입력중 한 입력에 인가된다.
제 2 도는 샘플링 회로 SAMP 와, 발진기 회로 XOSC 및, 윈도 기준 펄스-발생 회로 WRC1 를 포함하는 윈도 회로의 제 1 의 실시예 WINC1 및 게이트 회로 GC 를 포함하는 본 발명에 따른 제 1 의 실시예를 도식적으로 상세히 도시하는데, 상기 윈도 기준 펄스-발생 회로 WRC1 는 위상 판별기 PD1 와, 게이트 회로 G1 및, 시간-펄스 발생 회로 CONT1 를 포함한다. 윈도 회로 WIN1 가 우선적으로 설명될 것이다.
발진기 회로 XOSC 는 수정 또는 공진기에 결합된 예를 들어 링 발진기 형태이고 게이트 회로(GC) 및 윈도 회로 (WINC1, WINC2)의 동기 논리가 클럭화되는 안정한 클럭 신호 XCLK 를 공급한다. 상기 분리 발진기 회로 XOSC 에 의해 공급된 클럭 신호 XCLK 대신에, 전압-제어 발진기 VCO 로부터의 클럭 신호 CLK 가 대안으로 사용될 수도 있다.
수평 동기화 펄스 Hs 는 샘플링 회로 SAMP 의 입력 IN 에 인가되는데, 상기 샘플링 회로의 클럭 입력 CLK 은 클럭 신호 XCLK 를 수신한다. 샘플링 회로 SAMP의 출력은 클럭화된 수평 동기화 펄스 Hsyp 를 공급한다. 샘플링 회로 SAMP 는 클럭 신호 XCLK 에 대해 적시에 비동기로 발생된 수평 동기화 펄스 Hs 가 동기(클럭화된) 회로에 의해 또한 처리될 가능성을 제공하는 클럭 신호 XCLK 에 비동기되게한다.
윈도 회로 WINC1는 특히 윈도-정의 시간 신호들(window-defining time signals), 특히, 윈도 리딩-에지 신호 LW 및 윈도 트레일링-에지 신호 RW 를 발생한다. 이를 위해, 카운팅 회로 CO2 는 윈도 기준 신호 Hv 가 발생하는 순간에 클럭 신호 XCLK 의 주어진 수의 클럭 펄스를 카운트한다. 윈도 회로 WINC1 에 의해 또한 발생되는 윈도 기준 신호 Hv 는 클럭화된 수평 동기화 펄스 Hsyp 가 윈도동안 발생된다면 상기 클럭화된 수평 동기화 펄스 Hsyp 와 관련된다. 윈도 기준 신호 Hv 는, 클럭화된 수평 동기화 펄스 Hsyp 가 윈도 전에(즉, 윈도 리딩-에지 신호 LW가 동작하기 전에) 발생된다면, 윈도 리딩-에지 신호 LW 와 관련되고, 상기 윈도 기준 신호 Hv 는, 클럭화된 수평 동기 펄스 Hsyp 가 윈도 후에(즉, 윈도 트레일링-에지 신호 RW 가 동작하기 전에) 발생하면, 윈도 트레일링-에지 신호 RW 와 관련된다. 이제 상기 윈도 회로 WINC1 가 보다 상세히 설명될 것이다.
시간-펄스 발생 회로 COUNT1 는 카운트를 디코딩하는 9-비트 재개시가능 카운터 및 논리로 구성되는 공지된 카운팅 회로 CO2 를 포함한다. 카운팅 회로 CO2는 윈도 기준 펄스 발생 회로 WRC1 로부터의 윈도 기준 신호 Hv 가 인가되는 클럭 신호 XCLK 및 재개시 입력 RC2 에 접속된 클럭 입력 CLK 을 구비한다. 카운팅 회로 CO2 의 제 1 의 출력(Qc2, 1)은 카운팅 회로 CO2 의 재개시후에 주어진 수(N1-1)의 카운트된 클럭 간격 (예를 들면, 344) 이후에 동작되는 제 1 의 시간 신호 LW-1 (윈도의 레프트-에지에서 한 클럭 간격을 뺀)를 공급한다. 상기 출력(Qc2, 1)은 특히, 카운터 재개시후에 N1 클럭 간격 이후에 동작되는 윈도 리딩-에지 신호 LW 를공급하는 제 1 의 클럭 간격 지연 부재 DEL1 에 접속된다. 상기 제 1 의 클럭 간격 지연 부재 DEL1 는 특히, 제 2 의 시간 신호 LW + 1 를 공급하는 제 2 의 클럭 간격 지연 부재 DEL2 에 접속된다. 카운팅 회로 CO2 의 제 2 의 출력(Qc2, 2)은 카운팅 회로 CO2 의 재개시후에 주어진 수 N2 의 카운트된 클럭 간격(예를 들어, 398) 이후에 동작되는 윈도 트레일링-에지 신호 RW 를 공급한다. 카운팅 회로 CO2 의 제 3 의 출력(Qc2, 3)은 카운팅 회로 CO2 의 재개시후에 주어진수 N4 의 카운트된 클럭 간격 (예를 들면, 192) 이후에 1 클럭 간격 XCLK 동안 가동되는 시간 펄스 MIDP(대략 수평 간격의 중간)를 공급한다. 카운팅 회로 CO2 의 제 4 의 출력(Qc2, 4)은 카운터의 재개시후에 주어진 수 N3 의 카운트된 클럭 간격(예를 들면, 192) 이후에 동작되는 제 3 의 시간 신호 MID(대략 수평 간격의 중간)를 공급한다. 카운팅 회로 CO2 의 재개시 입력 Rc2 이 윈도 기준 신호 Hv 에 의해 동작되기 때문에, 후속 윈도(윈도 리딩-에지 신호 LW 및 윈도 트레일링 에지 신호 RW 에 의해 결정됨)는 윈도 기준 신호 Hv 가 동작되는 순간에 고정된 선택되어진 카운트(N1, N2)의 종료 이후에 발생할 것이다.
위상 판별기 PD1 는 동기 셋-리셋 플립플롭 SSR3 및 논리 INV1, AND2, AND3, OR2 를 포함한다. 클럭화된 수평 동기화 펄스 Hsyp 가 논리 AND 게이트 AND2 의 입력에 인가된다. 논리 AND 게이트 AND2 의 다른 입력은 논리 인버터 회로 INV1에 의해 제 2 의 시간 신호 LW + 1 로부터 발생되는 제 3 의 시간 신호 MID 및 반전된 윈도 리딩-에지 신호 LWI 를 수신한다. 논리 AND 게이트 AND2 의 출력은 동기 셋-리셋 플립플롭 SSR3 의 셋 입력 S 과 논리 OR 게이트 OR2 의 입력의 정합에 결합된다.
동기 셋-리셋 플립플롭 SSR3 의 리셋 입력이 윈도 기준 신호 Hv 를 수신하고, 클럭 입력 CLK 은 클럭 신호 XCLK 를 수신하고, 출력 Q 은 논리 OR 게이트 OR2의 다른 입력에 접속된다. 논리 OR 게이트 OR2 의 출력은 Hsyp 가 MID 이후이나 LW + 1 이전에 발생할시에(그래서, 클럭화된 수평 동기화 펄스 Hsyp 가 신호 MID 이후이나 윈도 LW + 1 의 레피트 에지 이전에 발생하면, 상기 클럭화된 수평 동기화 펄스 Hsyp 가 윈도의 개시 전에 발생), 동작되는 신호 Hpd1 를 공급하고 윈도 기준 신호 Hv 의 발생후에 비동작된다. 논리 AND 게이트 AND3 는 클럭화된 수평 동기화 펄스 Hsyp 와, 제 2 의 시간 신호 LW + 1 및, 제 3 의 시간 신호 MID 를 각기 수신하는 3 개의 입력을 구비하는 반면에, 출력은 제 3 의 시간 신호 MID 및 제 2 의 시간 신호 LW + 1 가 동작하는 간격동안 Hsyp 가 발생할시에(그러므로, 윈도의 개시이후), 동작하는 신호 Hpwl 를 공급한다.
게이트 회로 G1 는 논리 회로 AND4 및 OR3 를 포함한다. 논리 AND 게이트 AND4 의 입력은 신호 Hpd1 를 수신하고, 다른 입력은 윈도 리딩-에지 신호 LW 를 수신하고 출력은 논리 OR 게이트 OR3 의 입력에 접속된다. 논리 OR 게이트 OR3 의 다른 입력은 윈도 트레일링-에지 신호 RW 및 신호 Hpwl 를 수신하는 반면에, 출력은 윈도 기준 신호 Hv를 공급한다.
윈도 회로 WINC1 의 동작은 제 3 도에 도시된 신호 파형과 관련하여 설명될 것이다. 제 3A 도, 제 3B 도 및 제 3C 도는 클럭화된 수평 동기화 펄스 Hsyp 가 윈도의 개시 전에, 윈도동안 및, 윈도의 종료이후에 각기 발생할시에 그 상황을 도시한다. 단순성을 고려하여, 신호 LW-1, LW 및 LW + 1 가 동일하다고 가정된다. 클럭화된 수평 동기화 펄스 Hsyp 및 윈도 트레일링-에지 신호 RW 의 정상 위치는 점선으로 도시되었다.
논리 OR 게이트 OR3 는 3 개의 입력을 구비하며, 따라서, 이들 입력중 한 입력이 동작되면, 윈도 기준 신호 Hv 가 동작된다. 제 3A 도, 제 3B 도 및 제 3C 도에 각기 도시된 3 가지 가능한 상황이 있다.
제 3A 도에 도시된 상황에선, 제 3 의 시간 신호 MID 는 수평 간격의 중간이후에 순간 tMID 에 동작되고, 반전된 윈도 리딩-에지 신호 LWI 는 이미 동작하고 그후에 클럭화된 수평 동기화 펄스 Hsyp 가 순간 tHsyp 에 발생된다. 결과로서, 논리 AND 게이트 AND2 의 모든 입력이 동작되고 신호 Hpd1 도 또한 동작될 것이다. 순간 tLW 에, 논리 AND 게이트 AND4 의 출력은 윈도 리딩-에지 신호 LW 가 동작될시에 동작되며, 따라서 윈도 기준 신호 Hv 및 카운팅 회로 CO2 의 재개시 입력 Rc2도 또한 가동되어, 카운팅 회로에 의하여 제 3 의 시간 신호 MID, 윈도 리딩-에지 신호 LW, 반전된 윈도 리딩-에지 신호 LWI 및, 윈도 트레일링-에지 신호 RW 가 클릭 신호 XCLK 의 한 클럭 간격 나중에 개시 위치에 리셋될 것이다(전과 같이 순간 tMID 과 유사하게). 이제 새로운 세트의 시간 신호의 카운팅이 개시된다: 윈도 리딩-에지 신호 LW(윈도의 개시)와 윈도의 트레일링-에지 신호 RW(윈도의 종료)에 의해 정의된 그다음 윈도는 윈도 기준 신호 Hv 가 동작되는 순간에 고정되게 결합된다. 동기 셋-리셋 플립플롭 SSR3 및 논리 OR 게이트 OR2 는 이를 위해 윈도 기준 신호 Hv 의 비-정의된 반복 횟수가 제공된 수평 동기화 펄스 Hs 의 섭동에 의해 발생되어 지는 것을 방지하기 위해 신호 MID 이후에 발생된 제 1 의 클럭화된 수평 동기화 펄스 Hsyp 를 배타적으로 검출해야 한다. 클럭화된 수평 동기화 펄스 Hsyp는, 원도 기준 신호 Hv 가 윈도의 리딩-에지(윈도 리딩-에지 신호 LW 에 의해 정의된)에 동작되는 결과로, 윈도의 개시 전에 발생된다.
제 3B 도에 도시된 상황에선, 신호 MID 는 수평 간격의 중간 이후에 순간 tMID 에 동작되고, 그후에 윈도 리딩-에지 신호 LW 가 순간 tLW 에 동작되고 그후 클럭화된 수평 동기화 펄스 Hsyp 가 순간 tHsyp 에 동작된다. 결과로서, 논리 AND 게이트 AND3 의 모든 입력이 동작하고 또한 신호 Hpw1 과 원도 기준 신호 Hv 가 동작될 것이다. 상기 다양한 신호가 제 3A 도와 관련하여 설명된 것과 동일한 방식으로 개시 위치에 리셋 된다. 상기 상황에선, 윈도 기준 신호 Hv 는 클럭화된 수평 동기화 펄스 Hsyp 가 윈도내에 발생하는 순간에 동작된다.
제 3C 도에 도시된 상황에선, 신호 MID 는 수평 간격의 이후에 순간 tMID 에 동작되고 그후에 윈도 리딩-에지 신호 LW 가 순간 tLW 에 동작된다. 클럭화된 수평 동기화 펄스 Hsyp 가 발생하는 순간이 윈도 트레일링-에지 신호 RW 가 동작되는 순간 tRW 이전이 아니기 때문에, 신호 Hpd1 및 Hpw1 는 논리 OR 게이트 OR3 를 동작시키지 못할 것이다. 윈도 트레일링 에지 신호 RW 가 논리 OR 게이트 OR3 를 동작시켜 윈도 기준 신호 Hv 가 동작되는 것이 순간 tRW 까지는 아니다. 상기 클럭화된 수평 동기화 펄스 Hsyp 는 윈도 트레일링-에지 신호 RW 전에 발생되지 않아 윈도 기준 신호 Hv 가 윈도의 최후 에지(윈도 트레일링-에지 신호 RW 에 의해 정의된)에 동작된다. 즉, 클럭화된 수평 동기화 펄스 Hsyp 가 윈도 트레일링-에지 RW 이후에발생하면, 그 결과는 윈도 기준 신호 Hv 가 윈도 트레일링 에지 RW 에 동작되는 것일 것이다.
제 2 도에 도시된 게이트 회로 GC 는 게이팅 신호 Hp 를 발생한다. 제공된 수평 동기화 펄스 Hs 가 윈도동안 발생되면, 게이팅 신호 Hp 는 제공된 수평 동기화 펄스 Hs 에 관련되며; 수평 동기화 펄스 Hs 가 윈도 전에(즉, 윈도 리딩-에지 신호 LW 가 동작되지 전에) 발생하면, 게이팅 신호 Hp 는 윈도 리딩-에지 신호 LW에 관련되고; 수평 동기화 펄스 Hs 가 윈도 후에(즉, 윈도 트레일링-에지 신호 RW가 동작된 후에) 발생하면, 게이팅 신호 Hp 는 윈도 트레일링-에지 신호 RW 와 관련된다. 이제 게이트 회로 GC 가 상세히 설명될 것이다. 게이트 회로는 비동기셋-리셋 플립플롭 ASR, 고정된 펄스폭-발생 회로 WIDC 및 논리 게이트 OR1 및 AND1를 포함 한다. 비동기 셋-리셋 플립플롭 ASR 은 논리 OR 게이트 OR1 의 출력에 접속된 셋 입력 SA과, 시간 펄스 MIDP 를 수신하는 리셋 입력 RA 및, 논리 AND 게이트 AND1 및 논리 AND 게이트 AND5 의 입력에 접속된 출력 QA 을 구비한다. 논리 OR 게이트 OR1 의 입력은 수평 동기화 펄스 Hs 및 윈도 트레일링-에지 신호 RW 를 수신한다. 논리 AND 게이트 AND5 의 제 2 의 입력은 윈도 리딩-에지 신호 LW 를 수신하고, 그 출력은 제 1 의 동기 셋-리셋 플립플롭 SSR1 의 셋 입력 S1 에 접속된다. 제 1 의 동기 셋-리셋 플립플롭 SSR1 의 리셋 입력 R1 은 시간 펄스 MIDP를 수신하고, 클럭 입력 CLK 은 클럭 신호 XCLK 에 접속 되고, 출력 Q1 은 논리 인버터 회로 INV2 를 통하여 동기 리셋 가능 카운터 CO1 의 비동기 리셋 입력 Rc1 에 접속된다. 카운터 CO1 의 클럭 입력 CLK 은 클럭 신호 XCLK 를 수신하고, 출력 Qc1 은 제 2의 동기 셋-리셋 플립플롭 SSR2 의 리셋 입력 R2 에 접속된다. 카운터 CO1 는 클럭 신호 XCLK 의 고정된 수의 Nc1 클럭 펄스를 카운트한다. 제 2 의 동기 셋-리셋 플립플롭 SSR2 의 셋 입력 S2 은 제 1 의 시간 신호 LW-1 에 접속되며, 클럭 입력 CLK 은 클럭 신호 XCLK 에 접속되고 출력 Q2 은 논리 AND 게이트 AND1 의 제 2 의 입력에 접속되는데, 상기 논리 AND 게이트 AND1 의 출력은 게이팅 신호 Hp 를 공급한다. QA, Q1, Qc1 및, Q2 로 표시된 신호는 출력 QA, Q1, Qc1 및, Q2 에서 각기 발생한다.
이제 게이트 회로 GC 의 동작이 제 4 도와 관련하여 설명될 것인데, 제 4A 도, 제 4B 도 및 제 4C 도는 수평 동기화 펄스 Hs 가 윈도의 개시 전에 발생하며, 윈도동안 발생하고 윈도의 종료 이후에 발생하는 상황을 각기 도시한다. 단순화하기 위해, 클럭 간격의 진폭의 순서의 시간 차는 고려되지 않았고 신호 LW-1 및 LW 는 동일하다고 가정된다. 수평 동기화 펄스 Hs 및 윈도 트레일링-에지 신호 RW의 정상 위치는 점선으로 도시되었다.
3 개의 도면 각각에서, 신호 MIDP 는 대략 수평 간격의 중간의 순간 tMID 에 클럭 간격동안 동작되며, 그후 신호 QA, Q1 및 Qc1 가 비동작 상태에 있다. 두 순간 tHs(수평 동기화 펄스 Hs 가 동작됨) 또는 tRW(윈도 트레일링-에지 신호 RW 가 동작됨)의 제 1 의 발생동안, 비동기 셋-리셋 플립플롭 ASR 은 논리 OR 게이트 OR1를 통해 직접 셋되어(그 다음 클럭 펄스 XCLK 를 기다리지 않고도), 신호 QA 가 동작된다. 논리 OR 게이트 OR1 및 비동기 셋-리셋 플립플롭 ASR 의 조합은 제공된 수평 동기화 펄스 Hs 가 윈도 트레일링-에지 신호 RW 전에 발생하면, 상기 제공된 수평 동기화 펄스가 동작되는 순간에 동작되는 신호 QA 또는; 상기 수평 동기화 펄스가 윈도 트레일링-에지 신호전에 발생하지 않으면, 윈도 트레일링 에지 신호 RW가 동작되는 순간에 동작되는 신호 QA 를 제공한다.
이제, 고정된 펄스폭 발생 회로 WIDC 의 동작이 설명될 것이다. 논리 AND 게이트 AND5 의 제 1 의 입력은 윈도 리딩-에지 신호 LW 에 접속되고 제 2 의 입력은 신호 QA 에 접속되고, 두 신호 LW, QA 가 동작되는 순간에, 출력이 동작 되고 제 1 의 동기 셋-리셋 플립플롭 SSR1 이 셋될 것이다. 신호 Q1 의 동작이 카운터 CO1 의 리셋 상태를 제거하고, 이후 상기 카운터는 클럭 신호 XCLK 의 클럭 펄스의 고정된 수 (NC1)가 카운트되어진 이후에 동작되는 신호 QC1 를 공급하여, 그 결과 고정된 시간 TC1 이후에, 순간 tLW 에 셋되는 제 2 의 비동기 셋-리셋 플립플롭 SSR2 이 윈도 리딩-에지 신호 LW 에 의해 리셋되어, Q2 가 동작된다. 따라서 신호 Q2 는 순간 tLW 에 동작되고, 논리 AND 게이트 AND5 의 입력에서의 두 신호 LW, QA가 동작되는 순간으로부터 시간 간격 TC1 이후에 비동작된다.
제 4A 도에 도시된 상황에선, 수평 동기화 펄스 Hs 및 신호 QA 는 윈도 리딩-에지 신호 LW 가 동작되는 순간 tLW 이전인 순간 tHs 에 동작된다. 순간 tLW 에, 이미 동작하는 신호 QA 뿐만 아니라 윈도 리딩-에지 신호 LW 가 논리 AND 게이트 AND5 의 입력에서 동작될 것이고, 전술에 따라, 순간 tLW 에 동작될 것이고 순간 tLW 으로부터 시간 간격 TC1 이후에 비동작되는 신호 Q2 가 발생될 것이다. 신호 Q2 및 QA 의 논리 AND 기능(AND1)은 신호 Q2 를 게이팅 신호 Hp 로서 산출한다. 수평 동기화 필스 Hs 가 윈도 개시 전에 발생되며, 그 결과 게이팅 신호 Hv 는 윈도의 리딩 에지(윈도 리딩-에지 신호 LW에 의해 정의된)에 동작되고 고정된 시간 간격 TC1 을 갖는다.
제 4B 도에 도시된 상황에선, 수평 동기화 펄스 Hs 및 신호 QA 는 윈도 리딩-에지 신호 LW 가 동작되는 순간 tLW 이후인 순간 tHs 에 동작된다. 상기는 논리 AND 게이트 AND5 의 제 2 의 입력 신호가 동작되게 하여, 전술에 따라, 순간 tLW에 동작될 것이고 순간 tHs 로부터 시간 간격 TC1 이후에 비동작 되는 신호 Q2 가 발생된다. 신호 Q2 및 QA 의 논리 AND 기능 (AND1)은 순간 tHs 에 동작되고 시간 간격 TC1 이후에 비동작 되는 게이팅 신호 Hp 를 산출한다. 수평 동기화 펄스 Hs 가 윈도동안 발생되며, 그 결과 게이팅 신호 Hp 는 수평 동기화 펄스 Hs 가 동작되는 순간에 동작되고 고정된 시간 간격 TC1 을 갖는다.
제 4C 도에 도시된 상황에선, 순간 tHs 은 윈도 트레일링-에지 신호 RW 가 동작되는 순간 tRW 이후이다. 전술에 따라, 출력 신호 QA 는 순간 tRW 에 동작될 것이다. 상기 순간 tRW 에, 논리 AND 게이트 AND5 의 제 2 의 입력 신호는 이미 동작하며, 출력 신호 QA 가 동작되게 하는 제 1 의 입력 신호 (LW)외에도 논리 AND 게이트 AND5 의 제 2 의 입력 신호가 동작될 것이고, 전술에 따라, 순간 tLW 에 동작되고 순간 tRW 으로부터 시간 간격 TC1 이후에 비동작되는 출력 신호 Q2 가 발생된다. 신호 Q2 및 QA 의 논리 AND 기능(AND1)은 순간 tRW 에 동작되고 시간 간격 TC1 이후에 비동작되는 게이팅 신호 Hp 를 산출한다. 수평 동기화 펄스 Hs 는 원도 트레일링-에지 신호 RW 전에 발생되지 않는데, 상기 윈도 트레일링-에지 신호 RW 는 게이팅 출력 신호 Hp 가 윈도의 트레일링 에지(원도 트레일링 에지 신호 RW에의해 정의됨)에서 동작되게 하고 고정된 시간 간격 TC1 을 갖는다.
제 5 도는 위상 판별기 PD2, 게이트 회로 G2 및, 분할기 회로 COUNT2 를 포함하는 윈도 기준 펄스 발생 회로 WRC2 와, 샘플링 회로 SAMP 및, 발진기 회로 XOSC 를 포함하는 본 발명에 따른 윈도 회로의 제 2 의 실시예 WINC2 의 상세도이다.
발진기 회로 XOSC 및 샘플링 회로 SAMP 는 앞서 본원에 설명되었다.
윈도 회로 WINC2 는 특히 윈도 리딩-에지 신호 LW 및 윈도 트레일링-에지 신호 RW 와 같은 윈도-정의 시간 신호를 발생한다. 이를 위해, 카운팅 회로 CO3 는 윈도 기준 신호 Hv 가 발생하는 순간에 클럭 신호 XCLK 의 주어진 수의 클럭 펄스를 카운트한다. 윈도 기준 신호 Hv 는 이전의 윈도 기준 신호 Hv-1 에 대한 결과로서 발생한 시간 간격이 상기 윈도 기준 신호 Hv 에 선행한 2 개의 연속한 클럭화 된 동기화 펄스 Hsyp-1 및 Hsyp 간의 시간 간격에 가능한 가까운 순간에 위상 판별기 PD2 및 게이트 회로 G2 에 의해 발생되는데, 상기 순간은 항상 윈도 리딩-에지 신호 LW 및 윈도 트레일링 에지 신호 RW 에 의해 정의된 시간 간격내에 있다. 이제 윈도 회로 WINC2 가 상세히 설명될 것이다.
시간 펄스-발생 회로 COUNT2 는 카운트를 디코딩하는 9-비트 재개시가능 카운터 및 논리로 구성되는 카운팅 회로 CO3 를 포함한다. 카운팅 회로 CO3 는 클럭 신호 XCLK 용 클럭 입력 CLK 및 윈도 기준 펄스-발생 회로 WRC2 로부터 윈도 기준 신호 Hv 를 수신하는 재개시 입력 RC3 을 구비한다. 카운팅 회로 CO3 의 제 1 의 출력(Qc3, 1)은 카운터의 재개시후 주어진 수의 N1-1 카운트된 클럭 간격(예를 들면, 344) 이후에 동작되는 제 1 의 시간 신호 LW-1(윈도의 좌측 에지에서 한 클럭 간격을 뺀)를 공급한다. 상기 출력(Qc3, 1)은 특히, 카운터의 재개시후 N1 클럭 간격 이후에 동작되는 윈도 리딩-에지 신호 LW 를 공급하는 클럭 간격 지연 부재 DEL1 에 접속된다. 카운팅 회로 CO3 의 제 2 의 출력(Qc3, 2)은 카운터의 재개시 후 주어진 수의 N2 카운트된 클럭 간격(예를 들어, 398) 이후에 동작되는 윈도 트레일링-에지 신호 RW 를 공급한다. 카운팅 회로 CO2 의 제 3 의 출력(Qc3, 3)은 카운터의 재개시후 주어진 수의 N4 카운트된 클럭 간격(예를 들어, 192) 이후에 1 클럭 간격 XCLK 동안 동작되는 시간 펄스 MIDP(대략 수평 간격의 중간)를 공급한다. 카운팅 회로 CO3 의 재개시 입력 RC3 이 윈도 기준 신호 Hv 에 의해 동작되기 때문에, 후속의 윈도(윈도 리딩-에지 신호 LW 및 윈도 트레일링 에지 신호 RW 에 의해 정의된)는 고정 선택된 카운트 (N1 및 N2)의 종료 이후에 발생할 것이다.
수평 동기화 펄스 Us 는 샘플링 회로 SAMP 의 입력에 인가되며, 상기 샘플링 회로 SAMP 의 또 다른 입력은 클럭 신호 XCLK 를 수신한다. 샘플링 회로 SAMP 의 출력 OUT 은 클럭화된 수평 동기화 펄스 Hsyp 를 공급한다.
위상 판별기 PD2 는 리셋이 셋에 대한 우선순위와 논리 INV1, INV2, AND2, AND3 를 각기 구비한 형태의 제 1 및 제 2 의 등기 셋-리셋 플립플롭 SSR3 및 SSR4를 포함한다. 클럭화된 수평 동기화 펄스 Hsyp 는 논리 AND 게이트 AND2 에 제 1 입력과 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 리셋 입력 R4 에 인가된다. 논리 AND 게이트 AND2 의 제 2 의 입력은 논리 인버터 게이트 INV1 를 통해 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 출력 Q4 에 접속되고 상기 게이트의 출력은 제 1 의동기 셋-리셋 플립플롭 SSR3 의 셋 입력 S3 에 접속된다. 제 1 의 동기 셋-리셋 플립플롭 SSR3 의 리셋 입력 R3 은 윈도 기준 신호 Hv 를 수신하고 클럭 입력 CLK 은 클럭 신호 XCLK 를 수신하고 상기 플립플롭의 출력은 신호 Hpd2 를 공급하고 특히 논리 인버터 게이트 INV2 를 통해 논리 AND 게이트 AND3 의 제 1 입력에 접속된다. 논리 AND 게이트 AND3 의 제 2 의 입력은 윈도 기준 신호 Hv 를 수신하고 상기 게이트의 출력은 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 셋 입력 S4 에 접속된다. 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 클럭 입력 CLK 은 클럭 신호 XCLK 를 수신하고 출력은 신호 Hpw2 를 공급한다.
이트 AND2 및 AND3 의 입력중 한 입력은 언제나 논리 인버터 게이트 INV1 및 INV2를 통해 동작된다. 위상 판별기 PD2 와, 클럭화된 동기화 펄스 Hsyp 및, 윈도 기준 신호 Hv 의 입력 신호중 어느 것에 따라 우선적으로 동작되는 2 가지 후속 상황이 존재한다. 이제, 제 1의 상황이 설명될 것이다. 클럭화된 동기화 펄스 Hsyp가 우선적으로 동작되면(수평 동기화 펄스 Hs 의 발생의 결과로서), 제 1 의 동기 셋-리셋 플립플롭 SSR3 의 셋 입력 S3 이 논리 AND 게이트 AND2 를 통해 동작될 것이고 클럭 신호 XCLK 의 후속의 클럭 간격 CP 에 출력 신호 Hpd2 가 동작될 것이다. 또한, 제 2 의 셋-리셋 플립플롭 SSR4 의 리셋 입력 R4 이 동작될 것이며, 출력 신호 Hpw2 는 후속의 클럭 간격 CP 동안 비동작 상태를 유지한다.
제 6A 도에 도시된 상황에선, 윈도 리딩-에지 신호 LW 가 순간 tLW1 에 동작되며, 논리 AND 게이트 AND4 의 제 2 의 입력이 동작된다. 순간 tHsyp1 에, 클럭화된 수평 동기화 펄스 Hsyp 가 동작되는 반면에, 전술에 따라, 신호 Hpd2 는 한 클럭 간격 CP 이후에 동작되고 신호 Hpw2 는 비동작 상태를 유지한다. 신호 Hpd2는 논리 AND 게이트 AND4 의 제 1 의 입력이 논리 OR 게이트 OR3 를 통해 동작되게 하여, 윈도 기준 신호 Hv 및 제 1 의 동기 셋-리셋 -플립플롭 SSR3 의 리셋 입력 R3이 동작 되며, 따라서 한 클럭 간격 이후에 신호 Hpd2 및 원도 기준 신호 Hv 가 비동작된다. 상기 신호 Hpd2 가 또한 윈도 기준 신호 Hv 의 동작 상태동안 동작하기때문에, 논리 AND 게이트 AND3 가 논리 인버터 게이트 INV2 를 통해 비동작 상태를 유지할 것이고 신호 Hpw2 도 비동작 상태를 유지할 것이다. 윈도 기준 신호 Hv 가 비동작된다는 사실의 결과로서, 카운팅 회로 CO3 는 또 다른 클럭 간격 CP 이후의 순간 tO 에 리셋되고 윈도 리딩-에지 신호 LW 는 비동작된다. 카운팅 회로 CO3는, 후속의 윈도 기준 펄스 Hv 가 동작된다는 사실에 의해 리셋이 동작될 때까지, 상기 순간에서 개시된다. 순간 tO는 이하 본원에선 개시 순간이라 언급된다. 그 다음 윈도 리딩-에지 신호 LW 는 개시 순간 tO 으로부터 클럭 간격 XCLK 의 N1 배와 동일한 시간 Tmin 이후의 순간 tLW2 에 동작되는 반면에, 윈도 트레일링- 에지 신호 RW 는, 클럭화된 수평 동기화 펄스 Hsyp 가 상기 순간전에 동작되지 않으면 개시 순간 tO 으로부터 클럭 간격 XCLK 의 N2 배와 균일한 시간 Tmax 이후에 동작된다. 순간 tHsyp2 에 윈도에 발생하는 제 2 의 클럭화된 수평 동기화 펄스 Hsyp 는 순간 tHsyp1 에 대해 앞서 본원에 기술된 것과 동일한 방식으로 처리된다. Tmin 과 Tmax 간의 간격에 출현 되고 윈도내에 속한 클럭화된 동기화 펄스 Hsyp 는 윈도 기준 펄스 Hv(한 클럭 간격 CP 의 지연에 대하여)로서 진행된다.
제 6B 도의 상황에선, 클럭화된 동기화 신호 Hsyp 는 개시 순간 tO 후 순간tHsyp2 에 동작되고 윈도 리딩-에지 신호 LW 전에 동작된다. 앞서 본원에 기술된 바와 같이, 출력 신호 Hpd2 는 그다음 클럭 간격에 동작되고 출력 신호 Hpw2 는 비동작 상태를 유지한다. 신호 Hpd2 는 논리 AND 게이트 AND4 의 제 1 의 입력이 논리 OR 게이트 OR3 를 통해 동작되게 한다. 순간 tLW2 에, 윈도 리딩-에지 신호 LW가 동작되어 논리 AND 게이트 AND4 의 제 2 의 입력이 동작되고, 그 후에 또한 윈도 기준 신호 Hv 및 제 1 의 동기 셋-리셋 플립플롭 SSR3 의 리셋 입력 R3 이 동작되며 따라서, 한 클럭 간격 CP 이후에 신호 Hpd2 및 윈도 기준 신호 Hv 가 비동작 된다. 윈도 기준 신호 Nv 가 동작되는 간격동안 신호 Hpd2 도 또한 동작하기 때문에, 논리 AND 게이트 AND3 는 논리 인버터 게이트 INV2 를 통해 비동작 상태를 유지할 것이고 그로 인해 신호 Hpw2 도 비동작 상태를 유지할 것이다. 2 개의 연속한 클럭화된 동기화 펄스 Hsyp 의 간격이 Tmin 보다 더 짧으면, 윈도 기준 신호 Hv는 윈도 리딩-에지 신호 LW 와 동일하게 될 것이다. 클럭화된 동기 펄스 Hsyp 가 순간 tLW2 에 발생된 기준 신호 Hv 와 순간 tLW2 에 발생된 연속한 윈도 리딩-에지 신호 LW 간의 시간 간격에 발생되는지를 상기 실시예가 검출한다. 상기 기준 신호 Hv 가 앞서 정의된 시간 간격내에 발생하면, 윈도 전에 발생하는 것으로 정의된다. 상기는 윈도전에 신호 MID 와 연속한 윈도 리딩-에지 신호 LW 간의 시간 간격에 발생하는 것으로 정의된 제 2 도에 설명된 실시예와 반대이다. 상기 신호 MID 는 선행한 기준 신호 Hv 이후의 라인 간격의 약 1/2 에 개시된다.
제 6C 도에 도시된 상황에선, 윈도 리딩-에지 신호 LW 및 논리 AND 게이트 AND4 의 제 2 의 입력이 개시 순간 tO 후 순간 tLW2 에 동작된다. 순간 tRW2 에 논리 OR 게이트 OR3 의 제 2 의 입력에서의 윈도 트래일링-에지 신호 RW 가 동작되고 또한 논리 AND 게이트 AND4 의 제 1 의 입력과 윈도 기준 신호 Hv 가 동작될 것이다. 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 셋 입력 S4 이 논리 AND 게이트 AND3 를 통해 동작되고 그후, 출력 신호 Hpw2 가 그다음 클럭 간격 XCLK 동안 동작될 것이다. 또한 제 1 의 동기 셋-리셋 플립플롭 SSR3 의 리셋 입력 R3 이 동작되며, 출력 신호 Hpd2 는 그다음 클럭 간격 XCLK 동안 비동작 상태를 유지한다. 윈도 기준 신호 Hv 가 동작된다는 사실의 결과로서, 카운팅 회로 CO3 가 리셋되고 윈도 리딩-에지 신호 LW 및 윈도 트레일링-에지 신호 RW 가 클럭 간격 CP 이후의 개시 순간 tO 에 비동작된다. 순간 tHsyp2 에 클럭화된 수평 동기화 펄스 Hsyp 가 발생되어, 상기가 제 2 의 동기 셋-리셋 플립플롭 SSR4 의 리셋 입력이 동작되게 하는 반면에, 신호 Hpw2 는 한 클럭 간격 이후에 비동작된다. 입력에서 논리 AND 게이트 AND2 가 동작 신호 Hpw2 로 인해 논리 인버터 게이트를 통해 비동작하기 때문에, 제 1 의 비동기 셋-리셋 플립플롭 SSR3 의 상태는 변하지 않으며; 출력 신호 Hpd2 로 비동작 상태를 유지한다. 이제, 제 1 및 제 2 의 동기 셋-리셋 플립플롭 SSR3 및 SSR4 가 순간 tO 에 동일한 상태에 있고 후속의 클럭화된 수평 동기화 펄스 Hsyp 가 발생하는 순간에 따라, 앞서 본원에 기술된 상황중 한 상황이 발생할 수도 있다. 2 개의 연속한 클럭화된 동기화 펄스 Hsyp 의 간격이 Tmax 보다 더 길면, 윈도 기준 신호 Hv 는 윈도 트레일링- 에지 신호 RW 과 동일하게 될 것이다(순간 tRW2 에).
실제로 비동기 게이팅 신호 Hp 의 동기 복제인 동기 발생된 윈도 기준 펄스Hv 대신에, 카운팅 회로 CO2, CO3 에 대한 리셋 신호로서 동기화되게 되어진 비동기 게이팅 신호 Hp 또는 게이팅 신호 Hp 를 사용하는 것도 또한 가능하다는 것을 알아야 한다.
또한, 앞서 설명된 바와 같이 디지탈 실시예 대신에 아나로그 실시예가 대안으로 가능하다. 트리거 가능한 톱니파 발생기가 디지탈 카운터 CO2, CO3 대신에 사용될 수도 있다. 카운터 CO2, CO3 는 시간의 함수로서 리셋 명령(예를 들어, Hv)으로부터의 카운트를 끌어올리는데, 상기 카운트는 경과된 시간의 기준이다. 종래의 트리거가능한 톱니파 발생기는 캐패시터에 전류를 축적시키고 트리거 펄스로부터 경과되는 시간의 기준인 전압을 발생시킨다. 전압 레벨 비교기는 카운트를 판독하기 위한 아나로그 전압 레벨 비교기로서 사용될 수도 있다. 관련 에지 또는 펄스를 발생시킨다.
전술된 바와 같은 디지탈 실시예에 의해 수행된 기능은 대안으로 마이크로컴퓨터로 실현될 수 있다. 마이크로컴퓨터는 상기 응용에 언급되어진 펄스를 제공하는 순간을 계산할 수도 있다.
예로서, 윈도 펄스 LW, RW 는 윈도의 리딩 에지 LW 의 발생의 순간과 윈도의 트레일링 에지 RW 의 발생의 순간에 의해 각기 표현될 수도 있다. 이들 순간은 값을 계산하므로 표현될 수도 있다. 마이크로컴퓨터도 또한 상기 펄스를 발생할 수도 있다.
상기 실시예는 본 발명을 제한하기보다는 설명을 위한 것이며 이 기술 분야에서 숙련된 자는 첨부된 청구범위의 범위를 벗어나지 않고도 많은 다른 대안의 실시예를 설계할 수도 있다는 것을 알아야 한다. 청구범위에서, 괄호 내에 기재된 참조부호들은 청구범위를 제한하는 것으로 해석되어서는 안된다.
Claims (16)
- 윈도 신호(LW, RW)를 반복적으로 발생시키는 윈도 회로(WINC1, WINC2) 및,동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)동안 발생하면 상기 동기화 펄스(Hs)와 관련된 게이팅 펄스(Hp)를 반복적으로 발생하는 게이트 회로(GC)로서, 상기 게이트 회로(GC)는 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)의 리딩 에지 전에 발생하면 상기 윈도 신호(LW)의 리딩 에지와 관련된 게이팅 펄스(Hp)를 발생하고, 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)의 트레일링 에지 후에 발생하면 윈도 신호(RW)의 트레일링 에지와 관련된 게이팅 펄스(Hp)를 발생하는 수단(OR1, ASR, AND1, WIDC)을 포함하며,상기 게이팅 펄스(Hp), 상기 동기화 펄스(Hs) 및 상기 윈도 신호(LW, RW)는 상기 동기화 펄스(Hs) 또는 상기 윈도 신호(LW, RW)의 리딩 또는 트레일링 에지와 동일 시간 순간에 또는 처리 지연 또는 계산 시간에 걸쳐 동일 시간 순간에 대해 시프트되는 시간 순간에 상기 게이팅 펄스(Hp)가 발생하는 방식으로 관련되어 있는 동기화 장치.
- 제 1 항에 있어서,상기 윈도 회로(WINC1, WINC2)는 상기 동기화 펄스(Hs)와 관런된 펄스(Hsyp)가 상기 윈도 신호(LW, RW)동안 발생하면 동기화 펄스(Hs)와 관련된 기준 펄스(Hv)를 발생하고, 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)동안 발생하지 않으면 윈도 신호(LW, RW)의 리딩 에지(LW) 또는 트레일링 에지(RW)와 관련된 기준 펄스(Hv)를 발생하는 수단(XOSC, SAMP, PD1, PD2, G1, G2 및 COUNT1, COUNT2)을 포함하며, 상기 기준 펄스(Hv)는 상기 후속의 윈도 신호(LW, RW)를 결정하기 위한 시간 기준을 제공하는 동기화 장치.
- 제 2 항에 있어서,상기 윈도 회로(WINC1)는 상기 동기화 펄스(Hs)와 관련된 펄스(Hsyp)가 윈도 신호(LW, RW)의 개시 전에 발생하면 윈도 신호의 리딩 에지(LV)와 관련된 기준 펄스(Hv)를 발생하고, 상기 동기화 펄스(Hs)와 관련된 펄스(Hsyp)가 윈도 신호(LW, RW)의 종료 후에 발생하면 상기 윈도 신호의 트레일링 에지(RW)와 관련된 기준 펄스(Hv)를 발생하는 수단(XOSC, SAMP, PD1, G1, COUNT1)을 포함하는 동기화 장치.
- 제 2 항에 있어서,상기 윈도 회로(WINC2)는 선행 기준 펄스(Hv-1)와 함께 형성된 시간 간격의 길이가 상기 동기화 펄스(Hs)에 관련되어 있고 기준 펄스들(Hv-1, Hv)과 대응하는 연속 펄스들(Hsyp-1, Hsyp)간의 시간 간격에 가능한 가까운 순간에 기준 펄스(Hv)를 발생하는 수단(XOSC, SAMP, PD2, G2, COUNT2)을 포함하며, 상기 순간은 항상 윈도 신호의 리딩 에지(LW)와 윈도 신호의 트레일링 에지(RW)에 의해 정의된 윈도 내에 있는 동기화 장치.
- 제 1 항에 있어서,상기 윈도 회로(WINC1, WINC2)는 상기 게이트 회로(GC)의 이전 출력 펄스(Hp-1)에 관하여 상기 윈도 신호(LW, RW)의 상기 리딩 에지(LW) 및 상기 트레일링 에지(RW)를 발생하는 에지-발생 수단(COUNT1, COUNT2)을 포함하는 동기화 장치.
- 제 2 항 또는 제 3 항 또는 제 4 항에 있어서,상기 윈도 회로(WINC1, WINC2)는 상기 기준 펄스(Hv)에 관하여 상기 윈도 신호(LW, RW)의 리딩 에지(LW) 및 트레일링 에지(RW)를 발성하는 에지-발생 수단(COUNT1, COUNT2)을 포함하는 동기화 장치.
- 제 5 항에 있어서, 상기 윈도 회로(WINC1, WINC2) 및 상기 게이트 회로(GC)는 상기 동기화 펄스(Hs)를 수신하고 상기 게이팅 펄스들(Hp)을 위상 동기 루프 회로(phase-locked loop circuit; HPLL)에 인가하도록 결합되어 있고, 또는 상기 윈도 회로(WINC1, WINC2)의 입력 단자(I) 및 게이트 회로(GC)는 상기 위상 동기 루프 회로(HPLL)의 출력 단자(Up)에 결합되고, 상기 위상 동기 루프 회로(HPLL)의 입력 단자(Ip)는 상기 동기화 펄스(Hs)를 수신하도록 결합되며, 상기 동기화 장치는 위상 동기 루프 회로(HPLL)의 발진기(VCO)와 관련된 클럭 신호(CLK)를 발생하는 수단(OSC)을 더 포함하며, 상기 에지-발생 수단 (COUNT1, COUNT2)은 상기 현재의 게이팅 펄스(Hp)로부터 미래의 윈도 신호(LW, RW)의 상기 리딩 에지(LW) 및 상기트레일링 에지(RW)까지의 시간 간격을 결정하기 위해 상기 위상 동기 루프 회로(HPLL)의 상기 발진기(VCO)로부터 주어진 수의 펄스들을 카운트하도록 되어 있는 동기화 장치.
- 제 6 항에 있어서,상기 윈도 회로(WINC1, WINC2) 및 게이트 회로(GC)는 상기 동기화 펄스(Hs)를 수신하고 상기 게이팅 펄스(Hp)를 위상 동기 루프 회로(HPLL)에 인가하도록 결합되어 있고, 또는 상기 윈도 회로(WINC1, WINC2)의 입력 단자(I) 및 게이트 회로(GC)는 위상 동기 루프 회로(HPLL)의 출력 단자(Up)에 결합되고, 상기 위상 동기 루프 회로(HPLL)의 입력 단자(Ip)는 상기 동기화 필드(Hs)를 수신하도록 결합되며, 상기 동기화 장치는 위상 동기 루프 회로(HPLL)의 발진기(VCO)와 관련된 클럭 신호(CLK)를 발생하는 수단(OSC)을 더 포함하며, 상기 에지-발생 수단 (COUNT1, COUNT2)은 현지의 기준 펄스(Hv)로부터 미래의 윈도 신호(LW, RW)의 리딩 에지(LW) 및 트레일링 에지(RW)까지의 시간 간격을 결정하기 위해 상기 위상 동기 루프 회로(HPLL)의 발진기(VCO)로부터 주어진 수의 펄스들을 카운트하도록 되어 있는 동기화 장치.
- 제 5 항에 있어서,상기 윈도 회로(WINC1, WINC2)는 클럭 신호(XCLK)를 발생시키는 별개의 발진기(XOSC)를 더 포함하며, 상기 에지- 발생 수단(COUNT1, COUNT2)은 현재의 게이팅펄스(Hp)로부터 미래의 윈도 신호(LW, RW)의 리딩 에지(LW) 및 트레일링 에지(RW)까지의 시간 간격을 결정하기 위해 상기 별개의 발진기(XOSC)로부터 주어진 수의 펄스들을 카운트하도록 되어 있는 동기화 장치.
- 제 6 항에 있어서,상기 윈도 회로(WINC1, WINC2)는 클럭 신호(XCLK)를 발생시키는 별개의 발진기(XOSC)를 더 포함하며, 상기 에지- 발생 수단(COUNT1, COUNT2)은 현재의 기준 펄스(Hv)로부터 미래의 윈도 신호(LW, RW)의 리딩 에지(LW) 및 트레일링 에지(RW)까지의 시간 간격을 결정하기 위해 상기 별개의 발진기(XOSC)로부터 주어진 수의 펄스들을 카운트하도록 되어 있는 동기화 장치.
- 제 1 항에 있어서,상기 게이트 회로(GC)는 게이팅 펄스(Hp)에 원하는 폭을 부여하기 위한 수단(WIDC)을 포함하는 동기화 장치.
- 제 1 항에 있어서,상기 윈도 신호는 윈도 개시 순간(LW)과 윈도 종료 순간(RW)을 포함하는 반복적 윈도 순간들(LW, RW)에 의해 형성되고,상기 동기화 펄스는 동기화 순간(Hs)에 의해 형성되고,상기 게이팅 펄스는, 상기 동기화 순간(Hs)이 상기 윈도 개시 순간(LW)와 상기 윈도 종료 순간(RW) 사이에서 발생하면 상기 동기화 순간(Hs)과 관련된 게이팅 순간(Hp)에 의해 형성되고, 상기 게이팅 순간(Hp)은 상기 동기화 순간(Hs)이 상기 윈도 개시 순간(LW) 전에 발생하면 상기 윈도 개시 순간(LW)과 관련되고, 상기 게이팅 순간(Hp)은 상기 동기화 순간(Hs)이 상기 종료 순간(RW) 후에 발생하면 상기 윈도 종료 순간(RW)과 관련되는 동기화 장치.
- 화상 표시 장치에 있어서,화상 정보(PI)를 수신하는 입력 단자(T)와;상기 화상 정보(PI)로부터 수평 동기화 펄스(Hs)를 분리시키는 수단(SS)과;상기 화상 표시 장치의 수평 어드레싱(HDEF, Hy)을 제어하기 위한 청구항 1에 기재된 것과 같은 동기화 장치(SC); 및,디스플레이 스크린(CRT)을 포함하는 화상 표시 장치.
- 동기화 방법에 있어서,윈도 신호(LW, RW)를 반복적으로 발생하는 단계와,동기화 펄스(Hs)가 상기 윈도 신호(LW, RW) 동안 발생하면 상기 동기화 펄스(Hs)와 관련된 게이팅 펄스(Hp)를 반복적으로 발생하는 단계를 포함하고,한편 상기 게이팅 펄스(HP)는 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)의 리딩 에지 전에 발생하면 상기 윈도 신호(LW)의 리딩 에지와 관련되고, 상기 게이팅 펄스(Hp)는 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW)의 상기 트레일링 에지 후에 발생하면 상기 윈도 신호(RW)의 트레일링 에지와 관련되고, 상기 게이팅 펄스(Hp), 상기 동기화 펄스(Hs) 및 상기 윈도 신호(LW, RW)는 상기 동기화 펄스(Hs) 또는 상기 윈도 신호(LW, RW)의 리딩 또는 트레일링 에지와 동일한 시간 순간에 또는 처리 지연 또는 계산 시간에 걸쳐 동일한 시간 순간에 대해 이동되는 시간 순간에 상기 게이팅 펄스(Hp)가 발생하는 방식으로 관련되어 있는 동기화 방법.
- 제 14 항에 있어서,상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW) 동안 발생하면 상기 동기화 펄스(Hv)와 관련된 기준 펄스(Hv)가 발생되고, 상기 동기화 펄스(Hs)가 상기 윈도 신호(LW, RW) 동안 발생하지 않으면 상기 윈도 신호(LW, RW)의 리딩 에지(LW) 또는 트레일링 에지(RW)와 관련된 기준 펄스(Hv)가 발생하는 동기화 방법.
- 제 14 항에 있어서,상기 윈도 신호는 윈도 개시 순간(LW)과 윈도 종료 순간(RW)을 포함하는 반복적 윈도 순간들(LW, RW)에 의해 형성되고,상기 동기화 펄스는 동기화 순간(Hs)에 의해 형성되고,상기 게이팅 펄스는, 상기 동기화 순간(Hs)이 상기 윈도 개시 순간(LW)과 상기 윈도 종료 순간(RW) 사이에서 발생하면 상기 동기화 순간(Hs)과 관련된 게이팅 순간(Hp)에 의해 형성되고, 상기 게이팅 순간(Hp)은 상기 동기화 순간(Hs)이 상기윈도 개시 순간(LW) 전에 발생하면 상기 윈도 개시 순간(LW)과 관련되고, 상기 게이팅 순간(Hp)은 상기 동기화 순간(Hs)이 상기 종료 순간(RW) 후에 발생하면 상기 윈도 종료 순간(RW)과 관련되는 동기화 방법.
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Families Citing this family (12)
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