JPH06105246A - デジタル画像生成装置 - Google Patents
デジタル画像生成装置Info
- Publication number
- JPH06105246A JPH06105246A JP4273852A JP27385292A JPH06105246A JP H06105246 A JPH06105246 A JP H06105246A JP 4273852 A JP4273852 A JP 4273852A JP 27385292 A JP27385292 A JP 27385292A JP H06105246 A JPH06105246 A JP H06105246A
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- JP
- Japan
- Prior art keywords
- timing
- dot clock
- generating
- digital image
- horizontal
- Prior art date
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Abstract
減する。 【構成】 外部画像信号の同期に必要な水平及び垂直同
期信号HSYNC,VSYNCからデジタル画像データ
の同期に必要なタイミング信号HTIM,VTIMを生
成するタイミング生成部1と、前記タイミング信号に基
づいてデジタル画像データを生成する表示データ生成部
2と、高速クロックMCLKを分周し、前記タイミング
生成部及び表示データ生成部で必要なドットクロックD
CLKを発生するドットクロック発生回路4とを備え、
前記ドットクロック発生回路を前記水平同期信号HSY
NCで初期化する。
Description
したデジタル画像データを生成するデジタル画像生成装
置に関する。
からアナログ画像信号を入力してアナログ画像を表示さ
せているモニタ画面102に、画像切替器103で画像
切替を行い、デジタル画像生成器104で発生したデジ
タル画像データを入力することによってデジタル画像を
スーパーインポーズする技術は、例えば受信中のTVの
チャンネル番号を緑色等の数字で表示する場合に利用さ
れる。この場合、表示装置102はアナログ画像用の外
部同期信号HSYNC,VSYNCを基準に動作してい
るため、デジタル画像もこの外部同期信号に同期させて
表示する必要がある。
例を示す構成図である。この画像生成装置は、外部の水
平同期信号HSYNCと垂直同期信号VSYNCからデ
ジタル画像生成に必要な水平タイミング信号HTIMと
垂直タイミング信号VTIMを生成するタイミング生成
部1と、これらのタイミング信号及びドットクロックD
CLKに同期してデジタル画像データを発生する表示デ
ータ生成部2とを備える。
作を示すタイムチャートである。表示データ生成部2
は、タイミング生成部1に水平同期信号HSYNCが入
力すると初期化され、その後のドットクロックDCLK
に同期して所定の画像データ(ドットパターン)を順次
出力する。この場合、初期化のタイミングを、水平同期
信号HSYNCの立上り後の最初のドットクロックDC
LKの立上り(立下りでも同じ)に設定すると、水平同
期信号HSYNCとドットクロックDCLKの位相差に
よって、図7(1)および(2)に示すように最大でド
ットクロックDCLKの1サイクル分の時間差taが発
生する。この時間差taが走査線毎に一定しないと表示
されるデジタル画像に揺れ(ジッタ)が生ずる。
来非同期である水平同期信号HSYNCとドットクロッ
クDCLKの時間差を何らかの方法で減少させれば良
い。図8は、PLL(位相同期ループ)3を用いてドッ
トクロックDCLKを水平同期信号HSYNCに同期さ
せるように構成した、従来のデジタル画像生成装置の他
の例を示す構成図である。このPLL3は、VCO(電
圧制御発振器)31の出力をドットクロックDCLKと
して使用するものとした場合に、そのVCO31の出力
を分周器32で1/nに分周し、この分周出力を位相比
較器33で水平同期信号HSYNCと位相比較するよう
にしたものである。そして、この位相比較器33の出力
(位相誤差)をLPF(ローパスフィルタ)34を通し
てVCO31に帰還することで、水平同期信号HSYN
Cに位相同期したn倍の周波数のドットクロックDCL
Kを得ることができる。この様にして得られたドットク
ロックDCLKを使用する表示データ生成部2からは、
ジッタをPLL3の精度まで低減できる画像データが生
成される。
示す従来のデジタル画像生成装置はPLLを用いている
ため、構成が複雑で高価になる欠点を有する。この発明
は、簡単な回路構成でデジタル画像のジッタを低減する
ことを目的としている。
この発明では、外部画像信号の同期に必要な水平及び垂
直同期信号からデジタル画像データの同期に必要なタイ
ミング信号を生成するタイミング生成部と、前記タイミ
ング信号に基づいてデジタル画像データを生成する表示
データ生成部と、高速クロックを分周し、前記タイミン
グ生成部及び表示データ生成部で必要なドットクロック
を発生するドットクロック発生回路とを備え、前記ドッ
トクロック発生回路を前記水平同期信号で初期化するよ
うにしてなることを特徴としている。
するドットクロック発生回路を外部画像用の水平同期信
号で初期化すると、表示データ生成部の初期化タイミン
グの時間差は、高速クロック1サイクル分の時間内に収
まるので、デジタル画像のジッタを、ドットクロック発
生回路の分周比分の1に低減することができる。しか
も、このような同期をとるドットクロック発生回路はP
LLより構成が簡単であるため、安価に実施することが
できる。
明する。図1は、この発明の基本構成図である。同図に
おいて、1は外部の水平同期信号HSYNCと垂直同期
信号VSYNCからデジタル画像生成に必要な水平タイ
ミング信号HTIMと垂直タイミング信号VTIMを生
成するタイミング生成部、2はこれらのタイミング信号
及びドットクロックDCLKに同期してデジタル画像デ
ータを発生する表示データ生成部、4は高速クロックM
CLKを分周してドットクロックDCLKを発生するド
ットクロック発生回路である。このドットクロック発生
回路4は、水平同期信号HSYNCの立上り後の最初の
高速クロックMCLKの立上り(立下りでも良い)で初
期化される。
作を示すタイムチャートである。以下、この図を参照し
ながら動作を説明する。高速クロックMCLKは固定さ
れた位相で常時発生している。この高速クロックMCL
Kを分周比nで分周してドットクロックDCLKを発生
するドットクロック発生回路4を、外部の水平同期信号
HSYNCで初期化すると、分周開始タイミングの時間
差は、図2の(1)及び(2)に示すように、高速クロ
ックMCLK1サイクル分の時間tb内に収まる。
である。タイミング生成部1は、水平同期信号HSYN
Cの立上りを検出する立上り検出回路11と、この検出
回路11から出力される水平タイミングリセット信号H
RSTをカウントする水平カウンタ12と、垂直同期信
号VSYNCの立上りを検出する立上り検出回路13
と、この検出回路13から出力される垂直タイミングリ
セット信号VRSTをカウントする垂直カウンタ14と
を備え、水平カウンタ12で水平タイミングデータHT
IMを生成し、垂直カウンタ14で垂直タイミングデー
タVTIMを生成する。なお、立上り検出回路11と水
平カウンタ12はドットクロックDCLKで動作し、立
上り検出回路13と垂直カウンタ14は水平タイミング
データHTIMをラインクロックLCLKとして動作す
る。
像のドットパターンを生成することができ、その画像の
種類、表示位置等を外部信号で選択する。この表示デー
タ生成部2は、水平タイミングデータHTIM、垂直タ
イミングデータVTIM、ドットクロックDCLKを使
用し、デジタル画像が指定された画面位置に表示される
タイミングで画像データを出力する。この画像データの
出力時にはデジタル画像選択信号を出力し、これで図5
の画像切替器103をデジタル画像データ側に切替える
ようにする。
に示すように構成される。即ち、入力段に設けられたD
タイプのフリップフロップ(FF)41は高速クロック
MCLKで動作し、水平同期信号HSYNCをサンプリ
ングする。このFF41の出力を同じく高速クロックM
CLKで動作するDタイプのFF42に取り込み、その
出力をインバータ43で反転する。そして、このインバ
ータ43の反転出力とFF42の入力とをアンドゲート
44に入力すると、水平同期信号HSYNCの立上りに
対応したMCLKの1サイクル幅のパルスが生成され
る。即ち、FF42、インバータ43、アンドゲート4
4は水平同期信号HSYNCの立上りに対応したパルス
生成部を構成している。この立上りパルスでドットクロ
ック生成用の分周カウンタ45をリセットすると、この
時点からカウンタ45は高速クロックMCLKをn個カ
ウントする毎にドットクロックDCLKを発生する。
速クロックを分周してデジタル画像データの生成に必要
なドットクロックを生成する様にしたドットクロック発
生回路を設け、このドットクロック発生回路を外部の水
平同期信号で初期化するようにしたので、簡単な回路構
成でデジタル画像のジッタを低減することが可能にな
る。
る。
である。
成図である。
る。
構成図である。
ットクロック発生回路、45…分周カウンタ。
Claims (1)
- 【請求項1】 外部画像信号の同期に必要な水平及び垂
直同期信号からデジタル画像データの同期に必要なタイ
ミング信号を生成するタイミング生成部と、 前記タイミング信号に基づいてデジタル画像データを生
成する表示データ生成部と、 高速クロックを分周し、前記タイミング生成部及び表示
データ生成部で必要なドットクロックを発生するドット
クロック発生回路とを備え、 前記ドットクロック発生回路を前記水平同期信号で初期
化するようにしてなることを特徴とするデジタル画像生
成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4273852A JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4273852A JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06105246A true JPH06105246A (ja) | 1994-04-15 |
JP2713063B2 JP2713063B2 (ja) | 1998-02-16 |
Family
ID=17533454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4273852A Expired - Fee Related JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2713063B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006267230A (ja) * | 2005-03-22 | 2006-10-05 | Mitsubishi Electric Corp | デジタル映像伝送装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53114921U (ja) * | 1977-02-17 | 1978-09-12 | ||
JP3061765U (ja) * | 1999-03-01 | 1999-09-24 | 株式会社伊東屋 | グリ―ティングカ―ド |
-
1992
- 1992-09-17 JP JP4273852A patent/JP2713063B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53114921U (ja) * | 1977-02-17 | 1978-09-12 | ||
JP3061765U (ja) * | 1999-03-01 | 1999-09-24 | 株式会社伊東屋 | グリ―ティングカ―ド |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006267230A (ja) * | 2005-03-22 | 2006-10-05 | Mitsubishi Electric Corp | デジタル映像伝送装置 |
US8462270B2 (en) | 2005-03-22 | 2013-06-11 | Mitsubishi Electric Corporation | Digital image transmission apparatus for transmitting video signals having varied clock frequencies |
Also Published As
Publication number | Publication date |
---|---|
JP2713063B2 (ja) | 1998-02-16 |
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