JPH06105246A - デジタル画像生成装置 - Google Patents
デジタル画像生成装置Info
- Publication number
- JPH06105246A JPH06105246A JP4273852A JP27385292A JPH06105246A JP H06105246 A JPH06105246 A JP H06105246A JP 4273852 A JP4273852 A JP 4273852A JP 27385292 A JP27385292 A JP 27385292A JP H06105246 A JPH06105246 A JP H06105246A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- dot clock
- generating
- digital image
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 簡単な回路構成でデジタル画像のジッタを低
減する。 【構成】 外部画像信号の同期に必要な水平及び垂直同
期信号ＨＳＹＮＣ，ＶＳＹＮＣからデジタル画像データ
の同期に必要なタイミング信号ＨＴＩＭ，ＶＴＩＭを生
成するタイミング生成部１と、前記タイミング信号に基
づいてデジタル画像データを生成する表示データ生成部
２と、高速クロックＭＣＬＫを分周し、前記タイミング
生成部及び表示データ生成部で必要なドットクロックＤ
ＣＬＫを発生するドットクロック発生回路４とを備え、
前記ドットクロック発生回路を前記水平同期信号ＨＳＹ
ＮＣで初期化する。
減する。 【構成】 外部画像信号の同期に必要な水平及び垂直同
期信号ＨＳＹＮＣ，ＶＳＹＮＣからデジタル画像データ
の同期に必要なタイミング信号ＨＴＩＭ，ＶＴＩＭを生
成するタイミング生成部１と、前記タイミング信号に基
づいてデジタル画像データを生成する表示データ生成部
２と、高速クロックＭＣＬＫを分周し、前記タイミング
生成部及び表示データ生成部で必要なドットクロックＤ
ＣＬＫを発生するドットクロック発生回路４とを備え、
前記ドットクロック発生回路を前記水平同期信号ＨＳＹ
ＮＣで初期化する。
Description
【０００１】
【産業上の利用分野】この発明は、外部画像信号に同期
したデジタル画像データを生成するデジタル画像生成装
置に関する。
したデジタル画像データを生成するデジタル画像生成装
置に関する。
【０００２】
【従来の技術】図５に示すように、外部映像機器１０１
からアナログ画像信号を入力してアナログ画像を表示さ
せているモニタ画面１０２に、画像切替器１０３で画像
切替を行い、デジタル画像生成器１０４で発生したデジ
タル画像データを入力することによってデジタル画像を
スーパーインポーズする技術は、例えば受信中のＴＶの
チャンネル番号を緑色等の数字で表示する場合に利用さ
れる。この場合、表示装置１０２はアナログ画像用の外
部同期信号ＨＳＹＮＣ，ＶＳＹＮＣを基準に動作してい
るため、デジタル画像もこの外部同期信号に同期させて
表示する必要がある。
からアナログ画像信号を入力してアナログ画像を表示さ
せているモニタ画面１０２に、画像切替器１０３で画像
切替を行い、デジタル画像生成器１０４で発生したデジ
タル画像データを入力することによってデジタル画像を
スーパーインポーズする技術は、例えば受信中のＴＶの
チャンネル番号を緑色等の数字で表示する場合に利用さ
れる。この場合、表示装置１０２はアナログ画像用の外
部同期信号ＨＳＹＮＣ，ＶＳＹＮＣを基準に動作してい
るため、デジタル画像もこの外部同期信号に同期させて
表示する必要がある。
【０００３】図６は、従来のデジタル画像生成装置の一
例を示す構成図である。この画像生成装置は、外部の水
平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣからデ
ジタル画像生成に必要な水平タイミング信号ＨＴＩＭと
垂直タイミング信号ＶＴＩＭを生成するタイミング生成
部１と、これらのタイミング信号及びドットクロックＤ
ＣＬＫに同期してデジタル画像データを発生する表示デ
ータ生成部２とを備える。
例を示す構成図である。この画像生成装置は、外部の水
平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣからデ
ジタル画像生成に必要な水平タイミング信号ＨＴＩＭと
垂直タイミング信号ＶＴＩＭを生成するタイミング生成
部１と、これらのタイミング信号及びドットクロックＤ
ＣＬＫに同期してデジタル画像データを発生する表示デ
ータ生成部２とを備える。
【０００４】図７は、図６のデジタル画像生成装置の動
作を示すタイムチャートである。表示データ生成部２
は、タイミング生成部１に水平同期信号ＨＳＹＮＣが入
力すると初期化され、その後のドットクロックＤＣＬＫ
に同期して所定の画像データ（ドットパターン）を順次
出力する。この場合、初期化のタイミングを、水平同期
信号ＨＳＹＮＣの立上り後の最初のドットクロックＤＣ
ＬＫの立上り（立下りでも同じ）に設定すると、水平同
期信号ＨＳＹＮＣとドットクロックＤＣＬＫの位相差に
よって、図７（１）および（２）に示すように最大でド
ットクロックＤＣＬＫの１サイクル分の時間差ｔａが発
生する。この時間差ｔａが走査線毎に一定しないと表示
されるデジタル画像に揺れ（ジッタ）が生ずる。
作を示すタイムチャートである。表示データ生成部２
は、タイミング生成部１に水平同期信号ＨＳＹＮＣが入
力すると初期化され、その後のドットクロックＤＣＬＫ
に同期して所定の画像データ（ドットパターン）を順次
出力する。この場合、初期化のタイミングを、水平同期
信号ＨＳＹＮＣの立上り後の最初のドットクロックＤＣ
ＬＫの立上り（立下りでも同じ）に設定すると、水平同
期信号ＨＳＹＮＣとドットクロックＤＣＬＫの位相差に
よって、図７（１）および（２）に示すように最大でド
ットクロックＤＣＬＫの１サイクル分の時間差ｔａが発
生する。この時間差ｔａが走査線毎に一定しないと表示
されるデジタル画像に揺れ（ジッタ）が生ずる。
【０００５】このようなジッタを軽減するためには、本
来非同期である水平同期信号ＨＳＹＮＣとドットクロッ
クＤＣＬＫの時間差を何らかの方法で減少させれば良
い。図８は、ＰＬＬ（位相同期ループ）３を用いてドッ
トクロックＤＣＬＫを水平同期信号ＨＳＹＮＣに同期さ
せるように構成した、従来のデジタル画像生成装置の他
の例を示す構成図である。このＰＬＬ３は、ＶＣＯ（電
圧制御発振器）３１の出力をドットクロックＤＣＬＫと
して使用するものとした場合に、そのＶＣＯ３１の出力
を分周器３２で１／ｎに分周し、この分周出力を位相比
較器３３で水平同期信号ＨＳＹＮＣと位相比較するよう
にしたものである。そして、この位相比較器３３の出力
（位相誤差）をＬＰＦ（ローパスフィルタ）３４を通し
てＶＣＯ３１に帰還することで、水平同期信号ＨＳＹＮ
Ｃに位相同期したｎ倍の周波数のドットクロックＤＣＬ
Ｋを得ることができる。この様にして得られたドットク
ロックＤＣＬＫを使用する表示データ生成部２からは、
ジッタをＰＬＬ３の精度まで低減できる画像データが生
成される。
来非同期である水平同期信号ＨＳＹＮＣとドットクロッ
クＤＣＬＫの時間差を何らかの方法で減少させれば良
い。図８は、ＰＬＬ（位相同期ループ）３を用いてドッ
トクロックＤＣＬＫを水平同期信号ＨＳＹＮＣに同期さ
せるように構成した、従来のデジタル画像生成装置の他
の例を示す構成図である。このＰＬＬ３は、ＶＣＯ（電
圧制御発振器）３１の出力をドットクロックＤＣＬＫと
して使用するものとした場合に、そのＶＣＯ３１の出力
を分周器３２で１／ｎに分周し、この分周出力を位相比
較器３３で水平同期信号ＨＳＹＮＣと位相比較するよう
にしたものである。そして、この位相比較器３３の出力
（位相誤差）をＬＰＦ（ローパスフィルタ）３４を通し
てＶＣＯ３１に帰還することで、水平同期信号ＨＳＹＮ
Ｃに位相同期したｎ倍の周波数のドットクロックＤＣＬ
Ｋを得ることができる。この様にして得られたドットク
ロックＤＣＬＫを使用する表示データ生成部２からは、
ジッタをＰＬＬ３の精度まで低減できる画像データが生
成される。
【０００６】
【発明が解決しようとする課題】しかしながら、図８に
示す従来のデジタル画像生成装置はＰＬＬを用いている
ため、構成が複雑で高価になる欠点を有する。この発明
は、簡単な回路構成でデジタル画像のジッタを低減する
ことを目的としている。
示す従来のデジタル画像生成装置はＰＬＬを用いている
ため、構成が複雑で高価になる欠点を有する。この発明
は、簡単な回路構成でデジタル画像のジッタを低減する
ことを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
この発明では、外部画像信号の同期に必要な水平及び垂
直同期信号からデジタル画像データの同期に必要なタイ
ミング信号を生成するタイミング生成部と、前記タイミ
ング信号に基づいてデジタル画像データを生成する表示
データ生成部と、高速クロックを分周し、前記タイミン
グ生成部及び表示データ生成部で必要なドットクロック
を発生するドットクロック発生回路とを備え、前記ドッ
トクロック発生回路を前記水平同期信号で初期化するよ
うにしてなることを特徴としている。
この発明では、外部画像信号の同期に必要な水平及び垂
直同期信号からデジタル画像データの同期に必要なタイ
ミング信号を生成するタイミング生成部と、前記タイミ
ング信号に基づいてデジタル画像データを生成する表示
データ生成部と、高速クロックを分周し、前記タイミン
グ生成部及び表示データ生成部で必要なドットクロック
を発生するドットクロック発生回路とを備え、前記ドッ
トクロック発生回路を前記水平同期信号で初期化するよ
うにしてなることを特徴としている。
【０００８】
【作用】高速クロックを分周してドットクロックを発生
するドットクロック発生回路を外部画像用の水平同期信
号で初期化すると、表示データ生成部の初期化タイミン
グの時間差は、高速クロック１サイクル分の時間内に収
まるので、デジタル画像のジッタを、ドットクロック発
生回路の分周比分の１に低減することができる。しか
も、このような同期をとるドットクロック発生回路はＰ
ＬＬより構成が簡単であるため、安価に実施することが
できる。
するドットクロック発生回路を外部画像用の水平同期信
号で初期化すると、表示データ生成部の初期化タイミン
グの時間差は、高速クロック１サイクル分の時間内に収
まるので、デジタル画像のジッタを、ドットクロック発
生回路の分周比分の１に低減することができる。しか
も、このような同期をとるドットクロック発生回路はＰ
ＬＬより構成が簡単であるため、安価に実施することが
できる。
【０００９】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１は、この発明の基本構成図である。同図に
おいて、１は外部の水平同期信号ＨＳＹＮＣと垂直同期
信号ＶＳＹＮＣからデジタル画像生成に必要な水平タイ
ミング信号ＨＴＩＭと垂直タイミング信号ＶＴＩＭを生
成するタイミング生成部、２はこれらのタイミング信号
及びドットクロックＤＣＬＫに同期してデジタル画像デ
ータを発生する表示データ生成部、４は高速クロックＭ
ＣＬＫを分周してドットクロックＤＣＬＫを発生するド
ットクロック発生回路である。このドットクロック発生
回路４は、水平同期信号ＨＳＹＮＣの立上り後の最初の
高速クロックＭＣＬＫの立上り（立下りでも良い）で初
期化される。
明する。図１は、この発明の基本構成図である。同図に
おいて、１は外部の水平同期信号ＨＳＹＮＣと垂直同期
信号ＶＳＹＮＣからデジタル画像生成に必要な水平タイ
ミング信号ＨＴＩＭと垂直タイミング信号ＶＴＩＭを生
成するタイミング生成部、２はこれらのタイミング信号
及びドットクロックＤＣＬＫに同期してデジタル画像デ
ータを発生する表示データ生成部、４は高速クロックＭ
ＣＬＫを分周してドットクロックＤＣＬＫを発生するド
ットクロック発生回路である。このドットクロック発生
回路４は、水平同期信号ＨＳＹＮＣの立上り後の最初の
高速クロックＭＣＬＫの立上り（立下りでも良い）で初
期化される。
【００１０】図２は、図１のデジタル画像生成装置の動
作を示すタイムチャートである。以下、この図を参照し
ながら動作を説明する。高速クロックＭＣＬＫは固定さ
れた位相で常時発生している。この高速クロックＭＣＬ
Ｋを分周比ｎで分周してドットクロックＤＣＬＫを発生
するドットクロック発生回路４を、外部の水平同期信号
ＨＳＹＮＣで初期化すると、分周開始タイミングの時間
差は、図２の（１）及び（２）に示すように、高速クロ
ックＭＣＬＫ１サイクル分の時間ｔｂ内に収まる。
作を示すタイムチャートである。以下、この図を参照し
ながら動作を説明する。高速クロックＭＣＬＫは固定さ
れた位相で常時発生している。この高速クロックＭＣＬ
Ｋを分周比ｎで分周してドットクロックＤＣＬＫを発生
するドットクロック発生回路４を、外部の水平同期信号
ＨＳＹＮＣで初期化すると、分周開始タイミングの時間
差は、図２の（１）及び（２）に示すように、高速クロ
ックＭＣＬＫ１サイクル分の時間ｔｂ内に収まる。
【００１１】図３は、この発明の一実施例を示す構成図
である。タイミング生成部１は、水平同期信号ＨＳＹＮ
Ｃの立上りを検出する立上り検出回路１１と、この検出
回路１１から出力される水平タイミングリセット信号Ｈ
ＲＳＴをカウントする水平カウンタ１２と、垂直同期信
号ＶＳＹＮＣの立上りを検出する立上り検出回路１３
と、この検出回路１３から出力される垂直タイミングリ
セット信号ＶＲＳＴをカウントする垂直カウンタ１４と
を備え、水平カウンタ１２で水平タイミングデータＨＴ
ＩＭを生成し、垂直カウンタ１４で垂直タイミングデー
タＶＴＩＭを生成する。なお、立上り検出回路１１と水
平カウンタ１２はドットクロックＤＣＬＫで動作し、立
上り検出回路１３と垂直カウンタ１４は水平タイミング
データＨＴＩＭをラインクロックＬＣＬＫとして動作す
る。
である。タイミング生成部１は、水平同期信号ＨＳＹＮ
Ｃの立上りを検出する立上り検出回路１１と、この検出
回路１１から出力される水平タイミングリセット信号Ｈ
ＲＳＴをカウントする水平カウンタ１２と、垂直同期信
号ＶＳＹＮＣの立上りを検出する立上り検出回路１３
と、この検出回路１３から出力される垂直タイミングリ
セット信号ＶＲＳＴをカウントする垂直カウンタ１４と
を備え、水平カウンタ１２で水平タイミングデータＨＴ
ＩＭを生成し、垂直カウンタ１４で垂直タイミングデー
タＶＴＩＭを生成する。なお、立上り検出回路１１と水
平カウンタ１２はドットクロックＤＣＬＫで動作し、立
上り検出回路１３と垂直カウンタ１４は水平タイミング
データＨＴＩＭをラインクロックＬＣＬＫとして動作す
る。
【００１２】表示データ生成部２は、種々のデジタル画
像のドットパターンを生成することができ、その画像の
種類、表示位置等を外部信号で選択する。この表示デー
タ生成部２は、水平タイミングデータＨＴＩＭ、垂直タ
イミングデータＶＴＩＭ、ドットクロックＤＣＬＫを使
用し、デジタル画像が指定された画面位置に表示される
タイミングで画像データを出力する。この画像データの
出力時にはデジタル画像選択信号を出力し、これで図５
の画像切替器１０３をデジタル画像データ側に切替える
ようにする。
像のドットパターンを生成することができ、その画像の
種類、表示位置等を外部信号で選択する。この表示デー
タ生成部２は、水平タイミングデータＨＴＩＭ、垂直タ
イミングデータＶＴＩＭ、ドットクロックＤＣＬＫを使
用し、デジタル画像が指定された画面位置に表示される
タイミングで画像データを出力する。この画像データの
出力時にはデジタル画像選択信号を出力し、これで図５
の画像切替器１０３をデジタル画像データ側に切替える
ようにする。
【００１３】ドットクロック発生回路４は、例えば図４
に示すように構成される。即ち、入力段に設けられたＤ
タイプのフリップフロップ（ＦＦ）４１は高速クロック
ＭＣＬＫで動作し、水平同期信号ＨＳＹＮＣをサンプリ
ングする。このＦＦ４１の出力を同じく高速クロックＭ
ＣＬＫで動作するＤタイプのＦＦ４２に取り込み、その
出力をインバータ４３で反転する。そして、このインバ
ータ４３の反転出力とＦＦ４２の入力とをアンドゲート
４４に入力すると、水平同期信号ＨＳＹＮＣの立上りに
対応したＭＣＬＫの１サイクル幅のパルスが生成され
る。即ち、ＦＦ４２、インバータ４３、アンドゲート４
４は水平同期信号ＨＳＹＮＣの立上りに対応したパルス
生成部を構成している。この立上りパルスでドットクロ
ック生成用の分周カウンタ４５をリセットすると、この
時点からカウンタ４５は高速クロックＭＣＬＫをｎ個カ
ウントする毎にドットクロックＤＣＬＫを発生する。
に示すように構成される。即ち、入力段に設けられたＤ
タイプのフリップフロップ（ＦＦ）４１は高速クロック
ＭＣＬＫで動作し、水平同期信号ＨＳＹＮＣをサンプリ
ングする。このＦＦ４１の出力を同じく高速クロックＭ
ＣＬＫで動作するＤタイプのＦＦ４２に取り込み、その
出力をインバータ４３で反転する。そして、このインバ
ータ４３の反転出力とＦＦ４２の入力とをアンドゲート
４４に入力すると、水平同期信号ＨＳＹＮＣの立上りに
対応したＭＣＬＫの１サイクル幅のパルスが生成され
る。即ち、ＦＦ４２、インバータ４３、アンドゲート４
４は水平同期信号ＨＳＹＮＣの立上りに対応したパルス
生成部を構成している。この立上りパルスでドットクロ
ック生成用の分周カウンタ４５をリセットすると、この
時点からカウンタ４５は高速クロックＭＣＬＫをｎ個カ
ウントする毎にドットクロックＤＣＬＫを発生する。
【００１４】
【発明の効果】以上述べたようにこの発明によれば、高
速クロックを分周してデジタル画像データの生成に必要
なドットクロックを生成する様にしたドットクロック発
生回路を設け、このドットクロック発生回路を外部の水
平同期信号で初期化するようにしたので、簡単な回路構
成でデジタル画像のジッタを低減することが可能にな
る。
速クロックを分周してデジタル画像データの生成に必要
なドットクロックを生成する様にしたドットクロック発
生回路を設け、このドットクロック発生回路を外部の水
平同期信号で初期化するようにしたので、簡単な回路構
成でデジタル画像のジッタを低減することが可能にな
る。
【図１】 この発明の基本構成図である。
【図２】 図１の装置の動作を示すタイムチャートであ
る。
る。
【図３】 この発明の一実施例を示す構成図である。
【図４】 この発明のドットクロック発生回路の詳細図
である。
である。
【図５】 画像表示システムの全体図である。
【図６】 従来のデジタル画像生成装置の一例を示す構
成図である。
成図である。
【図７】 図６の装置の動作を示すタイムチャートであ
る。
る。
【図８】 従来のデジタル画像生成装置の他の例を示す
構成図である。
構成図である。
１…タイミング生成部、２…表示データ生成部、４…ド
ットクロック発生回路、４５…分周カウンタ。
ットクロック発生回路、４５…分周カウンタ。
Claims (1)
- 【請求項１】 外部画像信号の同期に必要な水平及び垂
直同期信号からデジタル画像データの同期に必要なタイ
ミング信号を生成するタイミング生成部と、 前記タイミング信号に基づいてデジタル画像データを生
成する表示データ生成部と、 高速クロックを分周し、前記タイミング生成部及び表示
データ生成部で必要なドットクロックを発生するドット
クロック発生回路とを備え、 前記ドットクロック発生回路を前記水平同期信号で初期
化するようにしてなることを特徴とするデジタル画像生
成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273852A JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273852A JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06105246A true JPH06105246A (ja) | 1994-04-15 |
| JP2713063B2 JP2713063B2 (ja) | 1998-02-16 |
Family
ID=17533454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273852A Expired - Fee Related JP2713063B2 (ja) | 1992-09-17 | 1992-09-17 | デジタル画像生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006267230A (ja) * | 2005-03-22 | 2006-10-05 | Mitsubishi Electric Corp | デジタル映像伝送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114921U (ja) * | 1977-02-17 | 1978-09-12 | ||
| JP3061765U (ja) * | 1999-03-01 | 1999-09-24 | 株式会社伊東屋 | グリ―ティングカ―ド |
-
1992
- 1992-09-17 JP JP4273852A patent/JP2713063B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114921U (ja) * | 1977-02-17 | 1978-09-12 | ||
| JP3061765U (ja) * | 1999-03-01 | 1999-09-24 | 株式会社伊東屋 | グリ―ティングカ―ド |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006267230A (ja) * | 2005-03-22 | 2006-10-05 | Mitsubishi Electric Corp | デジタル映像伝送装置 |
| US8462270B2 (en) | 2005-03-22 | 2013-06-11 | Mitsubishi Electric Corporation | Digital image transmission apparatus for transmitting video signals having varied clock frequencies |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713063B2 (ja) | 1998-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5686968A (en) | Synchronizing signal generation circuit | |
| KR100315246B1 (ko) | 디지털 표시 장치용 위상 동기 루프 회로 | |
| JPH10319932A (ja) | ディスプレイ装置 | |
| JP2713063B2 (ja) | デジタル画像生成装置 | |
| JPH0220183A (ja) | 走査線変換装置 | |
| US5126854A (en) | Phase lock circuit for generating a phase synched synchronizing video signal | |
| JP3353372B2 (ja) | 液晶表示装置 | |
| JP2714302B2 (ja) | 画素同期装置 | |
| JPH1056581A (ja) | 表示装置用のｐｌｌ回路 | |
| JPS62175073A (ja) | テレビジヨン信号のフレ−ム検出回路 | |
| JP3024724B2 (ja) | スキュー検出回路 | |
| JPH0628382B2 (ja) | 垂直同期信号作成回路 | |
| JP2884643B2 (ja) | 位相同期クロック生成装置 | |
| JP2517443B2 (ja) | テレビカメラの同期回路 | |
| KR100907100B1 (ko) | 영상 수평 동기신호에 대한 도트 클록신호 발생장치 | |
| JPH09186976A (ja) | 周波数変換回路 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JP2600866B2 (ja) | 位相比較装置 | |
| KR100207633B1 (ko) | 위상동기루프회로 | |
| JPH05292432A (ja) | ドットマトリクス表示装置のｐｌｌ回路 | |
| JPH024087A (ja) | Ｐｌｌ回路 | |
| JPS6161755B2 (ja) | ||
| JPH0541814A (ja) | クロツク信号発生回路 | |
| JPH06284388A (ja) | テレビジョン方式変換装置の同期処理回路 | |
| JP2000194344A (ja) | 画像表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |