JPH10191097A - 同期信号処理回路 - Google Patents
同期信号処理回路Info
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- JPH10191097A JPH10191097A JP8340804A JP34080496A JPH10191097A JP H10191097 A JPH10191097 A JP H10191097A JP 8340804 A JP8340804 A JP 8340804A JP 34080496 A JP34080496 A JP 34080496A JP H10191097 A JPH10191097 A JP H10191097A
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- synchronization
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力映像信号の同期が不安定な場合でも映像
信号と安定した位相関係にある同期信号を出力する。 【解決手段】 同期分離部４で入力複合映像信号より水
平同期信号(HD)を分離し、立下り検出・ノイズマスク部
５でＨＤの前縁を検出し、ＨＤ間のノイズをマスクし、
パルス生成部６、ＰＬＬ回路７、遅延・ＰＬＬ同期判別
部８に入力し、パルス生成部で入力ＨＤに基づき水平同
期用のパルスを生成し、ＰＬＬ回路で入力ＨＤに同期し
たリファレンス信号(PLL Ref) を生成する。遅延・ＰＬ
Ｌ同期判別部で入力ＨＤを基準にしてＰＬＬ回路よりの
PLL Ref の同期状態を判別し、同期している場合はセレ
クタ９をｂ側に切換え、遅延・ＰＬＬ同期判別部よりの
PLL Ref を、同期していない場合はａ側に切換え、パル
ス生成部よりの水平同期用のパルスを再生ＨＤとして出
力する。
信号と安定した位相関係にある同期信号を出力する。 【解決手段】 同期分離部４で入力複合映像信号より水
平同期信号(HD)を分離し、立下り検出・ノイズマスク部
５でＨＤの前縁を検出し、ＨＤ間のノイズをマスクし、
パルス生成部６、ＰＬＬ回路７、遅延・ＰＬＬ同期判別
部８に入力し、パルス生成部で入力ＨＤに基づき水平同
期用のパルスを生成し、ＰＬＬ回路で入力ＨＤに同期し
たリファレンス信号(PLL Ref) を生成する。遅延・ＰＬ
Ｌ同期判別部で入力ＨＤを基準にしてＰＬＬ回路よりの
PLL Ref の同期状態を判別し、同期している場合はセレ
クタ９をｂ側に切換え、遅延・ＰＬＬ同期判別部よりの
PLL Ref を、同期していない場合はａ側に切換え、パル
ス生成部よりの水平同期用のパルスを再生ＨＤとして出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号のディジタ
ル処理に用いる同期信号の処理回路に係り、入力される
同期信号が不安定な場合でも常に映像信号との位相の安
定した同期信号を出力するものに関する。
ル処理に用いる同期信号の処理回路に係り、入力される
同期信号が不安定な場合でも常に映像信号との位相の安
定した同期信号を出力するものに関する。
【０００２】
【従来の技術】映像信号をディジタル処理する場合、図
５に示す如く、端子21よりの複合映像信号から同期分離
部22で水平同期信号（HD）を分離し、ＰＬＬ（位相同期
ループ）の位相比較器23に入力し、分周器27よりのリフ
ァレンス信号（HD Ref）の位相をＨＤの位相と比較し、
位相比較器23よりの位相差の信号をＬＰＦ（低域フィル
タ）24で濾波して直流成分を取出し、ＶＣＯ（電圧制御
発振器）25に印加し、この信号（電圧）に対応する周波
数で発振し、分周器27でHDの周波数に分周して位相比較
器23に帰還することにより、同期分離部22よりの水平同
期信号と位相の一致したクロック26および水平同期信号
28を生成し、映像信号のディジタル処理回路に供給す
る。ところで、映像信号が、例えば、ＶＴＲ（ビデオテ
ープレコーダ）の再生によるもので、ヘッドの切換わり
で水平同期信号の周期が乱れ、スキューが発生した場
合、図６に示す如く、第１フィールド（ａ）と第２フィ
ールド（ａ′）とでＰＬＬ回路で再生された水平同期信
号と映像の開始点との期間に差が生じ、図７に示す如く
映像の表示位置にａ′−ａ時間のずれができ、表示映像
に曲がりが生じる。この曲がりは、ＰＬＬのループ時定
数が大きめに設定されている場合は数ラインに及ぶ場合
があり、さらにはＰＬＬのロックが外れた場合は同期が
外れて画面全体が流れる場合がある。また、標準の映像
信号でも、水平同期信号の前縁のエッジでＰＬＬのロッ
クをかけている場合、垂直同期信号期間の等化パルスの
切り込みでエッジの位相に水平同期パルス幅分のずれが
生じ、ＶＣＯの印加電圧が振られ、周波数が変動し、画
面上部で映像が曲がるという問題がある。
５に示す如く、端子21よりの複合映像信号から同期分離
部22で水平同期信号（HD）を分離し、ＰＬＬ（位相同期
ループ）の位相比較器23に入力し、分周器27よりのリフ
ァレンス信号（HD Ref）の位相をＨＤの位相と比較し、
位相比較器23よりの位相差の信号をＬＰＦ（低域フィル
タ）24で濾波して直流成分を取出し、ＶＣＯ（電圧制御
発振器）25に印加し、この信号（電圧）に対応する周波
数で発振し、分周器27でHDの周波数に分周して位相比較
器23に帰還することにより、同期分離部22よりの水平同
期信号と位相の一致したクロック26および水平同期信号
28を生成し、映像信号のディジタル処理回路に供給す
る。ところで、映像信号が、例えば、ＶＴＲ（ビデオテ
ープレコーダ）の再生によるもので、ヘッドの切換わり
で水平同期信号の周期が乱れ、スキューが発生した場
合、図６に示す如く、第１フィールド（ａ）と第２フィ
ールド（ａ′）とでＰＬＬ回路で再生された水平同期信
号と映像の開始点との期間に差が生じ、図７に示す如く
映像の表示位置にａ′−ａ時間のずれができ、表示映像
に曲がりが生じる。この曲がりは、ＰＬＬのループ時定
数が大きめに設定されている場合は数ラインに及ぶ場合
があり、さらにはＰＬＬのロックが外れた場合は同期が
外れて画面全体が流れる場合がある。また、標準の映像
信号でも、水平同期信号の前縁のエッジでＰＬＬのロッ
クをかけている場合、垂直同期信号期間の等化パルスの
切り込みでエッジの位相に水平同期パルス幅分のずれが
生じ、ＶＣＯの印加電圧が振られ、周波数が変動し、画
面上部で映像が曲がるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、複合映像信号より分離された水平同期信号を基
準にしてＰＬＬのロック外れを検出することにより、再
生される水平同期信号の位相を映像信号と安定した関係
に保ち、スキューに影響されずにディジタル処理が行わ
れるようにすることにある。
に鑑み、複合映像信号より分離された水平同期信号を基
準にしてＰＬＬのロック外れを検出することにより、再
生される水平同期信号の位相を映像信号と安定した関係
に保ち、スキューに影響されずにディジタル処理が行わ
れるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、複合映像信号より水平同期信号を分離する
同期分離部と、同期分離部よりの水平同期信号に同期し
た水平同期信号を生成するＰＬＬ回路と、前記同期分離
部よりの水平同期信号に同期した水平同期用のパルスを
生成するパルス生成部と、前記同期分離部よりの水平同
期信号を基準としてＰＬＬの同期状態を判別するＰＬＬ
同期判別部とからなり、前記ＰＬＬ同期判別部にてＰＬ
Ｌの同期が判別された場合は前記ＰＬＬ回路よりの水平
同期信号を出力し、ＰＬＬの非同期が判別された場合は
前記パルス生成部よりの信号を出力するようにした同期
信号処理回路を提供するものである。
決するため、複合映像信号より水平同期信号を分離する
同期分離部と、同期分離部よりの水平同期信号に同期し
た水平同期信号を生成するＰＬＬ回路と、前記同期分離
部よりの水平同期信号に同期した水平同期用のパルスを
生成するパルス生成部と、前記同期分離部よりの水平同
期信号を基準としてＰＬＬの同期状態を判別するＰＬＬ
同期判別部とからなり、前記ＰＬＬ同期判別部にてＰＬ
Ｌの同期が判別された場合は前記ＰＬＬ回路よりの水平
同期信号を出力し、ＰＬＬの非同期が判別された場合は
前記パルス生成部よりの信号を出力するようにした同期
信号処理回路を提供するものである。
【０００５】
【発明の実施の形態】本発明による同期信号処理回路で
は、同期分離部で複合映像信号より水平同期信号を分離
し、立下り検出部でこの水平同期信号の前縁を検出し、
ＰＬＬ回路で立下り検出部よりの信号に同期した水平同
期信号を生成すると共に、パルス生成部で立下り検出部
よりの信号に基づく水平同期用のパルスを生成する。そ
して、この水平同期信号を基準としてＰＬＬ同期判別部
でＰＬＬの同期状態（同期しているか同期外れか）を判
別し、同期している場合はＰＬＬ回路で生成された水平
同期信号を出力し、同期していない場合はパルス生成部
で生成した水平同期用のパルス（水平同期信号）を出力
する。
は、同期分離部で複合映像信号より水平同期信号を分離
し、立下り検出部でこの水平同期信号の前縁を検出し、
ＰＬＬ回路で立下り検出部よりの信号に同期した水平同
期信号を生成すると共に、パルス生成部で立下り検出部
よりの信号に基づく水平同期用のパルスを生成する。そ
して、この水平同期信号を基準としてＰＬＬ同期判別部
でＰＬＬの同期状態（同期しているか同期外れか）を判
別し、同期している場合はＰＬＬ回路で生成された水平
同期信号を出力し、同期していない場合はパルス生成部
で生成した水平同期用のパルス（水平同期信号）を出力
する。
【０００６】
【実施例】以下、図面に基づいて本発明による同期信号
処理回路の実施例を詳細に説明する。図１は本発明によ
る同期信号処理回路の一実施例の要部ブロック図であ
る。図において、１は複合映像信号の入力端子、２は入
力端子１よりの複合映像信号を所要の時間遅延する遅延
部、３は遅延された複合映像信号の出力端子である。４
は同期分離部で、入力端子１よりの複合映像信号より水
平同期信号を分離する。５は立下り検出・ノイズマスク
部で、同期分離部４よりの水平同期信号の前縁（負極性
の水平同期信号の立下り点）を検出する。６はパルス生
成部で、立下り検出・ノイズマスク部５よりの信号に基
づき水平同期用のパルス（水平同期信号）を生成し、セ
レクタ９の端子ａに印加する。７はＰＬＬ回路で、立下
り検出・ノイズマスク部５よりの信号に同期した水平同
期信号を生成する。８は遅延・ＰＬＬ同期判別部で、立
下り検出・ノイズマスク部５よりの信号を所要時間遅延
し、この遅延の間にＰＬＬ回路７よりのリファレンス信
号が入力すればＰＬＬは同期、入力しなければＰＬＬは
非同期を判別する。９はセレクタで、遅延・ＰＬＬ同期
判別部よりの同期判別に信号にて端子ｂ側に、非同期判
別にて端子ａ側に切換える。10は生成（再生）された水
平同期信号の出力端子である。
処理回路の実施例を詳細に説明する。図１は本発明によ
る同期信号処理回路の一実施例の要部ブロック図であ
る。図において、１は複合映像信号の入力端子、２は入
力端子１よりの複合映像信号を所要の時間遅延する遅延
部、３は遅延された複合映像信号の出力端子である。４
は同期分離部で、入力端子１よりの複合映像信号より水
平同期信号を分離する。５は立下り検出・ノイズマスク
部で、同期分離部４よりの水平同期信号の前縁（負極性
の水平同期信号の立下り点）を検出する。６はパルス生
成部で、立下り検出・ノイズマスク部５よりの信号に基
づき水平同期用のパルス（水平同期信号）を生成し、セ
レクタ９の端子ａに印加する。７はＰＬＬ回路で、立下
り検出・ノイズマスク部５よりの信号に同期した水平同
期信号を生成する。８は遅延・ＰＬＬ同期判別部で、立
下り検出・ノイズマスク部５よりの信号を所要時間遅延
し、この遅延の間にＰＬＬ回路７よりのリファレンス信
号が入力すればＰＬＬは同期、入力しなければＰＬＬは
非同期を判別する。９はセレクタで、遅延・ＰＬＬ同期
判別部よりの同期判別に信号にて端子ｂ側に、非同期判
別にて端子ａ側に切換える。10は生成（再生）された水
平同期信号の出力端子である。
【０００７】図２は前記パルス生成部６および遅延・Ｐ
ＬＬ同期判別部８の要部ブロック図で、エッジ検出部13
および14、Ｄ型ＦＦ（フリップフロップ）回路15および
17、遅延部16および18により遅延・ＰＬＬ同期判別部８
を構成し、遅延部19および波形成形部20でパルス生成部
６を構成する。11は図１の立下り検出・ノイズマスク部
５よりの信号（入力HD）の入力端子、12は回路７よりの
信号（PLL Ref ）の入力端子である。
ＬＬ同期判別部８の要部ブロック図で、エッジ検出部13
および14、Ｄ型ＦＦ（フリップフロップ）回路15および
17、遅延部16および18により遅延・ＰＬＬ同期判別部８
を構成し、遅延部19および波形成形部20でパルス生成部
６を構成する。11は図１の立下り検出・ノイズマスク部
５よりの信号（入力HD）の入力端子、12は回路７よりの
信号（PLL Ref ）の入力端子である。
【０００８】次に、本発明による同期信号処理回路の動
作を図３のタイムチャートを用いて説明する。入力端子
１よりの複合映像信号(1) は遅延部２で同期信号処理に
要する時間分（後述する遅延部16および遅延部19の遅延
時間の和）を遅延し、出力端子３より出力する(3) 。ま
た、入力端子１よりの複合映像信号は同時に同期分離部
４に入力し、水平同期信号を分離し、立下り検出・ノイ
ズマスク部５に入力し、水平同期信号の前縁（負極性の
水平同期信号の立下り点）を検出する。そして、水平同
期信号の後縁から次の水平同期信号の前縁までの幅のマ
スクパルスを生成してノイズをマスクし、パルス生成部
６、ＰＬＬ回路７および遅延・ＰＬＬ同期判別部８に入
力する。
作を図３のタイムチャートを用いて説明する。入力端子
１よりの複合映像信号(1) は遅延部２で同期信号処理に
要する時間分（後述する遅延部16および遅延部19の遅延
時間の和）を遅延し、出力端子３より出力する(3) 。ま
た、入力端子１よりの複合映像信号は同時に同期分離部
４に入力し、水平同期信号を分離し、立下り検出・ノイ
ズマスク部５に入力し、水平同期信号の前縁（負極性の
水平同期信号の立下り点）を検出する。そして、水平同
期信号の後縁から次の水平同期信号の前縁までの幅のマ
スクパルスを生成してノイズをマスクし、パルス生成部
６、ＰＬＬ回路７および遅延・ＰＬＬ同期判別部８に入
力する。
【０００９】パルス生成部６は、図２に示す遅延部16、
遅延部19および波形成形部20で構成される。立下り検出
・ノイズマスク部５よりの信号（入力HD11）は端子11よ
り入力し、遅延部16および遅延部19で所要の時間（DLY-
16＋DLY-19）遅延され、波形成形部20に入力し、水平同
期用の波形を成形し（HD出力20）、セレクタ９の端子ａ
に入力する。また、ＰＬＬ回路７は前述の図５に示す如
くに構成されており、立下り検出・ノイズマスク部５よ
りの信号と一致した位相のリファレンス信号12（PLL Re
f12 ）を出力する。
遅延部19および波形成形部20で構成される。立下り検出
・ノイズマスク部５よりの信号（入力HD11）は端子11よ
り入力し、遅延部16および遅延部19で所要の時間（DLY-
16＋DLY-19）遅延され、波形成形部20に入力し、水平同
期用の波形を成形し（HD出力20）、セレクタ９の端子ａ
に入力する。また、ＰＬＬ回路７は前述の図５に示す如
くに構成されており、立下り検出・ノイズマスク部５よ
りの信号と一致した位相のリファレンス信号12（PLL Re
f12 ）を出力する。
【００１０】遅延・ＰＬＬ同期判別部８は、図２に示す
エッジ検出部13、14、Ｄ型ＦＦ回路15、17、遅延部16
（パルス生成部６を兼ねる）および18で構成される。ま
ず、ＰＬＬが同期（ロック）している場合、端子11より
の入力HD11はエッジ検出部13に入力し、入力HD11の前縁
（立下り）エッジ13を検出し、このエッジ13でＤ型ＦＦ
回路15をセットする。そして、端子12よりのPLL Ref 12
の前縁（立下り）エッジ14をエッジ検出部14で検出し、
Ｄ型ＦＦ15に入力し、Ｄ型ＦＦ15はエッジ14の入力にて
Ｌレベルにラッチされる。一方、Ｄ型ＦＦ回路17は、ク
ロック端子に印加される遅延部16よりのDLY 出力16にて
Ｄ型ＦＦ15よりの信号、すなわちＬレベルにラッチさ
れ、これにより、セレクタ９は端子ｂ側に切換えられ、
遅延部18で遅延されたPLL Ref18 が出力される（再生HD
10）。
エッジ検出部13、14、Ｄ型ＦＦ回路15、17、遅延部16
（パルス生成部６を兼ねる）および18で構成される。ま
ず、ＰＬＬが同期（ロック）している場合、端子11より
の入力HD11はエッジ検出部13に入力し、入力HD11の前縁
（立下り）エッジ13を検出し、このエッジ13でＤ型ＦＦ
回路15をセットする。そして、端子12よりのPLL Ref 12
の前縁（立下り）エッジ14をエッジ検出部14で検出し、
Ｄ型ＦＦ15に入力し、Ｄ型ＦＦ15はエッジ14の入力にて
Ｌレベルにラッチされる。一方、Ｄ型ＦＦ回路17は、ク
ロック端子に印加される遅延部16よりのDLY 出力16にて
Ｄ型ＦＦ15よりの信号、すなわちＬレベルにラッチさ
れ、これにより、セレクタ９は端子ｂ側に切換えられ、
遅延部18で遅延されたPLL Ref18 が出力される（再生HD
10）。
【００１１】一方、ＶＴＲのスキューが発生し、例え
ば、図３の「スキュー発生時」に示すようにＰＬＬ回路
７よりのPLL Ref12 が検出期間から外れ、ＰＬＬが非同
期（ロックせず）となった場合、Ｄ型ＦＦ回路15がエッ
ジ検出部13よりのエッジ13でセットされてからＤ型ＦＦ
回路17に遅延部16よりのDLY 出力16が印加されるまでの
間に端子12よりPLL Ref12 は入力されず、Ｄ型ＦＦ回路
15はＨレベルにセットされており、従って、Ｄ型ＦＦ回
路17はＨレベルにラッチされ、これにより、セレクタ９
は端子ａ側に切換えられ、波形成形部20よりのHD出力20
を出力する（再生HD10）。
ば、図３の「スキュー発生時」に示すようにＰＬＬ回路
７よりのPLL Ref12 が検出期間から外れ、ＰＬＬが非同
期（ロックせず）となった場合、Ｄ型ＦＦ回路15がエッ
ジ検出部13よりのエッジ13でセットされてからＤ型ＦＦ
回路17に遅延部16よりのDLY 出力16が印加されるまでの
間に端子12よりPLL Ref12 は入力されず、Ｄ型ＦＦ回路
15はＨレベルにセットされており、従って、Ｄ型ＦＦ回
路17はＨレベルにラッチされ、これにより、セレクタ９
は端子ａ側に切換えられ、波形成形部20よりのHD出力20
を出力する（再生HD10）。
【００１２】なお、スキューの発生でＰＬＬ回路７で生
成されるサンプリングクロックと映像信号の同期信号と
の位相が崩れるので、図４に示すように、本来、黒ドッ
トの位置に表示される筈の映像が左若しくは右の白ドッ
トの位置にずれて表示されるが、黒ドットおよび白ドッ
ト間の距離ａは図３に示すＰＬＬの同期の検出期間で決
定され、ａ＝検出期間÷２であるから、検出期間を適宜
に設定することにより表示位置のずれを目立たなくする
ことが可能である。
成されるサンプリングクロックと映像信号の同期信号と
の位相が崩れるので、図４に示すように、本来、黒ドッ
トの位置に表示される筈の映像が左若しくは右の白ドッ
トの位置にずれて表示されるが、黒ドットおよび白ドッ
ト間の距離ａは図３に示すＰＬＬの同期の検出期間で決
定され、ａ＝検出期間÷２であるから、検出期間を適宜
に設定することにより表示位置のずれを目立たなくする
ことが可能である。
【００１３】このように、入力HD11のエッジ13のタイミ
ングから遅延部16よりの出力16のタイミングまでの間に
PLL Ref12 のエッジ14が入力された場合はＰＬＬは同期
していると判別し、ＰＬＬ回路７で生成した水平同期信
号を出力し、スキュー等のため上記のタイミングの間に
PLL Ref12 のエッジ14が入力されない場合はＰＬＬは同
期していないと判別し、パルス生成部６よりの水平同期
信号（水平同期用のパルス）を出力するもので、何れの
場合も水平同期信号（再生HD10）と出力映像信号３とは
同じ位置（位相）関係に保たれるので、映像の表示位置
のずれは僅少に抑えられる。
ングから遅延部16よりの出力16のタイミングまでの間に
PLL Ref12 のエッジ14が入力された場合はＰＬＬは同期
していると判別し、ＰＬＬ回路７で生成した水平同期信
号を出力し、スキュー等のため上記のタイミングの間に
PLL Ref12 のエッジ14が入力されない場合はＰＬＬは同
期していないと判別し、パルス生成部６よりの水平同期
信号（水平同期用のパルス）を出力するもので、何れの
場合も水平同期信号（再生HD10）と出力映像信号３とは
同じ位置（位相）関係に保たれるので、映像の表示位置
のずれは僅少に抑えられる。
【００１４】
【発明の効果】以上に説明したように、本発明による同
期信号処理回路によれば、入力される水平同期信号を基
準にしてＰＬＬのロック状態を検出し、ＰＬＬがロック
している場合はＰＬＬ回路で生成した水平同期信号を出
力し、ＰＬＬがロックしていない場合は入力水平同期信
号を基に生成した水平同期信号を出力するもので、水平
同期信号と映像信号とは安定した位相関係に保たれ、ス
キューに影響されない安定したディジタル処理が行われ
る。
期信号処理回路によれば、入力される水平同期信号を基
準にしてＰＬＬのロック状態を検出し、ＰＬＬがロック
している場合はＰＬＬ回路で生成した水平同期信号を出
力し、ＰＬＬがロックしていない場合は入力水平同期信
号を基に生成した水平同期信号を出力するもので、水平
同期信号と映像信号とは安定した位相関係に保たれ、ス
キューに影響されない安定したディジタル処理が行われ
る。
【図１】本発明による同期信号処理回路の一実施例の要
部ブロック図である。
部ブロック図である。
【図２】本発明による同期信号処理回路のパルス生成部
および遅延・ＰＬＬ同期判別部の一実施例の要部ブロッ
ク図である。
および遅延・ＰＬＬ同期判別部の一実施例の要部ブロッ
ク図である。
【図３】本発明による同期信号処理回路の動作説明のた
めのタイムチャートである。
めのタイムチャートである。
【図４】本発明による同期信号処理回路のスキュー発生
時の動作説明図である。
時の動作説明図である。
【図５】従来の同期信号処理回路の一例である。
【図６】従来の同期信号処理回路の動作説明のためのタ
イムチャートである。
イムチャートである。
【図７】従来の同期信号処理回路のスキュー発生時の動
作説明図である。
作説明図である。
１ 複合映像信号入力 ２、12、13、17 遅延部 ３ 複合映像信号出力 ４ 同期分離部 ５ 立下り検出・ノイズマスク部 ６ パルス生成部 ７ ＰＬＬ回路 ８ 遅延・ＰＬＬ同期判別部 ９ セレクタ 10 再生HD出力 14 波形成形 15、18 エッジ検出部 19、20 Ｄ−ＦＦ回路
Claims (7)
- 【請求項１】 複合映像信号より水平同期信号を分離す
る同期分離部と、同期分離部よりの水平同期信号に同期
した水平同期信号を生成するＰＬＬ回路と、前記同期分
離部よりの水平同期信号に同期した水平同期用のパルス
を生成するパルス生成部と、前記同期分離部よりの水平
同期信号を基準としてＰＬＬの同期状態を判別するＰＬ
Ｌ同期判別部とからなり、前記ＰＬＬ同期判別部にてＰ
ＬＬの同期が判別された場合は前記ＰＬＬ回路よりの水
平同期信号を出力し、ＰＬＬの非同期が判別された場合
は前記パルス生成部よりの信号を出力するようにした同
期信号処理回路。 - 【請求項２】 前記同期分離部の後段に水平同期信号の
前縁を検出しノイズをマスクする立下り検出・ノイズマ
スク部を設け、前記ＰＬＬ回路にて立下り検出・ノイズ
マスク部よりの信号に同期した水平同期信号を生成する
と共に、前記ＰＬＬ同期判別部にて立下り検出・ノイズ
マスク部よりの信号を基準としてＰＬＬの同期状態を判
別するようにした請求項１記載の同期信号処理回路。 - 【請求項３】 前記ＰＬＬ同期判別部は、前記立下り検
出・ノイズマスク部よりの信号を所要時間遅延する第１
遅延部を有し、立下り検出・ノイズマスク部よりの信号
出力から第１遅延部よりの信号出力までの間に前記ＰＬ
Ｌ回路で生成されるリファレンス信号が入力された場合
にＰＬＬの同期を判別する請求項２記載の同期信号処理
回路。 - 【請求項４】 前記ＰＬＬ同期判別部は、前記立下り検
出・ノイズマスク部よりの信号を所要時間遅延する第１
遅延部と、立下り検出・ノイズマスク部よりの信号の前
縁を検出する第１エッジ検出部と、前記ＰＬＬ回路より
のリファレンス信号の前縁を検出する第２エッジ検出部
と、第１エッジ検出部よりの信号でセットされ第２エッ
ジ検出部よりの信号にてＬレベルにラッチされる第１フ
リップフロップ回路と、前記第１遅延部よりの信号入力
にて第１フリップフロップ回路よりの信号をラッチする
第２フリップフロップ回路と、前記ＰＬＬ回路よりのリ
ファレンス信号を所要時間遅延する第２遅延部とからな
り、前記第２フリップフロップ回路よりのＬレベルの信
号にて第２遅延部よりの信号を出力し、第２フリップフ
ロップ回路よりのＨレベルの信号にて前記パルス生成部
よりの信号を出力するようにした請求項２記載の同期信
号処理回路。 - 【請求項５】 前記パルス生成部は、前記立下り検出・
ノイズマスク部よりの信号に同期した水平同期用のパル
スを生成する請求項２記載の同期信号処理回路。 - 【請求項６】 前記パルス生成部は、前記立下り検出・
ノイズマスク部よりの信号を前記第２遅延部と同じ時間
遅延する第３遅延部と、第３遅延部よりの信号に基づき
波形成形し、水平同期用のパルスを生成する波形成形部
とからなる請求項４記載の同期信号処理回路。 - 【請求項７】 前記複合映像信号を前記第２遅延部と同
じ時間遅延する第４遅延部を設け、第４遅延部で遅延し
た映像信号を出力するようにした請求項４または請求項
６記載の同期信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340804A JPH10191097A (ja) | 1996-12-20 | 1996-12-20 | 同期信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340804A JPH10191097A (ja) | 1996-12-20 | 1996-12-20 | 同期信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10191097A true JPH10191097A (ja) | 1998-07-21 |
Family
ID=18340451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340804A Pending JPH10191097A (ja) | 1996-12-20 | 1996-12-20 | 同期信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10191097A (ja) |
-
1996
- 1996-12-20 JP JP8340804A patent/JPH10191097A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |