JPH0352877B2

JPH0352877B2 -

Info

Publication number: JPH0352877B2
Application number: JP58173959A
Authority: JP
Inventors: Toyotaka Machida; Tatsuya Arayagaito; Akira Nakamura; Hiroaki Matsumoto; Shigeharu Eguri
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1983-09-20
Filing date: 1983-09-20
Publication date: 1991-08-13
Also published as: JPS6064392A

Description

【発明の詳細な説明】（発明の対象）本発明はウエイト回路に関する。

（発明の目的）本発明はスーパーインポーズ（優先順位を設け
た重ね合せ）信号を発生させる際、マイクロプロ
セツサと表示制御回路とのインターフエスが完全
に行われない状態が生ずることを防止するウエイ
ト回路を提供することを目的とする。

（従来例の内容とその問題点）近年電子技術の進歩に共ない、LSI、IC等の価
格が低下してきている。このため、従来は業務用
的な用途が主であつたコンピユータが個人用のコ
ンピユータ、いわゆるパーソナルコンピユータと
して広く普及し始めている。パーソナルコンピユ
ータはグラフイツクデイスプレイ・キヤラクタデ
イスプレイ等の表示装置に映像信号（文字・絵な
ど）を出力していることが多い。そこで、パーソ
ナルコンピユータの画像と他の映像ソースとの優
先順位を設定した重ね合わせ、いわゆるスーパー
インポーズを行なうことにより、パーソナルコン
ピユータの利用範囲が拡大される。そのために
は、第１図に示すようにパーソナルコンピユータ
１の画像をスーパーインポーズ信号合成回路２に
供給し、また、映像機器３からの映像ソース（テ
レビジヨン、ビデオテープレコーダ、ビデオカメ
ラ、ビデオデイスク、パーソナルコンピユータな
ど）の画像を同様にスーパーインポーズ信号合成
回路２に供給し、スーパーインポーズ信号合成回
路２は供給された信号をスーパーインポーズし、
スーパーインポーズ信号をテレビジヨン受像機４
に供給することにより、パーソナルコンピユータ
の画像と映像ソースの画像とをスーパーインポー
ズした画像を表示することが考えられる。

しかし、例えば、他の映像ソースであるテレビ
ジヨン映像信号と、パーソナルコンピユータの映
像信号とをスーパーインポーズする際、テレビジ
ヨン映像信号と、パーソナルコンピユータの映像
信号とは走査線の数が異なつており、ただ単純に
混合しただけでは垂直方向及び水平方向の同期結
合が実現されないため、何を表示しているかわか
らない画像になつてしまう。

鮮明なスーパーインポーズ画像を得るためには
同期結合装置等により、スーパーインポーズを行
なう映像信号の同期を結合することが必要であつ
た。その際、パーソナルコンピユータの内部で、
表示制御回路とマイクロプロセツサとのインター
フエスが完全に行なわれなくなる状態が生ずると
いう問題点があつた。

（問題点を解消するための手段）本発明は上述の問題点を解消するために、制御
回路から供給される制御信号により所定のノンイ
ンタレースビデオ信号を出力するノンインタレー
スビデオ信号発生器より出力されるノンインタレ
ースビデオ信号と、外部ビデオ信号発生器から出
力されるビデオ信号とを優先順位を設定して重ね
合せる装置の構成要素であつて、前記ノンインタ
レースビデオ信号発生器と、発振器からクロツク
信号が供給され通常状態では発振器から供給され
るクロツク信号を出力し調相信号が供給される期
間だけ前記発振器から供給されるクロツク信号の
周波数を1/2にしたクロツク信号を前記ノンイン
タレースビデオ信号発生器のクロツク入力端子に
供給する調相回路との間に介挿され、前記ノンイ
ンタレースビデオ信号発生器より出力されるノン
インタレースビデオ信号と、前記外部ビデオ信号
発生器から出力されるビデオ信号とを優先順位を
設定して重ね合せるために、前記調相回路の調相
信号入力端子に調相信号を供給して前記ノンイン
タレースビデオ信号発生器から出力されるノンイ
ンタレースビデオ信号と前記外部ビデオ信号発生
器から出力されるビデオ信号との同期結合及び走
査線数整合を行なつている状態で、前記制御回路
より前記ノンインタレースビデオ信号発生器に制
御信号が出力された場合、前記制御回路の動作を
停止させるウエイト信号を前記制御回路へ供給す
るように構成したものである。

（発明の実施例）第２図乃至第８図は本発明になるウエイト回路
の一実施例を説明するための図で、第２図は同期
結合装置のブロツク系統図である。

第２図において、５はノンインタレースビデオ
信号発生器（以下、NGと記す）、６は同期信号
分離回路、７は位相差検出回路、８は外部ビデオ
信号発生器（以下、EGと記す）、９は同期信号分
離回路、１０は電圧制御発振器（以下、VCOと
記す）、１１は調相回路、１２はロツク検出回路、
１３はロツク・アンロツク信号出力端子、１４は
走査線数整合回路、１５はOR回路である。

NG５はクロツク入力端子を有し、前記クロツ
ク入力端子から供給されるクロツク信号を分周し
水平同期走査周波数を発生させ、前記水平走査周
波数を分周して垂直走査周波数を発生させ、前記
水平走査周波数及び垂直走査周波数によりデジタ
ルメモリ等に記憶されているデータを読み出して
ノンインタレースビデオ信号を出力するもので、
また、NG５はマイクロプロセツサ（以下CPUと
記す）・メモリ・入出力インターフエース回路等
から構成されている、いわゆるパーソナルコンピ
ユータの構成要素の一つであり、CPUとキヤラ
クタデイスプレイ・グラフイツクデイスプレイ等
の表示装置との間に介挿され、CPUとデータ・
アドレス等のやりとりを行ない、キヤラクタデイ
スプレイ・グラフイツクデイスプレイ等の表示装
置にノンインタレースビデオ信号を出力するもの
である。

NG５から出力されたノンインタレースビデオ
信号の輝度信号成分は同期信号分離回路６に供給
される。同期信号分離回路６は入力輝度信号成分
から水平同期信号H_Nと垂直同期信号V_Nを分離し
出力する。同期信号分離回路６で分離された水平
同期信号H_Nは位相差検出回路７の一方の入力端
子に供給される。

EG８から出力されたビデオ信号の輝度信号成
分は同期信号分離回路９に供給される。同期信号
分離回路９は入力輝度信号成分から水平同期信号
H_Eと垂直同期信号V_Eを分離し出力する。同期信
号分離回路６で分離された水平同期信号H_Eは位
相差検出回路７他方の入力端子に供給される。

位相差検出回路７は水平同期信号H_NとH_Eとの
位相差を電圧の形に変換した位相誤差電圧を出力
し、この位相誤差電圧はVCO１０の制御電圧入
力端子に供給される。VCO１０は制御電圧入力
端子に入力された電圧値に対応した周波数のクロ
ツク信号である出力信号を出力するもので、
VCO１０の出力信号は調相回路１１に供給され、
調相回路１１の出力信号はNG５のクロツク入力
端子に供給されている。

調相回路１１はVCO１０の出力信号と、VCO
１０の出力信号の周波数を1/2にした信号とを調
相回路１１の調相信号入力端子に供給される調相
信号により選択切換してNG５のクロツク入力端
子に出力するように構成されている。つまり、調
相回路１１は通常状態（調相信号が供給されない
状態）において、VCO１０の出力信号をNG５の
クロツク入力端子へ出力し、調相状態（調相信号
が供給される状態）において、VCO１０の出力
信号の周波数を1/2にした信号をNG５のクロツ
ク入力端子へ出力する。従つて、調相回路１１が
調相状態になるとNG５のクロツク入力端子に供
給されるクロツク周波数は1/2になるため、NG
５が出力する水平同期信号H_Nの周期は２倍にな
る。

なお、上述したNG５、同期信号分離回路６、
位相差検出回路７、VCO１０、調相回路１１は
フエーズロツクドループを形成する。従つて、前
述した通常状態では水平同期信号H_NとH_Eとは同
一周波数でかつ同位相となる。つまり、NG５か
ら出力されるノンインタレースビデオ信号とEG
８から出力されるビデオ信号とが水平方向に関し
てロツク状態となり、水平方向に関して同期結合
を可能とする。

同期信号分離回路６及び同期信号分離回路９か
ら出力された垂直同期信号V_N及びV_Eはロツク検
出回路１２に供給される。

ロツク検出回路１２は同期信号分離回路６から
出力された垂直同期信号V_Nと同期信号分離回路
９から出力された垂直同期信号V_Eとの位相を比
較することにより、NG５が発生するノンインタ
レースビデオ信号とEG８が発生するビデオ信号
とが垂直方向に関してロツク状態であるかアンロ
ツク状態であるかを判別する。

ロツク状態を検出した際はロツク信号をロツ
ク・アンロツク信号出力端子１３から出力すると
共に、走査線数整合回路１４を作動させる信号を
出力する。

アンロツク状態を検出した際はアンロツク信号
をロツク・アンロツク信号出力端子１３から出力
すると共に、走査線数整合回路１４を作動させな
いような信号を出力する。また、アンロツク状態
をロツク状態へ移行させるために調相信号をOR
回路１５を介して調相回路１１へ供給する。

なお、上述したロツク信号・アンロツク信号を
利用して、例えば、アンロツク信号が出力された
際にスーパーインポーズ信号をミユート（消去）
するようにすると、アンロツク状態において生ず
る画像の乱れを除去することができる。

EG８が出力するビデオ信号（例えば、走査線
数が525本）に比較して、NG５が出力するノン
インタレースビデオ信号（例えば、走査線数が
524本）の走査線数が２フイールドあたり、［2n
−１］本（例えば、１本）だけ少ない場合、前述
したフエーズロツクドループにより、NG５と
EG８との水平同期信号H_NとH_Eとを同期させ水
平方向の同期結合を実現しても、垂直同期信号
V_NとV_Eとは同期が一致しない（垂直同期信号V_N
の方が垂直同期信号V_Eに比べて周期が短い）た
め、垂直方向の同期結合を図るためには何等かの
方法で垂直同期信号V_NとV_Eとの同期を合わせる
必要がある。走査線数整合回路１４はロツク検出
回路１２がロツク状態を検出した場合に、垂直同
期信号V_NとV_Eとの同期を合わせるために作動す
る回路である。

走査線数整合回路１４は第１フイールド、第２
フイールド（偶数フイールド、奇数フイールド）
を識別するために、垂直同期信号V_Nの周波数を
１／２にし、この分周信号により、一方のフイール
ドの先頭部分で［ｎ］水平走査期間（以下、Ｈと
記す）の遅延信号を出力し、他方のフイールドの
先頭部分で［ｎ−１］Ｈの遅延信号を出力する。
これらの遅延信号は調相信号としてOR回路１５
に供給される。従つて、ロツク検出回路１２が、
ロツク状態を検出した際、一方のフイールドで
［ｎ］Ｈの期間（走査線ｎ本分の期間）だけ調相
回路１１が調相状態になり、他方のフイールドで
は［ｎ−１］Ｈの期間（走査線［ｎ−１］本分の
期間）だけ調相回路１１が調相状態になる。

つまり、NG５のノンインタレースビデオ信号
の走査線数がEG８のビデオ信号の走査線数より、
２フイールドあたり、［2n−１］本少ないので、
NG５のノンインタレースビデオ信号を一方のフ
イールドで［ｎ］、他方のフイールドで［ｎ−１］
本の走査線数分の時間を補正することにより、２
フイールドあたり［2n−１］本分の走査線数分
の時間を補正することができるので、垂直方向に
関して同期結合を実現することができる。

以下に、第３図及び第４図を参照してロツク検
出回路１２の説明をする。第３図はロツク検出回
路１２及び走査線数整合回路１４を説明するため
の回路図、第４図Ａ，Ｂ，Ｃはアンロツク状態か
らロツク状態へ移行する際のロツク検出回路１２
の動作を説明するための図である。

第３図において、第２図と同一の構成要素には
同一の符号を付してその説明を省略する。

１６は垂直同期信号入力端子、１７はＤ型フリ
ツプフロツプ回路（以下、単にDFFと記す）、１
８は垂直同期信号入力端子、１９はNOR回路、
２０はDFF、２１は出力端子、２２はDFF、２
３はシフトレジスタ、２４はシフトレジス、２５
はインバータ、２６はAND回路、２７はインバ
ータ、２８はAND回路、２９は出力端子、３０
は出力端子である。

垂直同期信号入力端子１６にはNG５から出力
されるノンインタレースビデオ信号の輝度信号成
分より、同期信号分離回路６で分離された第４図
Ａに示すような垂直同期信号V_Nが入力され、こ
の垂直同期信号V_NはDFF１７のＤ端子に入力し
ている。

また、垂直同期信号入力端子１８にはEG８か
ら出力されるビデオ信号の輝度信号成分より、同
期信号分離回路９で分離された第４図Ｂに示すよ
うな垂直同期信号V_Eが入力され、この垂直同期
信号V_EはDFF１７のCK（クロツク）端子に入力
している。

つまり、垂直同期信号V_Nを垂直同期信号V_Eの
始まり（立上がりエツジ）でサンプルした信号が
DFF１７のＱ端子から出力される。DFF１７の
Ｑ端子から出力された信号と垂直同期信号V_Eと
がNOR回路１９に供給される。従つて、NOR回
路１９からは垂直同期信号V_Eの始まり（立上が
りエツジ）が垂直同期信号V_Nの期間内である状
態（ロツク状態）の時はＬレベルの信号が出力さ
れ、垂直同期信号V_Eの始まり（立上がりエツジ）
が垂直同期信号V_Nの期間外である状態（アンロ
ツク状態）の際は垂直同期信号V_Eの期間内だけ
Ｌレベルの信号が出力される。

上述したNOR回路１９の出力信号はDFF２０
のCLR（クリヤ）端子に供給されている。また、
DFF２０のＤ端子には電源電圧Vcc、CK（クロツ
ク）端子には垂直同期信号V_N、が供給されてい
る。従つて、DFF２０のＱ端子からは第４図Ｃ
に示すような信号が出力される。つまり、ロツク
状態の時はDFF２０がクリアされ続けるので端
子Ｑの出力は常にＬレベルとなる。アンロツク状
態の際はアンロツク状態検出の直後に到来した垂
直同期信号V_Nの始まり（立上がりエツジ）から
垂直同期信号V_Eが到来するまでの間、垂直同期
信号誤差時間［V_N−V_E］のＨレベルの信号を出
力する。

DFF２０のＱ端子はロツク・アンロツク信号
出力端子１３に接続すると共に、出力端子２１に
接続している。出力端子２１は第２図に示した
OR回路１５に接続している。

従つて、アンロツク状態の時、第４図Ｃに示し
た信号が出力される間、垂直同期信号誤差時間
［V_N−V_E］だけ調相回路１１が調相状態になる。
つまり、NG５のクロツク周波数が垂直同期信号
誤差時間［V_N−V_E］だけ周波数が1/2になるの
で、次の垂直同期信号誤差時間［V_N−V_E］は1/2
に縮まる。このような動作を継続してゆくことに
より、最終的にはロツク状態になり、調相回路１
１は動作しなくなる。

なお上述したDFF１７、NOR回路１９、DFF
２０はロツク検出回路１２を構成する要素であ
る。

DFF２２のCK（クロツク）端子には垂直同期
信号入力端子１６より、垂直同期信号V_Nが入力
され、PR（プリセツト）端子にはDFF１７のＱ
端子の出力信号が入力されている。従つて、アン
ロツク状態の時DFF１７のＱ端子の出力はＬレ
ベルであり、DFF２２はプリセツトされるので
動作を行なわない。

また、ロツク状態の時はDFF１７のＱ端子の
出力はＨレベルであり、DFF２２はプリセツト
されないので以下に説明する動作を行なう。

DFF２２の端子はＤ端子に接続している。
つまり、DFF２２は入力される垂直同期信号V_N
の周波数を1/2にすることにより、第１フイール
ド、第２フイールドを検出している。DFF２２
のＱ端子はシフトレジスタ２３のシリアル入力端
子Siに垂直同期信号V_Nの周波数を1/2にした信号
を供給しており、DFF２２の端子はシフトレ
ジスタ２４のシリアル入力端子Siに垂直同期信号
V_Nの周波数を1/2にした信号を供給しているの
で、一方のフイールドの先頭部分ではシフトレジ
スタ２３が動作し、他方のフイールドの先頭部分
ではシフトレジスタ２４が動作する。

なお、水平同期信号入力端子４４にはEG８か
ら出力されるビデオ信号の輝度信号成分より同期
分離回路９で分離された水平同期信号H_Eが入力
されており、この水平同期信号H_Eはシフトレジ
スタ２３，２４のCK（クロツク）端子に供給され
ている。従つて、シフトレジスタ２３の第１段出
力端子である端子Q₁の出力と第［ｎ＋１］段の
出力端子である端子Q_o+1の出力をインバータ２
５で反転した出力との積をAND回路２６でとる
ことにより、AND回路２６は［ｎ］Ｈの遅延信
号を出力している。

シフトレジスタ２４の第１段出力端子である端
子Q₁の出力と第［ｎ］段の出力端子である端子
Q_oの出力をインバータ２７で反転した出力との
積をAND回路２８でとることにより、AND回路
２８は［ｎ−１］Ｈの遅延信号を出力している。

従つて、一方のフイールドでは［ｎ−１］Ｈの
時間の遅延信号をAND回路２８の出力端子３０
より出力し、他方のフイールドでは［ｎ］Ｈの時
間の遅延信号をAND回路２６の出力端子２９よ
り出力する。これらの調相信号である遅延信号は
OR回路１５に供給される。従つて、ロツク検出
回路１２がロツク状態を検出した際、一方のフイ
ールドの先頭部分で［ｎ］Ｈの期間（走査線ｎ本
分）だけ調相回路１１が調相状態になり、他方の
フイールドの先頭部分では［ｎ−１］Ｈの期間
（走査線［ｎ−１］本分）だけ調相回路１１が調
相状態になる。

つまり、NG５のノンインタレースビデオ信号
の走査線数がEG８のビデオ信号の走査線数より、
２フイールドあたり、［2n−１］本少ないので、
NG５のノンインタレースビデオ信号を一方のフ
イールドで［ｎ］本、他方のフイールドで［ｎ−
１］本の走査線数分の時間を補正することによ
り、２フイールドあたり［2n−１］本分の走査
線数分の時間を補正することができる。従つて、
垂直方向に関して同期結合を実現することができ
る。

つまり、ロツク状態の際はロツク検出回路１２
が調相信号を出力せず、走査線数整合回路１４が
作動して調相信号を出力し、アンロツク状態の際
はロツク検出回路１２がロツク状態へ移行させる
ために、調相信号を出力し、走査線数整合回路１
４は作動しない。

なお、上述したDFF２２、シフトレジスタ２
３、分２４、インバータ２５，２７、AND回路
２６，２８は走査線数整合回路１４を構成する要
素である。

また、例えば、NG５の走査線数が524本、EG
８の走査線数が、525本の場合を走査線数の差が
上述した［2n−１］本の一般形にあてはめてみ
ると［ｎ］が１の場合であるので、第３図中に示
したシフトレジスタ２４、インバータ２７、
AND回路２８から構成される［ｎ−１］Ｈ遅延
回路は不要となり、［ｎ］Ｈ遅延回路のみで走査
線数の整合ができる。

また、上述した同期結合装置は同一の構成で、
走査線数の差が［2n−１］本の場合だけでなく、
以下に示すように走査線数が同一の場合にも適用
することができる。以下に示す走査線数が同じ信
号同士の場合（例えば、NG５から出力されるノ
ンインタレースビデオ信号の走査線数と、EG８
から出力されるビデオ信号のの走査線数とが共に
524本の場合）はロツク検出回路１２と走査線数
整合回路１４とが上述した動作と異なる動作をす
るので、ロツク検出回路１２と走査線数整合回路
１４との２つの回路について第４図及び第５図を
参照して説明をする。第５図Ａ，Ｂ，Ｃは走査線
数が同数の信号同士のロツク状態におけるロツク
検出回路１２の動作を説明するための図である。

まず、アンロツク状態からロツク状態への移行
の際の動作は走査線数の差が［2n−１］の場合
と同様であるのでその説明を省略する。

しかし、ロツク状態になつてからの動作は走査
線数の差が［2n−１］の場合と異なるので、以
下にその説明を行なう。ロツク状態になると走査
線数整合回路１４が動作を開始するため、第５図
Ａ，Ｂに示すようにNG５の垂直同期信号V_Nの周
期がだんだん長くなり、最終的にはアンロツク状
態となる。この際垂直同期信号V_Nを垂直同期信
号V_Eの始まり（立上がりエツジ）でサンプルし
た信号、つまり、DFF１７のＱ端子から出力さ
れる信号はＬレベルとなる。また、DFF１７の
Ｑ端子からの信号と垂直同期信号V_Eとが供給さ
れているNOR回路１９からは垂直同期信号V_Eの
終り（立下がりエツジ）から次の垂直同期信号
V_Eの始まり（立上がりエツジ）までＨレベルの
信号が出力される。つまり、垂直同期信号V_E期
間内だけＬレベルの信号が出力される。

従つて、第５図Ａ，Ｂ示すようにアンロツク状
態検出の直後に垂直同期信号V_NがDFF２０のCK
（クロツク）端子に到来した際は、垂直同期信号
V_E期間内であるので、NOR回路１９はＬレベル
の信号を出力しDFF２０のCLR（クリヤ）端子に
はＬレベルの信号が供給されており、DFF２０
はクリアされるため、走査線数の差が［2n−１］
の場合のようにアンロツク状態検出の直後に到来
した垂直同期信号V_Nの始まり［立上がりエツジ］
から垂直同期信号V_Eが到来するまでの間の期間
である垂直同期信号誤差時間［V_N−V_E］の時間
幅のＨレベルの信号（第５図Ｃに点線で示した信
号）を出力せず、Ｌレベルの信号を出力するの
で、調相回路１１へ調相信号が供給されない。さ
らに、アンロツク状態であるので走査線整合回路
１４は作動しない。従つて、調相回路１１には調
相信号がどこからも供給されないため、垂直同期
信号V_NとV_Eとはロツク状態からアンロツク状態
へ移行した直後の状態が以後なんらかの外部的要
因で、この状態が強制的に解除されない限り継続
する。

つまり、ロツク検出回路１２はアンロツク状態
と検出した状態であるが実際には垂直同期信号
V_NとV_Eとはほぼロツク状態にあるため、垂直方
向に関して同期結合が可能となる。つまり、垂直
同期信号V_Nの始まり（立上がりエツジ）が垂直
同期信号V_Eの期間内であれば、DFF２０はクリ
アされるため、調相信号を出力しない。

以下に、第６図及び第７図を参照して調相回路
１１の説明をする。第６図は調相回路１１を説明
するための回路図、第７図は調相回路１１の動作
を説明するための図である。

第６図において、第２図と同一の構成要素には
同一の符号を付してその説明を省略する。

３１はVCO信号入力端子、３２はDFF、３３
は調相信号入力端子、３４はDFF、３５はNOR
回路、３６はNOR回路、３７はクロツク信号出
力端子、３８はNOR回路である。

VCO信号入力端子３１にはVCO１０から第７
図Ａに示すようなクロツク信号が供給され、この
クロツク信号はDFF３２のCK（クロツク）端子
に供給されている。DFF３２はVCO１０から供
給されたクロツク信号の２倍の同期の第７図Ｂに
示すようなクロツク信号を端子Ｑから出力する。

調相信号入力端子３３はOR回路１５に接続さ
れており（第６図中に図示せず）、調相信号が供
給されている。

ロツク状態の際は走査線数整合回路１４が調相
信号を出力している間だけ、調相信号入力端子３
３からDFF３４のＤ端子にＨレベルの信号（調
相信号）が供給されるので、DFF３４のＱ端子
からＨレベルの信号が出力され、端子からＬレ
ベルの信号が出力される。従つて、DFF３２の
Ｑ端子からNOR回路３５に供給されている第７
図Ｂに示すようなクロツク信号がNOR回路３５
から出力され、さらに、このクロツク信号は
NOR回路３６を介してクロツク信号出力端子３
７から出力される。

走査線数整合回路１４からの調相信号の供給が
終了すると、OR回路１５からDFF３４のＤ端子
にＬレベルの信号が供給されるので、DFF３４
のＱ端子からＬレベルの信号が出力され、端子
からＨレベルの信号が出力される。従つて、
NOR回路３８に供給されている第７図Ａに示す
ようなクロツク信号がNOR回路３８から出力さ
れ、さらに、このクロツク信号はNOR回路３６
を介してクロツク信号出力端子３７から出力され
る。クロツク信号出力端子３７から出力されるク
ロツク信号はNG５のクロツク入力端子に供給さ
れる。従つて、ロツク状態の際は走査線数整合の
ための調相信号が走査線数整合回路１４から出力
される間だけ、NG５のクロツク入力端子に供給
されるクロツク信号の周波数が1/2になり、アン
ロツク状態の際は垂直同期信号を同期させるため
の調相信号がロツク検出回路１４から出力される
間だけNG５のクロツク入力端子に供給されるク
ロツク信号の周波数が1/2になる。

なお、第７図Ａに示したクロツク信号から第７
図Ｂに示したクロツク信号への切換、あるいはそ
の逆の切換の際のタイミングはDFF３４のCK
（クロツク）端子がDFF３２のＱ端子に接続され
ているので、常に第７図Ｂに示したクロツク信号
の立上がりエツジの部分で行なわれる。従つて、
クロツク信号の切換は常に、第７図Ａに示したク
ロツク信号と第７図Ｂに示したクロツク信号との
波形の共通部分で行なわれるため、クロツク信号
が乱れることなく良好に切換られるので、NG５
の動作に影響を与えることがない。

また、アンロツク状態の際はロツク検出回路１
２が垂直同期信号誤差時間［V_N−V_E］だけ、Ｈ
レベルの信号をDFF３４のＤ端子に供給するの
で、ロツク状態の際と同様に、第７図Ｂに示すよ
うなクロツク信号がクロツク信号出力端子３７か
ら出力される。つまり、ロツク状態は走査線数整
合回路１４が遅延信号を出力している間だけ、第
７図Ｂに示すようなクロツク信号がクロツク信号
出力端子３７から出力されたのに対して、アンロ
ツク状態はロツク検出回路１２が垂直同期信号誤
差時間［V_N−V_E］だけ第７図Ｂに示すようなク
ロツク信号をクロツク信号出力端子３７から出力
する。従つて、アンロツク状態の際はロツク状態
に比較して、供給される調相信号の種類が異なる
だけで他は同様であるので、その説明を省略す
る。

なお、上述したDFF３２、DFF３４、NOR回
路３５，３６，３８は調相回路１１を構成する要
素である。

上述したようにNG５のクロツク入力端子に供
給されるクロツク信号はロツク状態の時、走査線
数を整合するために1/2の周波数になり、アンロ
ツク状態の時、垂直同期信号V_NとV_Eとを同期さ
せるためにするために1/2の周波数になる。クロ
ツク信号が1/2の周波数になつている時はNG５
の動作速度は1/2になる。しかし、CPUのクロツ
ク信号は常に一定であるため、NG５とCPUとの
動作速度が異なる状態が生ずる。このような状態
の時にCPUが、表示用のメモリへの情報の書き
込み等でNG５をアクセスするとCPUとNG５と
の間のインターフエースが不確実になる現象が生
ずる可能性がある。このような現象を防止するた
めにNG５のクロツクの周波数が1/2になつてい
る場合はCPUの動作を停止させる、つまり、
CPUにWAIT（ウエイト）信号を出力するWAIT
信号発生回路を設けることが考えられる。

第８図は本発明になるウエイト回路の一実施例
のブロツク系統図である。第８図において、第１
図と同一の構成要素には同一の符号を付してその
説明を省略する。３９はAND回路、４０は
CPU、４１はWAIT信号発生回路である。

AND回路３９には、OR回路１５とCPU４０
のSELCT端子（CPU４０がNG５にデータ・ア
ドレス等の伝送を行なつている状態で信号が出力
される端子）とから信号が供給されている。

OR回路１５から調相信号が供給された際に
CPU４０のSELECT端子から信号が供給される
と、AND回路３９はWAIT信号発生回路４１へ
パルスを供給する。WAIT信号発生回路４１は
単安定マルチバイブレータ回路・カウンタ回路等
で構成されており、AND回路３９から供給され
たパルスにより、一定時間のWAIT（ウエイト）
信号を発生し、このWAIT（ウエイト）信号を
CPU４０へ出力し、CPU４０の動作を停止させ
るものである。

従つて、NG５とCPUとの動作速度が異なる状
態が生じた際にCPUが表示用のメモリへの情報
の書き込み等でNG５をアクセスすることが禁止
されるので、CPUとNG５との間のインターフエ
スが不確実になる現象が発生するのを防止するこ
とができる。

ところで、テレビジヨン映像信号とパーソナル
コンピユータの映像信号をスーパーインポーズ、
つまり、複数の映像信号に優先順位をつけ、この
優先順位に従つて、重ね合わせて表示するために
は、同期結合がとれた映像信号を第９図のように
選択切換してテレビジヨン受像機へ出力すること
が考えられる。第９図はスーパーインポーズを説
明するための図である。

第９図において、第２図と同一の構成要素には
同一の符号を付してその説明を省略する。４２は
切換スイツチ回路、４３はパーソナルコンピユー
タである。

切換スイツチ回路４２にはパーソナルコンピユ
ータ４３および映像機器３からの映像信号が供給
されている。パーソナルコンピユータ４３から供
給される映像信号と映像機器３から供給される映
像信号とは同期結合がとれている。

また、スイツチ回路４２にはパーソナルコンピ
ユータ４３から制御信号が供給されている。この
制御信号はパーソナルコンピユータ４３の映像信
号が出力される時、パーソナルコンピユータ４３
からの映像信号がテレビジヨン受像機４へ供給さ
れるように切換スイツチ回路４２を選択切換する
ための信号である。

従つて、映像機器３の出力する映像信号にパー
ソナルコンピユータ４３の出力する映像信号をス
ーパーインポーズした（重ね合わせた）映像がテ
レビジヨン受像機４に表示される。

また、第９図に示したようにパーソナルコンピ
ユタと映像機器とを複数カスケード状に接続し、
それぞれの映像信号間の同期結合を図ることも可
能であるので、高度の合成画像（スーパーインポ
ーズ画像）が得られる。従つて、本発明の応用範
囲は極めて広い。

なお、上述した同期結合装置は外部ビデオ信号
発生器８から出力される映像信号が、NTSC方
式、PAL方式、SECAM方式のいずれの方式にも
適用することが可能である。

また、ノンインタレースビデオ信号発生器５の
発生する垂直走査周波数を等価的に外部ビデオ信
号発生器８の発生するビデオ信号と等しくするの
で、一度ロツク状態になつて後はテレビジヨン信
号の垂直同期信号が欠落してもロツク状態を保持
することができる。

さらに、ノンインタレースビデオ信号発生器５
の走査線数カウンタを外部から操作することがで
きない場合も同期結合を図ることができる。

（発明の効果）本発明は上述の如き構成であるので、スーパー
インポーズ（優先順位を設けた重ね合せ）信号を
発生させる際、マイクロプロセツサと表示制御回
路とのインターフエスが完全に行われない状態が
生ずることを防止することができるという利点を
有する。

【図面の簡単な説明】

第１図はスーパーインポーズ信号の合成を説明
するためのブロツク系統図、第２図乃至第８図は
本発明になるウエイト回路の一実施例を説明する
ための図で、第２図は同期結合装置のブロツク系
統図、第３図はロツク検出回路１２及び走査線数
整合回路１４を説明するための回路図、第４図
Ａ，Ｂ，Ｃはアンロツク状態からロツク状態へ移
行する際のロツク検出回路１２の動作を説明する
ための図、第５図Ａ，Ｂ，Ｃは走査線数が同数の
信号同士のロツク状態におけるロツク検出回路１
２の動作を説明するための図、第６図は調相回路
１１を説明するための回路図、第７図は調相回路
１１の動作を説明するための図、第８図は本発明
になるウエイト回路のの一実施例ブロツク系統
図、第９図はスーパーインポーズを説明するため
の図である。１…パーソナルコンピユータ、２…スーパーイ
ンポーズ信号合成回路、３…映像機器、４…テレ
ビジヨン受像機、５…ノンインタレースビデオ信
号発生器（NG）、６…同期信号分離回路、７…
位相差検出回路、８…外部ビデオ信号発生器
（EG）、９…同期信号分離回路、１０…電圧制御
発振器（VCO）、１１…調相回路、１２…ロツク
検出回路、１３…ロツク・アンロツク信号出力端
子、１４…走査線数整合回路、１５…OR回路、
１６…垂直同期信号入力端子、１７…Ｄ型フリツ
プフロツプ回路（DFF）、１８…垂直同期信号入
力端子、１９…NOR回路、２０…DFF、２１…
出力端子、２２…DFF、２３…シフトレジスタ、
２４…シフトレジスタ、２５…インバータ、２６
…AND回路、２７…インバータ、２８…AND回
路、２９…出力端子、３０…出力端子、３１…
VCO信号入力端子、３２…DFF、３３…調相信
号入力端子、３４…DFF、３５…NOR回路、３
６…NOR回路、３７…クロツク信号出力端子、
３８…NOR回路、３９…AND回路、４０…
CPU、４１…WAIT信号発生回路、４２…切換
スイツチ回路、４３…パーソナルコンピユータ。

Claims

【特許請求の範囲】

１制御回路から供給される制御信号により所定
のノンインタレースビデオ信号を出力するノンイ
ンタレースビデオ信号発生器より出力されるノン
インタレースビデオ信号と、外部ビデオ信号発生
器から出力されるビデオ信号とを優先順位を設定
して重ね合せる装置の構成要素であつて、前記ノ
ンインタレースビデオ信号発生器と、発振器から
クロツク信号が供給される通常状態では発振器か
ら供給されるクロツク信号を出力し調相信号が供
給される期間だけ前記発振器から供給されるクロ
ツク信号の周波数を1/2にしたクロツク信号を前
記ノンインタレースビデオ信号発生器のクロツク
入力端子に供給する調相回路との間に介挿され、
前記ノンインタレースビデオ信号発生器より出力
されるノンインタレースビデオ信号と、前記外部
ビデオ信号発生器から出力されるビデオ信号とを
優先順位を設定して重ね合せるために、前記調相
回路の調相信号入力端子に調相信号を供給して前
記ノンインタレースビデオ信号発生器から出力さ
れるノンインタレースビデオ信号と前記外部ビデ
オ信号発生器から出力されるビデオ信号との同期
結合及び走査線数整合を行なつている状態で、前
記制御回路より前記ノンインタレースビデオ信号
発生器に制御信号が出力された場合、前記制御回
路の動作を停止させるウエイト信号を前記制御回
路へ供給するように構成したウエイト回路。