JPS60186891A - 高精細化信号変換装置 - Google Patents
高精細化信号変換装置Info
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- JPS60186891A JPS60186891A JP59042037A JP4203784A JPS60186891A JP S60186891 A JPS60186891 A JP S60186891A JP 59042037 A JP59042037 A JP 59042037A JP 4203784 A JP4203784 A JP 4203784A JP S60186891 A JPS60186891 A JP S60186891A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- frequency
- memory
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- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高精細化信号変換装置に関するものである。
高精細化信号変換装置は、現行の放送形体の該まのテレ
ビの映像信号やコンピュータの文字・図形信号などを高
精細化信号に変換する装置であり、この高精細化信号を
用いて高精細ディスプレイに表示することにより、クロ
スカラートッド妨害、フリッカなどかなくなったきれい
な画面を実現することができる。
ビの映像信号やコンピュータの文字・図形信号などを高
精細化信号に変換する装置であり、この高精細化信号を
用いて高精細ディスプレイに表示することにより、クロ
スカラートッド妨害、フリッカなどかなくなったきれい
な画面を実現することができる。
従来例について第１図〜第３図を用いて説明する。
第１図は従来の高精細化信号変換装置を示すブロック図
である。
である。
第１図において、１はコンピュータ、２は映像信号出力
回路、３はメモリ回路、４はコントロール回路、５は高
精細ディスプレイ、６はカウントダウン回路、７は制御
信号発生回路、８はＰＬＬｕ路である。
回路、３はメモリ回路、４はコントロール回路、５は高
精細ディスプレイ、６はカウントダウン回路、７は制御
信号発生回路、８はＰＬＬｕ路である。
コンピュータ１あるいはテレビの映像信号出力回路２か
ら出力される文字・図形信号：赤（Ｒ）、緑（Ｇ）、青
（Ｂ）および輝度の明暗をあられす（Ｉ）の標準ディジ
タル信号または、テレビの映像信号出力回路２から出力
される輝度信号（Ｙ）および色差信号（Ｒ−Ｙ、Ｂ−Ｙ
）のディジタル信号をメモリ回路３に入力する。
ら出力される文字・図形信号：赤（Ｒ）、緑（Ｇ）、青
（Ｂ）および輝度の明暗をあられす（Ｉ）の標準ディジ
タル信号または、テレビの映像信号出力回路２から出力
される輝度信号（Ｙ）および色差信号（Ｒ−Ｙ、Ｂ−Ｙ
）のディジタル信号をメモリ回路３に入力する。
この時の入力信号形態は、走査線数５２５本、２：１イ
ンタレース、フレーム周波数３０ Ｈｚ ｓ 水平走査
周波数１５．７５ ＫＨｚである。この様な信号をメモ
リ回路３に入力し、走査線数５２５本、１：１ノンイン
タレース、フレーム周波数６０Ｈｚ、水平走査周波数３
１．５ Ｋ Ｈｚの高精細化信号に変換し、高精細ディ
スプレイ５に表示する。
ンタレース、フレーム周波数３０ Ｈｚ ｓ 水平走査
周波数１５．７５ ＫＨｚである。この様な信号をメモ
リ回路３に入力し、走査線数５２５本、１：１ノンイン
タレース、フレーム周波数６０Ｈｚ、水平走査周波数３
１．５ Ｋ Ｈｚの高精細化信号に変換し、高精細ディ
スプレイ５に表示する。
ここで°、コントロール回路４は、メモリ回路３にデー
タを書き込むために必要な信号や読み出すために必要な
信号を発生しており、入力した信号を分周して出力する
カウントダウン回路５と、ＲＡＳ（ロウ アドレス ス
トローフ）、ＣＡＳ （コラム アドレス ストローフ
）、アドレス他、メモリ回路３を制御する信号を発生す
る制御信号発生回路７と、ＰＬＬ （Ｐｈａｓｃ −Ｌ
ｏｃｋｅｄ Ｌｏｏｐ ）回路８とから構成されている
。
タを書き込むために必要な信号や読み出すために必要な
信号を発生しており、入力した信号を分周して出力する
カウントダウン回路５と、ＲＡＳ（ロウ アドレス ス
トローフ）、ＣＡＳ （コラム アドレス ストローフ
）、アドレス他、メモリ回路３を制御する信号を発生す
る制御信号発生回路７と、ＰＬＬ （Ｐｈａｓｃ −Ｌ
ｏｃｋｅｄ Ｌｏｏｐ ）回路８とから構成されている
。
ところで、このコントロール回路４で作り出されるメモ
リ回路３の書込み、読出しを制御するための制御信号の
時間系は、コンピュータ１韮たは映像信号出力回路２に
おける時間系と味ったく同じ時間糸にする。つ才りクロ
ツクオで逆のぼって同期させる必要がある。すなわち、
高精細化信号変換装置内のクロック信号、水平同期信号
および垂直同期信号はコンピュータ１または映像信号出
力回路２から送られてくるクロック信号ＣＫ及び水平同
期信号Ｈ１垂直同期信号■をもとにして発生する必要か
ある。
リ回路３の書込み、読出しを制御するための制御信号の
時間系は、コンピュータ１韮たは映像信号出力回路２に
おける時間系と味ったく同じ時間糸にする。つ才りクロ
ツクオで逆のぼって同期させる必要がある。すなわち、
高精細化信号変換装置内のクロック信号、水平同期信号
および垂直同期信号はコンピュータ１または映像信号出
力回路２から送られてくるクロック信号ＣＫ及び水平同
期信号Ｈ１垂直同期信号■をもとにして発生する必要か
ある。
では、このことを第２図及び第３図を用いて、水平同期
信号Ｈを用いた場合を例にとり説明し、さらにその従来
技術の欠点についても説明する。
信号Ｈを用いた場合を例にとり説明し、さらにその従来
技術の欠点についても説明する。
尚、垂直同期信号の場合については、同様であるので説
明は省く。
明は省く。
第２図は水平同期信号Ｈに対する動作のみに着目した場
合におけるカウントダウン回路６及びＰＬＬ回路８の要
部を示すブロック図である。
合におけるカウントダウン回路６及びＰＬＬ回路８の要
部を示すブロック図である。
第２図において、１１は：ｉ１．５ ＫＨｚ Ｐ Ｌ
Ｌ発振器、１２は１／２分周器である。尚、ｆＨは水平
同期信号Ｈと同じ周波数（１５，７５ＫＨｚ ）を有す
る信号であり、２ｆＨは水平同期信号Ｈの２倍の周波数
（３１，５ＫＨｚ ） ｆ有Ｔ ル（ａ −１’ｔ テ
ア６゜コンピュータ１あるいはテレビの映像信号出力回
路２から出力される周波数１５．７５ＫＨｚの水平同期
信号Ｈから、その２倍の周波数つすり３１．５ＫＨｚの
同期信号２ｆＨ％ Ｐ Ｌ Ｌ回路８内の３１．５ＫＨ
ｚＰＬＬ発振器１１により発生させ、カウントダウン回
路６内の１／２分周器１２によりその周波数を半分に落
とす。この信号ｆｒ（と水平同期信号Ｈとの位相差を、
常に３１．５ ＫＨｚ Ｐ Ｌ Ｌ発振器１１において
比較、補正している為、カウントダウン回路６からは水
平同期信号Ｈと位相が全（合致した周波数３１．５ Ｋ
Ｈｚの信号２ｆＨ及び周波数１５、７５Ｋ Ｈｚ Ｏ
）信号ｆＨか、それぞれ制御信号発生回路７に対し出力
される。（第２図に７を記入して下さい。） 次に、第１図に示す様に制御信号発生回路７において、
前述の様にして入力された信号ｆＨとコンピュータ１あ
るいは映像信号出力回路２からカウントダウン回路６８
介して入力されたクロック信号Ｃ１ｓ、！０：ｙ、−用
いて以下に述べる如くメモリ回路３の書込みが制御され
る。
Ｌ発振器、１２は１／２分周器である。尚、ｆＨは水平
同期信号Ｈと同じ周波数（１５，７５ＫＨｚ ）を有す
る信号であり、２ｆＨは水平同期信号Ｈの２倍の周波数
（３１，５ＫＨｚ ） ｆ有Ｔ ル（ａ −１’ｔ テ
ア６゜コンピュータ１あるいはテレビの映像信号出力回
路２から出力される周波数１５．７５ＫＨｚの水平同期
信号Ｈから、その２倍の周波数つすり３１．５ＫＨｚの
同期信号２ｆＨ％ Ｐ Ｌ Ｌ回路８内の３１．５ＫＨ
ｚＰＬＬ発振器１１により発生させ、カウントダウン回
路６内の１／２分周器１２によりその周波数を半分に落
とす。この信号ｆｒ（と水平同期信号Ｈとの位相差を、
常に３１．５ ＫＨｚ Ｐ Ｌ Ｌ発振器１１において
比較、補正している為、カウントダウン回路６からは水
平同期信号Ｈと位相が全（合致した周波数３１．５ Ｋ
Ｈｚの信号２ｆＨ及び周波数１５、７５Ｋ Ｈｚ Ｏ
）信号ｆＨか、それぞれ制御信号発生回路７に対し出力
される。（第２図に７を記入して下さい。） 次に、第１図に示す様に制御信号発生回路７において、
前述の様にして入力された信号ｆＨとコンピュータ１あ
るいは映像信号出力回路２からカウントダウン回路６８
介して入力されたクロック信号Ｃ１ｓ、！０：ｙ、−用
いて以下に述べる如くメモリ回路３の書込みが制御され
る。
尚、コンピュータ１からのクロック信号ＣＫの周波数は
１５Ｍ１１ｚ、映像信号出力回路２η）らのクロック信
号ＣＫの周波数は３．５８ Ｍ Ｈｚと異っており、以
下に述べる説明はコンピュータ１からの場合を例にして
いる。
１５Ｍ１１ｚ、映像信号出力回路２η）らのクロック信
号ＣＫの周波数は３．５８ Ｍ Ｈｚと異っており、以
下に述べる説明はコンピュータ１からの場合を例にして
いる。
第３図は信号ｆＨｓ コンピュータ１からのクロック信
号ＣＫ、コンピュータデータ（Ｒ，Ｇ。
号ＣＫ、コンピュータデータ（Ｒ，Ｇ。
Ｂ、Ｉ）のそれぞれのタイミング関係を示すタイムチャ
ートである。
ートである。
第３図に示す様に、コンピュータデータは、周期約６５
ｎｓ、周波数１５ＭＨｚのクロック信号ＣＫの立下かり
に同期して変化している。
ｎｓ、周波数１５ＭＨｚのクロック信号ＣＫの立下かり
に同期して変化している。
今、カウンタスタートとして、入力された信号ｆＨの立
下がりでアドレスカウンタがスタートする（時刻ｔａ）
。これにより、信号ｆＨの立下がり後、初めてのクロッ
ク信号ＣＫの立ち上かり時（時刻ｔ４）のデータＤｌか
アドレス零番地としてメモリに曹き込談れる。その後は
順次データかメモリ内に書き込まれていく。
下がりでアドレスカウンタがスタートする（時刻ｔａ）
。これにより、信号ｆＨの立下がり後、初めてのクロッ
ク信号ＣＫの立ち上かり時（時刻ｔ４）のデータＤｌか
アドレス零番地としてメモリに曹き込談れる。その後は
順次データかメモリ内に書き込まれていく。
しかしながら、この様な従来技術においては、コンピュ
ータ１の初期ばらつき、および素子の温度、経年変化に
より信号ｆＨにジッタが生じて、信号ｆＨの立下がりか
、規定値（時刻ｉ３）を中心とした±３２．５ｍｓの範
囲（ジッタ許容範囲：時刻ｔ２〜時刻ｔ４）を越えるこ
とがあり、そうなるとアドレス零番地に曹き込まれるべ
きデータが、前後１ビットずれ、メモリ読み出し時にジ
ッタを生じてし才うという欠点があった。
ータ１の初期ばらつき、および素子の温度、経年変化に
より信号ｆＨにジッタが生じて、信号ｆＨの立下がりか
、規定値（時刻ｉ３）を中心とした±３２．５ｍｓの範
囲（ジッタ許容範囲：時刻ｔ２〜時刻ｔ４）を越えるこ
とがあり、そうなるとアドレス零番地に曹き込まれるべ
きデータが、前後１ビットずれ、メモリ読み出し時にジ
ッタを生じてし才うという欠点があった。
本発明の目的は、上記した従来技術の欠点を除去し、デ
ータかメモＩＪ ＆こすれて書き込まれてメモリの読み
出し時にジッタを生じたりすることかなく、メモリの書
込み、読出しを正しく制御することがｊｊＪ能な高精細
化信号変換４ｊｃ置を提供することにある。
ータかメモＩＪ ＆こすれて書き込まれてメモリの読み
出し時にジッタを生じたりすることかなく、メモリの書
込み、読出しを正しく制御することがｊｊＪ能な高精細
化信号変換４ｊｃ置を提供することにある。
上記した目的を達成する為に、本発明においては、コン
トロール回路に映像信号源におけるクロック信号を取り
込んで分周する手段と、該分局出力を用いて映像信号の
水平、垂直同期信号を作成する手段と、作成された該同
期信号と前記映像信号源における実際の水平、垂直同期
信号を比較し、両者の位相か全く一致するように前記分
周出力の位相を制御する手段と、その後、該分周出力を
用いてメモリの書込み、読出しを制御する制御信号を作
成する手段とを含むようにした。
トロール回路に映像信号源におけるクロック信号を取り
込んで分周する手段と、該分局出力を用いて映像信号の
水平、垂直同期信号を作成する手段と、作成された該同
期信号と前記映像信号源における実際の水平、垂直同期
信号を比較し、両者の位相か全く一致するように前記分
周出力の位相を制御する手段と、その後、該分周出力を
用いてメモリの書込み、読出しを制御する制御信号を作
成する手段とを含むようにした。
以下、本発明の一実施例を第４図及び第５図により説明
する。
する。
第４図は本発明の一実施例を示すブロック図である。
第４図において、９はＰＬＬ回路、１０は同期合わせ回
路である。
路である。
第４図に示す様に、コンピュータ１あるいはテレビの映
像信号出力回路２から出力される文字・図形信号：ＪＧ
、ＢおよびＩの標準ディジタル信号、または、テレビの
映像信号出力回路２から出力されるＹおよびｌ（、−Ｙ
、Ｂ−Ｙのディジタル（Ｑ号をメモリ回路３に入力する
。この時の入力信号形態は、走査線数５２５本、２：１
インタレース、フレーム周波数３０Ｈｚ、 水平走査周
波数１５．７５ＫＨｚである。この信号をメモリ回路３
に入力し、走査線数５２５本、１：１ノンインクレース
、フレーム周波数６０Ｈｚ、水平走査周波数３１．５Ｋ
Ｈｚの高精細化信号に変換し、高精細デ４スプレィ５に
表示する。
像信号出力回路２から出力される文字・図形信号：ＪＧ
、ＢおよびＩの標準ディジタル信号、または、テレビの
映像信号出力回路２から出力されるＹおよびｌ（、−Ｙ
、Ｂ−Ｙのディジタル（Ｑ号をメモリ回路３に入力する
。この時の入力信号形態は、走査線数５２５本、２：１
インタレース、フレーム周波数３０Ｈｚ、 水平走査周
波数１５．７５ＫＨｚである。この信号をメモリ回路３
に入力し、走査線数５２５本、１：１ノンインクレース
、フレーム周波数６０Ｈｚ、水平走査周波数３１．５Ｋ
Ｈｚの高精細化信号に変換し、高精細デ４スプレィ５に
表示する。
ここで、コントロール回路４は、メモリ回路３の書込み
、読出しを制御する制御信号を作成しており、入力した
信号を分周して出力するカウントダウン回路６と、ＲＡ
Ｓ 、ＣＡＳ 、アドレス他、メモリ回路３を制御する
信号を発生する制御信号発生回路７と、ＰＬＬ回路９と
、同期合わせ回路１０とから構成されている。
、読出しを制御する制御信号を作成しており、入力した
信号を分周して出力するカウントダウン回路６と、ＲＡ
Ｓ 、ＣＡＳ 、アドレス他、メモリ回路３を制御する
信号を発生する制御信号発生回路７と、ＰＬＬ回路９と
、同期合わせ回路１０とから構成されている。
では、本実施例におけるコントロール回路４の動作につ
いて説明する。
いて説明する。
第５図は第４図におけるカウントダウン回路６及びＰＬ
Ｌ回路９の要部を示すフロック図である。
Ｌ回路９の要部を示すフロック図である。
尚、第５図はコンピュータ１からのクロック信号ｃ Ｋ
（１５ＭＨｚ ）を用いる場合について示したものであ
り、映像信号出力回路２からのクロック信号ＣＫを用い
る場合は周波数か３．５８ Ｍ Ｈｚと異なる為、当然
のことながらブロック′Ｓ成も第５図とは異なったもの
になる。
（１５ＭＨｚ ）を用いる場合について示したものであ
り、映像信号出力回路２からのクロック信号ＣＫを用い
る場合は周波数か３．５８ Ｍ Ｈｚと異なる為、当然
のことながらブロック′Ｓ成も第５図とは異なったもの
になる。
第５図において、１４は６０ ＭＨｚ Ｐ Ｌ Ｌ発振
器、１５は１ ／ ４分周器、１６は１／４８８分周器
、１７は１ｉ２分周器である。但し、分局器１５〜１７
はそれぞれ同期式分周器とする。また １１ Ｈは水平
同期信号Ｈと同じ周波数（１５，７５ＫＨｚ ） ７ｉ
−有する信号であり、２ｆ′Ｈは水平同期信号Ｈの２倍
の周波数（３１，５ＫＨｚ ） ８有する信号である。
器、１５は１ ／ ４分周器、１６は１／４８８分周器
、１７は１ｉ２分周器である。但し、分局器１５〜１７
はそれぞれ同期式分周器とする。また １１ Ｈは水平
同期信号Ｈと同じ周波数（１５，７５ＫＨｚ ） ７ｉ
−有する信号であり、２ｆ′Ｈは水平同期信号Ｈの２倍
の周波数（３１，５ＫＨｚ ） ８有する信号である。
第５図に示す様にコンピュータ１から出力される周波数
１５ＭＨｚのクロック信号ＣＫからその４倍の周波数つ
抜り、６０ＭＨｚのクロック信号４ＣＫ 、２ Ｐ Ｌ
Ｌ回路９内の６０ ＭＨｚ Ｐ Ｌ Ｌ発振器１４に
より発生させ、カウントダウン回路６内の−分周器１５
によりその周波数を１／４に落した後再び６０ ＭＨｚ
Ｐ Ｌ Ｌ発振器１４に入力して、コンピューターか
らのクロック伯４４ｉＣＫの位相と比較し、位相差が零
となるよう６０ ＭＨｚ Ｐ Ｌ Ｌ発徹器１４の出力
を制御している。そして、カウントダウン回路６におい
て、分周器１５〜１７でそれぞれカウントダウンして、
１／４分周器１５の出力からはクロック信号ＣＫを得、
１７４８８分周器１６の出力からは信号２ ｆ／ Ｈを
得、１／２分周器１７の出力からは信号ｆ′Ｈを得てい
る。こうして得た信号は、分周器１５〜１７かそれぞれ
同期式分周器である為、コンピューターからのクロック
信号ＣＫとエツジ位相が全（一致した信号となっている
。
１５ＭＨｚのクロック信号ＣＫからその４倍の周波数つ
抜り、６０ＭＨｚのクロック信号４ＣＫ 、２ Ｐ Ｌ
Ｌ回路９内の６０ ＭＨｚ Ｐ Ｌ Ｌ発振器１４に
より発生させ、カウントダウン回路６内の−分周器１５
によりその周波数を１／４に落した後再び６０ ＭＨｚ
Ｐ Ｌ Ｌ発振器１４に入力して、コンピューターか
らのクロック伯４４ｉＣＫの位相と比較し、位相差が零
となるよう６０ ＭＨｚ Ｐ Ｌ Ｌ発徹器１４の出力
を制御している。そして、カウントダウン回路６におい
て、分周器１５〜１７でそれぞれカウントダウンして、
１／４分周器１５の出力からはクロック信号ＣＫを得、
１７４８８分周器１６の出力からは信号２ ｆ／ Ｈを
得、１／２分周器１７の出力からは信号ｆ′Ｈを得てい
る。こうして得た信号は、分周器１５〜１７かそれぞれ
同期式分周器である為、コンピューターからのクロック
信号ＣＫとエツジ位相が全（一致した信号となっている
。
次に、上記の如くして得た信号ｆ／ ｕを第４図に示す
様に同期合わせ回路１０に入力する。
様に同期合わせ回路１０に入力する。
同期合わせ回路１０では、入力された信号ｆ／ 。
とコンピュータ１から入力された水平同期信号Ｈとの位
相を比較し、両者の位相が一定限度の範囲内で一致する
ようカウントダウン回路６から出力される信号ｆ／ Ｈ
の位相を制御信号Ｒによって制御している。これによっ
て、カウントダウン回路６からは、水平同期信号Ｈとの
位相か一定限度の範囲内で一致し、しかも、コンピュー
タ１からのクロック信号ＣＫともエツジ位相が完全に一
致した信号ｆ′Ｈが出力されることになる。
相を比較し、両者の位相が一定限度の範囲内で一致する
ようカウントダウン回路６から出力される信号ｆ／ Ｈ
の位相を制御信号Ｒによって制御している。これによっ
て、カウントダウン回路６からは、水平同期信号Ｈとの
位相か一定限度の範囲内で一致し、しかも、コンピュー
タ１からのクロック信号ＣＫともエツジ位相が完全に一
致した信号ｆ′Ｈが出力されることになる。
こうして得た信号ｆ／ ｕをクロック信号ＣＫと共に制
御信号発生回路７に入力し、これらの信号から、従来例
において示した方法と同様にしてメモリ回路３の読込み
を制御する制御信号を作成する。即ち、信号ｆ′Ｈは水
平同期信号Ｈと同期がとれているので、従来例と同様に
信号ｆ′Ｈの立下りをアドレスカウンタスタートとして
用いることかでき、しかも、クロック信号ＣＫとエツジ
位相が一致しているため、アドレスカウンタスタートと
して用いても、従来の如くメモリにデータかすれて書き
込すれるようなことはなくなり、従って、メモリ読み出
し時にジッタを生じることもない。
御信号発生回路７に入力し、これらの信号から、従来例
において示した方法と同様にしてメモリ回路３の読込み
を制御する制御信号を作成する。即ち、信号ｆ′Ｈは水
平同期信号Ｈと同期がとれているので、従来例と同様に
信号ｆ′Ｈの立下りをアドレスカウンタスタートとして
用いることかでき、しかも、クロック信号ＣＫとエツジ
位相が一致しているため、アドレスカウンタスタートと
して用いても、従来の如くメモリにデータかすれて書き
込すれるようなことはなくなり、従って、メモリ読み出
し時にジッタを生じることもない。
以上の説明は、水平同期信号Ｈと同じ周波数を有する信
号ｆｌＨに関して行ったわけであるが、 ・垂直同期信
号■と同じ周波数を有する信号ｆ／ ｖに関しでも同様
である。
号ｆｌＨに関して行ったわけであるが、 ・垂直同期信
号■と同じ周波数を有する信号ｆ／ ｖに関しでも同様
である。
この様に本実施例によれは、メモリへの書き込みおよび
読み出しか正常に行なわれジッタを生じないという効果
かある。
読み出しか正常に行なわれジッタを生じないという効果
かある。
尚、第４図に示す様に、高精細ディスプレイ５に対して
も上記の如く作成された信号２ｆ” ＋ｊ” Ｖ ｆ同
期（Ｆ１号として入力してやれは、より正常な映像か得
られることは明らかである。
も上記の如く作成された信号２ｆ” ＋ｊ” Ｖ ｆ同
期（Ｆ１号として入力してやれは、より正常な映像か得
られることは明らかである。
本発明によれば、映像信号源における笑除の水平、垂直
同期信号と高精細化信号変換装置のそれとも同期かとれ
、しかも、映像信号源におけるクロック信号と高精細化
信号変換装置のクロック信号ともエツジ位相か一致した
信号を作成することかできるので、メモリにデータかず
れて書き込まれてメモリの読み出し時にジッタを生じた
りすることもなくなり、メモリの書込み、読出しを正し
く制御することができる。
同期信号と高精細化信号変換装置のそれとも同期かとれ
、しかも、映像信号源におけるクロック信号と高精細化
信号変換装置のクロック信号ともエツジ位相か一致した
信号を作成することかできるので、メモリにデータかず
れて書き込まれてメモリの読み出し時にジッタを生じた
りすることもなくなり、メモリの書込み、読出しを正し
く制御することができる。
第１図は従来の高精細化信号変換装置を示すブロック図
、第２図は第１図におけるカウントダウン回路及びＰＬ
Ｌ回路の要部を示すブロック図、第３図は信号ｆ”ｓク
ロック信号ＣＫ、コンピュータデータのそれぞれのタイ
ミング関係を示すタイムチャート、第４図は本発明の一
実施例を示すブロック図、第５図は第４図におけるカウ
ントダウン回路及びＰＬＬ回路の要部を示すブロック図
である。 １・・・コンピュータ ２・・・テレビの映像信号出力回路 ３・・・メモリ回路 ４・・・コントロール回路５・・
・高精細ディスプレイ ６・・・カウントダウン回路 ７・・・制御信号発生回路８，９・・・ＰＬＬ回路１０
・・・同期合わせ回路 １１−３１．５ＫＨｚ Ｐ Ｌ Ｌ発振器１２・・・ｉ
分周器 １４−６０ ＭＨｚ Ｐ Ｌ Ｌ 発振器１５・・・７
分周器 １６・・−分周器 ４８日 １７・・・ｉ分周器 第７図 Ｌ−−−−−−−−−−−−−−−−−−−−−−−−
−−−−Ｊ第３肥 第５図 １ 「
、第２図は第１図におけるカウントダウン回路及びＰＬ
Ｌ回路の要部を示すブロック図、第３図は信号ｆ”ｓク
ロック信号ＣＫ、コンピュータデータのそれぞれのタイ
ミング関係を示すタイムチャート、第４図は本発明の一
実施例を示すブロック図、第５図は第４図におけるカウ
ントダウン回路及びＰＬＬ回路の要部を示すブロック図
である。 １・・・コンピュータ ２・・・テレビの映像信号出力回路 ３・・・メモリ回路 ４・・・コントロール回路５・・
・高精細ディスプレイ ６・・・カウントダウン回路 ７・・・制御信号発生回路８，９・・・ＰＬＬ回路１０
・・・同期合わせ回路 １１−３１．５ＫＨｚ Ｐ Ｌ Ｌ発振器１２・・・ｉ
分周器 １４−６０ ＭＨｚ Ｐ Ｌ Ｌ 発振器１５・・・７
分周器 １６・・−分周器 ４８日 １７・・・ｉ分周器 第７図 Ｌ−−−−−−−−−−−−−−−−−−−−−−−−
−−−−Ｊ第３肥 第５図 １ 「
Claims (1)
- １）映像信号源からの信号を書込んで高精細化信号とし
て出力するメモリと、該メモリの書込み、読出しを制御
する制御信号を作成して出力するコントロール回路とか
ら成る高精細化信号変換装置において、前記コントロー
ル回路は、前記映像信号源におけるクロック信号を取り
込んで分周する手段と、該分周出力を用いて映像信号の
水平、垂直同期信号を作成する手段と、作成された該同
期信号と前記映像信号源における実際の水平、垂直同期
信号を比較し、両者の位相が一定限度の範囲内で一致す
るように前記分周出力の位相を制御する手段と、その後
、該分周出力を用いて前記制御信号を作成する手段と、
を含むことを特徴とする高精細化信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042037A JPS60186891A (ja) | 1984-03-07 | 1984-03-07 | 高精細化信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042037A JPS60186891A (ja) | 1984-03-07 | 1984-03-07 | 高精細化信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186891A true JPS60186891A (ja) | 1985-09-24 |
Family
ID=12624947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042037A Pending JPS60186891A (ja) | 1984-03-07 | 1984-03-07 | 高精細化信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431191A (en) * | 1987-07-27 | 1989-02-01 | Japan Broadcasting Corp | Tv type converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109986A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device for picture |
-
1984
- 1984-03-07 JP JP59042037A patent/JPS60186891A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109986A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device for picture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431191A (en) * | 1987-07-27 | 1989-02-01 | Japan Broadcasting Corp | Tv type converter |
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