JPS6064392A - ウエイト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の対象） 本発明はウェイト回路に関する。

（発明の目的） 本発明はスーパーインボーズ（優先順位を設けた重ね合
せ）信号を発生させる際、マイクロプロセッサと表示制
御回路とのインターフニスが完全に行われない状態が生
ずることを防止するウェイト回路を提供することを目的
とする。

〈従来例の内容とその問題点） 近年電子技術の進歩に共ない、ＬＳＩ、ＩＣ等の価格が
低下してきている。このため、従来は業務用的な用途が
主であったコンピュータが個人用のコンピュータ、いわ
ゆるパーソナルコンピュータとして広く普及し始めてい
る。パーソナルコンピュータはグラフィックディスプレ
イ・キャラクタディスプレイ等の表示装置に映像信号〈
文字・絵など）を出力していることが多い。そこで、パ
ーソナルコンピュータの画像と他の映像ソースとの優先
順位を設定した重ね合わせ、いわゆるスーパーインポー
ズを行なうことにより、パーソナルコンビコータの利用
範囲が拡大される。そのためには、第１図に示すように
パーソナルコンピュータ１の画像をスーパーインポーズ
信号合成回路２に供給し、また、映像機器３からの映像
ソース（テレビジョン、ビデオテープレコーダ、ビデオ
カメラ、ビデオディスク、パーソナルコンピュータなど
）の画像を同様にスーパーインポーズ信号合成回路２に
供給し、スーパーインポーズ信号合成回路２は供給され
た信号をスーパーインポーズし、スーパーインポーズ信
号をテレビジョン受像機４に供給することにより、パー
ソナルコンビコータの画像と映位：ソースの画像とをス
ーパーインポーズした画像を表示することが考えられる
。

しかし、例えば、他の映像ソースであるテレビジョン映
像信号と、パーソナルコンピュータの映像信号とをスー
パーインポーズする際、テレビジョン映像信号と、パー
ソナルコンビコータの映像信号とは走査線の数が異なっ
ており、ただ単純に混合しただけでは垂直方向及び水平
方向の同期結合が実現されないため、何を表示している
かわからない画像になってしまう。

鮮明なスーパーインポーズ画像を得るために（ユ同ｍ結
合装置等により、スーパーインポーズを行なう映像信号
の同期を結合することが必要であった。その際、パーソ
ナルコンピュータの内部で、表示制御回路とマイクロプ
ロセッサとのインターフニスが完全に行なわれなくなる
状態が生ずるという問題点があった。

（問題点を解消するための手段） ３一 本発明は上述の問題点を解消するために、制御回路から
供給される制御信号により所定のノンインタレースビデ
オ信号を出力するノンインタレースビデオ信号発生器よ
り出力されるノンインタレースビデオ信号と、外部ビデ
オ信号発生器から出力されるビデオ信号とを優先順位を
設定して重ね合せる装置の構成要素であって、前記ノン
インタレースビデオ信号発生器と、発振器からクロック
信号が供給され通常状態では発振器から供給されるクロ
ック信号を出力し調相信号が供給される期間だけ前記発
振器から供給されるクロック信号の周波数を去にしたク
ロック信号を前記ノンインタレースビデオ信号発生器の
クロック入力端子に供給する調相回路との間に介挿され
、前記ノンインクレースビデオ信号発生器より出力され
るノンインタレースビデオ信号と、前記外部ビデオ信号
発生器から出力されるビデオ信号とを優先順位を設定し
て重ね合せるために、前記調相回路の調相信号入力端子
に調相信号を供給して前記ノンインタレースビデオ信号
発生器から出力されるノンイン４− タレースビデオ信号と前記外部ビデオ信号発生器から出
力されるビデオ信号どの同期結合及び走査線数整合を行
なっている状態で、前記制御回路にり前記ノンインクレ
ースビデオ信号発生器に制御信号が出力された場合、前
記制御回路の動作を停止させるウェイト信号を前記制御
回路へ供給するように構成したものである。

（発明の実施例） 第２図乃至第８図は本発明になるウェイト回路の一実施
例を説明するための図で、第２図は同期結合装置のブロ
ック系統図である。

第２図において、５はノンインタレースビデオ信号発生
器（以下、ＮＧと記す）、６は同期信号分離回路、７は
位相差検出回路、８は外部ビデオ信号発生器（以下、Ｅ
Ｇと記す）、９は同期信号分離回路、１０は電圧制御発
振器（以下、■ＣＯと記ｔ）、１１は調相回路、１２は
ロック検出回路、１３はロック・アンロック信号出力端
子、１４は走査線数整合回路、１５はＯＲ回路である。

ＮＧ５はクロック入力端子を有し、前記クロツり入力端
子から供給されるクロック信号を分周し水平同期走査周
波数を発生させ、前記水平走査周波数を分周して垂直走
査周波数を発生させ、前記水平走査周波数及び垂直走査
周波数によりデジタルメモリ等に記憶されているデータ
を読み出してノンインタレースビデオ信号を出力するも
ので、また、ＮＧ５はマイクロプロセッサ（以下ＣＰＵ
と記す）・メモリ・入出力インターフェース回路等から
構成されている、いわゆるパーソナルコンピュータの構
成要素の一つであり、ＣＰＵとキャラクタディスプレイ
・グラフィックディスプレイ等の表示装置との間に介挿
され、ＣＰＬＪとデータ・アドレス等のやりとりを行な
い、キャラクタディスプレイ・グラフィックディスプレ
イ等の表示装置にノンインタレースビデオ信号を出力す
るものである。

ＮＧ５から出力されたノンインタレースビデオ信号の！
ｉ１度信号成分は同期信号分離回路６に供給される。同
期信号分離回路６は入力輝度信号成分から水平同期信号
１−ＩＮと垂直同期信号ＶＮを分離し出力する。同期信
号分離回路６で分離された水平同期信号ＨＮは位相差検
出回路７の一方の入力端子に供給される。

［Ｇ　８から出力されたビデオ信号の輝度信号成分は同
期信号分離回路９に供給される。同期信号分離回路９は
入力輝度信号成分から水平同期信号ＨＥと垂直同期信号
ＶＥを分離し出力する。同期信号分離回路６で分離され
た水平同期信＠　ｌ−Ｉ　Ｅ　＋ｉ位相差検出回路７他
方の入力端子に供給される。

位相差検出回路７は水平同期信号ＨＮと１４［どの位相
差を電圧の形に変換した位相誤差電圧を出力し、この位
相誤差電圧はＶＣＯｌｏの制御ｌ電圧入力端子に供給さ
れる。ｖ　ｃ　ｏ　ｉｏは制御型圧入）〕端子に入力さ
れた電圧値に対応した周波数のクロック信号である出力
信号を出力するもので、ＶＣＯｌｏの出力信号は調相回
路１１に供給され、調相回路１１の出力信号はＮＧ５の
クロック入力端子に供給されている。

調相回路１１はｖ　ｃ　ｏ　ｉｏの出力信号と、Ｖ　Ｃ
Ｏ１０の出力信号の周波数を士にした信号とを調相回路
７− １１の調和信号入力端子に供給される調相信号により選
択切換してＮＧ５のクロック入力端子に出力するように
構成されている。つまり、調相回路１１は通常状態（ｍ
相信号が供給されない状態）において、Ｖ　ＣＯ１０の
出力信号をＮＧ５のクロック入力端子へ出力し、調相状
態（調相信号が供給される状態）において、ｖｃｏｉｏ
の出力信号の周波数を壺にした信号をＮＧ５のクロック
入力端子へ出力する。従って、調相回路１１が調相状態
になるとＮＧ５のクロック入力端子に供給されるクロッ
ク周波数は壺になるため、ＮＧ５が出力する水平同期信
号ＨＨの周期は２倍になる。

なお、上述したＮＧ５、同期信号分離回路６、位相差検
出回路７、ｖ　ｃ　ｏ　ｉｏ、調相回路１１はフェーズ
ロックドループを形成する。従って、前述した通常状態
では水平同期信号）ＩＮと）ＩＥとは同一周波数でかつ
同位相となる。つまり、ＮＧ５から出力されるノンイン
クレースビデオ信号とＥＧ８から出力されるビデオ信号
とが水平方向に関してロック状態となり、水平方向に関
して同期結合を８− 可能とする。

同期信号分離回路６及び同期信号分離回路９カ）ら出力
された垂直同期信号ＶＮ及びＶＥはロック検出回路１２
に供給される。

ロック検出回路１２は同期信号分離回路６から出力され
た垂直同期信＠　Ｖ　Ｎと同期信号分離回路９から出力
された垂直同期信号ＶＥとの位相を比較することにより
、ＮＧ５が発生するノンインタレースビデオ信号とＥＧ
８が発生するビデオ信号とが垂直方向に関してロック状
態であるかアンロック状態であるかを判別する。

ロック状態を検出した際はロック信号をロック・アンロ
ック信号出力端子１３から出力すると共に、走査線数整
合回路１４を作動させる信号を出力する。

アンロック状態を検出した際はアンロック信号をロック
・アンロック信号出力端子１３から出力すると共に、走
査線数整合回路１４を作動させないような信号を出力す
る。また、アンロック状態をロック状態へ移行させるた
めに調相信号をＯＲ回路１５を介して調相回路１１へ供
給する。

なお、上述したロック信号・アンロック信号を利用して
、例えば、アンロック信号が出力された際にスーパーイ
ンボーズ信号をミュー］−（消去）するようにすると、
アンロック状態において生ずる画像の乱れを除去するこ
とができる。

ＥＧ８が出力するビデオ信号（例えば、走査線数が５２
５本）に比較して、ＮＧ５が出力するノンインタレース
ビデオ信号（例えば、走査線数が５２４本）の走査線数
が２フイールドあたり、［２ｎ−１］本（例えば、１本
）だけ少ない場合、前述したフェーズロックドループに
より、ＮＧ５とＥＧ８との水平同期信ｇＨＮと１−ＩＥ
とを同期させ水平方向の同期結合を実現しても、垂直同
期信号ＶＮとＶＥとは同期が一致しない（垂直同期信号
ＶＮの方が垂直同期信号ＶＥに比べて周期が短い）ため
、垂直方向の同期結合を図るためには何等かの方法で垂
直同期信号ＶＮとＶＥとの同期を合わせる必要がある。

走査線数整合回路１４はロック検出回路１２がロック状
態を検出した場合に、垂直同期信号ＶＮとＶＥとの同期
を合わせるために作動する回路である。

走査線数整合回路１４は第１フイールド、第２フイール
ド（偶数フィールド、奇数フィールド）を識別するため
に、垂直同期信号ＶＮの周波数を壺にし、この分周信号
により、一方のフィールドの先頭部分で［ｎ］水平走査
期間（以下、１」と記す）の遅延信号を出力し、他方の
フィールドの先頭部分で［ｎ−１］Ｈの遅延信号を出力
する。これらの遅延信号は調相信号としてＯＲ回路１５
に供給される。従って、ロック検出回路１２が、ロック
状態を検出した際、一方のフィールドで［ｎ］Ｈの期間
（走査線ｎ本分の期間）だ（プ調相回路１１が調相状態
になり、他方のフィールドでは［ｎ−１］Ｈの期間（走
査線［ｎ−１］本分の期間）だけ調相回路１１が調相状
態になる。

つまり、ＮＧ５のノンインクレースビデオ信号の走査線
数がＥＧ８のビデオ信号の走査線数より、２フイールド
あたり、［２ｎ−１］本少ないので、ＮＧ５のノンイン
クレースビデオ信号を一方のフィールドで［ｎ］、他方
のフィールドで［ｎ−１］１１一 本の走査線数分の時間を補正することにより、２フイー
ルドあたり［２ｎ−１］本分の走査線数分の時間を補正
することができるので、垂直方向に関して同期結合を実
現することができる。

以下に、第３図及び第４図を参照してロック検出回路１
２の説明をする。第３図はロック検出回路１２及び走査
線数整合回路１４を説明するための回路図、第４図（Ａ
＞（Ｂ）（Ｃ）はアンロック状態からロック状態へ移行
する際のロック検出回路１２の動作を説明するための図
である。

第３図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。

１６は垂直同期信号入力端子、１７はＤ型フリップフロ
ップ回路（以下、単にＤＦＦと記す）、１８は垂直同期
信号入力端子、１９はＮＯＲ回路、２０はＤＦＦ、２１
は出力端子、２２はＤＦＦ、２３はシフトレジスタ、２
４はシフトレジスタ、２５はインバータ、２６はＡＮＤ
回路、２７はインバータ、２８はＡＮＤ回路、２９は出
力端子、３０は出力端子であ、る。

垂直同期信号入力端子１６にはＮＧ５から出力さ１２− れるノンインクレースビデオ信号の輝度信号成分より、
同期信号分離回路６で分離された第４図（Ａ）に示すよ
うな垂直同期信号ＶＮが入力され、この垂直同期信号Ｖ
ＮはＤＦＦ１７のＤ端子に入力している。

また、垂直同期信号入力端子１８にはＥＧ８から出力さ
れるビデオ信号の輝度信号成分より、同期信号分離回路
９で分離された第４図（Ｂ）に示すような垂直同期信号
ＶＥが入力され、この垂直同期信号ＶＥはＤＦＦ１７の
ＣＫ（クロック）端子に入力している。

つまり、垂直同期信号Ｖ　Ｎを垂直同期信号ＶＥの始ま
り（立上がりエツジ）でサンプルした信号がＤＦＦ１７
のＱ端子から出力される。ＤＦＦ１７のＱ端子から出力
された信号と垂直同期信号ＶＥとがＮＯＲ回路１９に供
給される。従って、ＮＯＲ回路１９からは垂直同期信号
ＶＥの始まり（立上がりエツジ）が垂直同期信号ＶＮの
期間内である状態〈ロック状態）の時はＬレベルの信号
が出力され、垂直同期信号ＶＥの始まり（立上がりエツ
ジ）が垂直同期信号ＶＮの期間外である状態（アンロッ
ク状態）の際は垂直同期信号ＶＥの期間内だけＬレベル
の信号が出力される。

上述したＮＯＲ回路１９の出力信号はＤＦＦ２０のＣＬ
Ｒ（クリヤ）端子に供給されている。また、ＤＦＦ２０
のＤ端子には電源電圧ＶＣＣ，ＣＫ　（クロック）端子
には垂直同期信号Ｖ　Ｎ　Ｎが供給されている。従って
、［）ＦＦ２０のＱ端子からは第４図（Ｃ）に示すよう
な信号が出力される。つまり、ロック状態の時は０ＦＦ
２０がプリセットされるので端子Ｑの出力は常にＬレベ
ルとなる。アンロック状態の際はアンロック状態検出の
直後に到来した垂直同期信号ＶＮの始まり（立上がりエ
ツジ）から垂直同期信号ＶＥが到来するまでの間、垂直
同期信号誤差時間［ＶＮ−ＶＥ　］のＨレベルの信号を
出力する。

０ＦＦ２０のＱ端子はロック・アンロック信号出力端子
１３に接続すると共に、出力端子２１に接続している。

出力端子２１は第２図に示したＯＲ回路１５に接続して
いる。

従って、アンロック状態の時、第４図（Ｃ）に示した信
号が出力される間、垂直同期信号誤差時間［ＶＮ−ＶＥ
　］だけ調相回路１１が調相状態になる。つまり、ＮＧ
５のクロック周波数が垂直同期信号誤差時間［ＶＮ−Ｖ
Ｅ　］だけ周波数がＬ−になるので、次の垂直同期信号
誤差時間［ＶＮ−ＶＥ　］は壺に縮まる。このような動
作を継続してゆくことにより、最終的にはロック状態に
なり、調相回路１１は動作しなくなる。

なお上述したＤＦＦ１７、ＮＯＲ回路１９．０ＦＦ２０
はロック検出回路１２を構成する要素である。

ＤＦＦ２２のＣ１〈（クロック）端子には垂直同期信号
入力端子１６より、垂直同期信号Ｖ　Ｎが入力され、Ｐ
Ｒ（プリセラ１〜）端子にはＤＦＦ１７のＱ端子の出力
信号が入力されている。従って、アンロック状態の時Ｄ
ＦＦｉ７のＱ端子の出力はＬレベルであり、ＤＦＦ２２
はプリセラ１〜されるので動作を行なわない。

また、ロック状態の時はＤＦＦ１７のＱ端子の出力は１
ルベルであり、ＤＦＦ２２はプリセットされ１５− ないので以下に説明する動作を行なう。

ＤＦＦ２２のご端子はＤ端子に接続している。つまり、
ＤＦＦ２２は入力される垂直同期信号ＶＮの周波数を壺
にすることにより、第１フイールド、第２フイールドを
検出している。ＤＦＦ２２のＱ端子はシフ１−レジスタ
２３のシリアル入力端子Ｓｔに垂直同期信号ＶＮの周波
数を壺にした信号を供給しており、ＤＦＦ２２のご端子
はシフトレジスタ２４のシリアル入力端子Ｓ１に垂直同
期信号ＶＮの周波数を士にした信号を供給しているので
、一方のフィールドの先頭部分ではシフトレジスタ２３
が動作し、他方のフィールドの先頭部分ではシフトレジ
スタ２４が動作する。

シフトレジスタ２３の第１段出力端子である端子Ｑ１の
出力と第［ｎ−１］段の出力端子である端子Ｑ旧の出力
をインバータ２５で反転した出力との積をＡＮＤ回路２
６でとることにより、ＡＮＤ回路２６は［ｎ−１］Ｈの
遅延信号を出力している。

シフトレジスタ２４の第１段出力端子である端子Ｑ１の
出力と第［ｎ］段の出力端子である端子１６− Ｑｎの出力をインバータ２７で反転した出力との積をＡ
ＮＤ回路２８でとることにより、ＡＮＤ回路２Ｂは［ｎ
］Ｈの遅延信号を出力している。

従って、一方のフィールドでは［ｎ　］　＋４の時間の
遅延信号をＡＮＤ回路２８の出力端子３０より出力し、
他方のフィールドでは［ｎ　−１］　１−１の時間の遅
延信号をＡＮＤ回路２６の出力端子２９より出力する。

これらの調相信号である遅延信号はＯＲ回路１５に供給
される。従って、ロック検出回路１２がロック状態を検
出した際、一方のフィールドの先頭部分で［ｎ］Ｈの期
間（走査線日本弁）だけ調相回路１１が調相状態になり
、他方のフィールドの先頭部分では［ｎ−１］Ｈの期間
（走査線［ｒｌ−１］本分）だけ調相回路１１が調相状
態になる。

つまり、ＮＧ５のノンインタレースビデオ信号の走査線
数がＥＧ８のビデオ信号の走査線数より、２フイールド
あたり、［２ｎ−１１本少ないので、ＮＧ５のノンイン
クレースビデオ信号を一方のフィールドで［ｎ１本、他
方のフィールドで［ｎ−１］本の走査線数分の時間を補
正することにより、２フイールドあたり［２ｎ　−１］
本分の走査線数分の時間を補正することができる。従っ
て、垂直方向に関して同期結合を実現することができる
。

つまり、ロック状態の際はロック検出回路１２が調和信
号を出力せず、走査線数整合回路１４が作動して調相信
号を出力し、アンロック状態の際はロック検出回路１２
がロック状態へ移行させるために、調相信号を出力し、
走査線数整合回路１４は作動しない。

なお、上述したＤＦＦ２２、シフトレジスタ２３゜分２
４、インバータ２５．２７、ＡＮＤ回路２６．２８は走
査線数整合回路１４を構成する要素である。

また、例えば、ＮＧ５の走査線数が５２４本、ＥＧ８の
走査線数が５２５本の場合を走査線数の差が上述した［
２ｎ−１］本の一般形にあてはめてみると［ｎ］が１の
場合であるので、第３図中に示したシフ１へレジスタ２
３、インバータ２５、ＡＮＤ回路２６から構成される［
ｎ−１］Ｈ遅延回路は不要となり、［ｎ　］　Ｉ−１遅
延回路のみで走査線数の整合ができる。

また、上述した同期結合装置は同一の構成で、走査線数
の差が［２ｎ−１］本の場合だ（）でなく、以下に示す
Ｊ：うに走査線数が同一の場合にも適用することができ
る。以下に示す走査線数が同じ信号同士の場合（例えば
、ＮＧ５から出力されるノンインタレースビデオ信号の
走査線数と、ＥＧ８から出力されるビデオ信号のの走査
線数とが共に５２４本の場合）はロック検出回路１２と
走査線数整合回路１４とが上）ホした動作と異なる動作
をするので、ロック検出回路１２と走査線数整合回路１
４との２つの回路について第４図及び第５図を参照して
説明をする。第５図（Ａ）（Ｂ）（Ｃ）は走査線数が同
数の信号同士のロック状態にお（プるロック検出回路１
２の動作を説明するための図である。

まず、アンロック状態からロック状態への移行の際の動
作は走査線数の差が［２ｎ−１］の場合と同様であるの
でイの説明を省略する。

しかし、ロック状態になってからの動作は走査線数の差
が［２ｎ−１］の場合と異なるので、以１９− 下にその説明を行なう。ロック状態になると走査線数整
合回路１４が動作を開始するため、第５図（Ａ＞（Ｂ）
に示すようにＮＧ５の垂直同期信号ＶＮの周期がだんだ
ん艮（なり、ｌＨ６的にはアンロック状態となる。この
際垂直同期信号ＶＮを垂直同期信号ＶＥの始まり（立上
がりエツジ）でサンプルした信号、つまり、ＤＦＦ１７
のＱ端子から出力される信号はＬレベルとなる。また、
ＤＦＦ１７のＱ端子からの信号と垂直同期信号ＶＥとが
供給されているＮＯＲ回路１９からは垂直同期信号ＶＥ
の終り（立下がりエツジ）から次の垂直同期信号ＶＥの
始まり（立上がりエツジ）までＨレベルの信号が出力さ
れる。つまり、垂直同期信号ＶＥ期間内だけ１−レベル
の信号が出力される。

従って、第５図（Ａ）（Ｂ）示すようにアンロック状態
検出の直後に垂直同期信号ＶＮがＤＦＦ２０のＣＫ（ク
ロック）端子に到来した際は、垂直同期信号ＶＥ期間内
であるので、ＮＯＲ回路１９はＬレベルの信号を出力し
ＤＦＦ２０のＣＬＲ（りｌＪヤ）端子にはＬレベルの信
号が供給されており、　２０− ＤＦＦ２０はプリセットされるため、走査線数の差が［
２ｎ−１］の場合のようにアンロック状態検出の直後に
到来した垂直同期信号ＶＮの始まり［立上がりエツジ］
から垂直同期信号ＶＥが到来するまでの間の期間である
垂直同期信号誤差時間［ＶＮ−ＶＥ　］の時間幅のＨレ
ベルの信号（第５図（Ｃ）に点線で示した信号）を出力
せず、Ｌレベルの信号を出力するので、調相回路１１へ
調相信号が供給されない。さらに、アンロック状態であ
るので走査線整合回路１４は作動しない。従って、調相
回路１１には調相信号がどこからも供給されないため、
垂直同期信号ＶＮとＶＥとはロック状態からアンロック
状態へ移行した直後の状態が以後なんらかの外部的要因
で、この状態が強制的に解除されない限り継続する。

つまり、ロック検出回路１２はアンロック状態と検出し
た状態であるが実際には垂直同期信号Ｖ　ＮとＶＥとは
ほぼロック状態にあるため、垂直方向に関して同期結合
が可能となる。つまり、垂直同期信号ＶＮの始まり（立
上がりエツジ）が垂直同期信号ＶＥの期間内であれば、
ＤＦＦ２０はプリセットされるため、調相信号を出力し
ない。

以下に、第６図及び第７図を参照して調相回路１１の説
明をする。第６図は調相回路１１を説明するための回路
図、第７図は調相回路１１の動作を説明するための図で
ある。

第６図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。

３１はＶＣＯ信号入力端子、３２はＤＦＦ、３３は調相
信号入力端子、３４はＤＦＦ、３５はＮＯＲ回路、３６
はＮＯＲ回路、３７はクロック信号出力端子、３８はＮ
ＯＲ回路である。

ＶＣＯ信号入力端子３１にはｖｃ’ｏｉｏから第７図（
Ａ）に示すようなりロック信号が供給され、このクロッ
ク信号はＤＦＦ３２のＣＫ（クロック）端子に供給され
ている。０ＦＦ３２はｖＣ○１０から供給されたクロッ
ク信号の２倍の周期の第７図（Ｂ）に示すようなりロッ
ク信号を端子Ｑから出力する。

調相信号入力端子３３はＯＲ回路１５に接続されており
（第６図中に図示せず）、調相信号が供給されている。

ロック状態の際は走査線数整合回路１４が調相信号を出
力している間だ１プ、調相信号入力端子３３からＤＦＦ
３４のＤ端子に１−ルベルの信号（調相信号）が供給さ
れるので、ＤＦＦ３４のＱ端子からＨレベルの信号が出
力され、ご端子からＬレベルの信号が出力される。従っ
て、０ＦＦ３２のＱ＠ｉ子からＮＯＲ回路３５に供給さ
れている第７図（Ｂ）に示すようなりロック信号がＮＯ
Ｒ回路３５から出力され、さらに、このクロック信号は
ＮＯＲ回路３６を介してクロック信号出力端子３７から
出力される。

走査線数整合回路１４からの調相信号の供給が終了する
ど、ＯＲ回路１５からＤＦＦ３４のＤ端子にＬレベルの
信号が供給されるので、ＤＦＦ３４のＱ端子からＬレベ
ルの信号が出力され、ご端子ｆ）ｓ　＋ろｌ−ルベルの
信号が出力される。従って、ＮＯＲ回路３５に供給され
ている第７図（Ａ）に示すようなりロック信号がＮＯＲ
回路３５から出力され、さらに、このクロック信号はＮ
ＯＲ回路３６を介してクロック信号出力端子３７から出
力される。クロック信号２３− 出力端子３７から出力されるクロック信号はＮＧ５のク
ロック入力端子に供給される。従って、ロック状態の際
は走査線数整合のための調相信号が走査線数整合回路１
４から出力される間だけ、ＮＧ５のクロック入力端子に
供給されるクロック信号の周波数が壺になり、アンロッ
ク状態の際は垂直同期信号を同期させるための調相信号
がロック検出回路１４から出力される間だけＮＧ５のク
ロック入力端子に供給されるクロック信号の周波数が去
になる。

なお、第７図（Ａ）に示したクロック信号から第７図（
Ｂ）に示したクロック信号への切換、あるいはその逆の
切換の際のタイミングはＤＦＦ３４のＣＫ（クロック）
端子がＤＦＦ３２のＱ端子に接続されているので、常に
第７図（Ｂ）に示したクロック信号の立上がりエツジの
部分で行なわれる。

従って、クロック信号の切換は常に、第７図（Ａ＞に示
したクロック信号と第７図（Ｂ）に示したクロック信号
との波形の共通部分で行なわれるため、クロック信号が
乱れることなく良好に切換られる−　２４− ので、ＮＧ５の動作に影響を与えることがない。

また、アンロック状態の際はロック検出回路１２が垂直
同期信号誤差時間［ＶＮ　−ＶＥ　］だけ、１」レベル
の信号をＤＦＦ３４のＤ端子に供給するので、ロック状
態の際と同様に、第７図（Ｂ）に示すようなりロック信
号がクロック信号出力端子３７から出力される。つまり
、ロック状態は走査線数整合回路１４が遅延信号を出力
している間だけ、第７図（Ｂ）に示すようなりロック信
号がクロック信号出力端子３１から出力されたのに対し
て、アンロック状態はロック検出回路１２が垂直同期信
号誤差時間［ＶＮ　−ＶＥ　］だけ第７図（Ｂ）に示す
ようなりロック信号をクロック信号出力端子３７ｈ冒ろ
出力する。従って、アンロック状態の際はロック状態に
比較して、供給される調相信号の種類が異なるだけで他
は同様であるので、その説明を省略する。

なお、上述したＤＦＦ３２、ＤＦＦ３４、ＮＯＲ回路３
５．３６．３７は調相回路１１を構成する要素である。

上述したようにＮＧ５のクロック入力端子に供給される
クロック信号はロック状態の時、走査線数を整合するた
めに香の周波数になり、アンロック状態の時、垂直同期
信号ＶＮとＶＥとを同期させるためにするために壺の周
波数になるユクロツク信号が士の周波数になっている時
はＮＧ５の動作速度は士になる。しかし、ＣＰＵのクロ
ック信号は常に一定であるため、ＮＧ５とＣＰＵとの動
作速度が異なる状態が生ずる。このような状態の時にＣ
ＰＬＩが、表示用のメモリへの情報の書き込み等でＮＧ
５をアクセスするとＣＰＵとＮＧ５との間のインターフ
ニスが不確実になる現象が生ずる可能性がある。このよ
うな現象を防止するためにＮＧ５のクロックの周波数が
÷になっている場合はＣＰ［Ｊの動作を停止させる、つ
まり、ＣＰＵにＷＡ　Ｉ　Ｔ　（ウェイト）信号を出力
するＷＡ　Ｉ　Ｔ信号発生回路を設けることが考えられ
る。

第８図は本発明になるウェイト回路の一実施例のブロッ
ク系統図である。第８図において、第１図と同一の構成
要素には同一の符号を付してその説明を省略する。３９
はＡＮＤ回路、４０はＣＰＵ１４１はＷ　Ａ　ｒ　Ｔ信
号発生回路である。

ＡＮＤ回路３９には、ＯＲ回路１５とＣＰ　Ｌｌ　４０
の５ＥＬＣＴ端子（ＣＰＵ４０がＮＧ５にデータ・アド
レス等の伝送を行なっている状態で信号が出力される端
子）とから信号が供給されている。

ＯＲ回路１５から調相信号が供給された際にＣＰ　Ｕ　
４０の５ＥＬＥＣＴ端子から信号が供給されると、ＡＮ
Ｄ回路３９はＷＡＩＴ信号発生回路４１ヘパルスを供給
する。ＷＡＩＴ信号発生回路４１は単安定マルチバイブ
レータ回路・カウンタ回路等で構成されており、ＡＮＤ
回路３９から供給されたパルスににす、一定時間のＷＡ
ＩＴ（ウェイト）信号を発生し、このＷＡＩＴ（ウェイ
ｉ〜）信号をＣＰＵ４０へ出力し、ＣＰＵ４０の動作を
停止させるものである。

従って、ＮＧ５とＣＰＵとの動作速度が異なる状態が生
じた際にＣＰＬＩが表示用のメモリへの情報のｍぎ込み
等でＮＧ５をアクセスすることが禁止されるので、ＣＰ
　ｔＪとＮＧ５との間のインターフニスが不確実になる
現象が発生するのを防止することができる。

２７− ところで、テレビジョン映像信号とパーソナルコンピュ
ータの映像信号をスーパーインポーズ、つまり、複数の
映像信号に優先順位をつけ、この優先順位に従って、重
ね合わせて表示するためには、同期結合がとれた映像信
号を第９図のように選択切換してテレビジョン受像機へ
出力することが考えられる。第９図はスーパーインポー
ズを説明するための図である。

第９図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。４２は切換スイッチ回
路、４３はパーソナルコンピュータである。

切換スイッチ回路４２にはパーソナルコンビコータ４３
および映像機器３からの映像信号が供給されている。パ
ーソナルコンピュータ４３から供給される映像信号と映
像機器３から供給される映像信号とは同期結合がとれて
いる。

また、スイッチ回路４２にはパーソナルコンピュータ４
３から制御信号が供給されている。この制御信号はパー
ソナルコンピュータ４３の映像信号が出−２８− 力される時、パーソナルコンピュータ４３からの映像信
号がプレビジョン受像機４へ供給されるように切換スイ
ッチ回路４２を選択切換するための信号である。

従って、映像機器３の出力する映像信号にパーソナルコ
ンピュータ４３の出力する映像信号をスーパーインポー
ズした（重ね合わせた）映像がテレビジョン受像機４に
表示される。

また、第９図に示したようにパーソナルコンビコータと
映像機器とを複数カスケード状に接続し、それぞれの映
像信号間の同期結合を図ることも可能であるので、高度
の合成画像（スーパーインポーズ画像）が得られる。従
って、本発明の応用範囲は極めて広い。

なお、−Ｌ述した同期結合装置は外部ビデオ信号発生器
８から出力される映像信号が、ＮＴＳＣ方式、ＰＡＬ方
式、ＳＥＣＡＭ方式のいずれの方式にも適用することが
可能である。

また、ノンインタレースビデオ信号発生器５の発生する
垂直走査周波数を等価的に外部ビデオ信号発生器８の発
生するビデオ信号と等しくするので、一度ロツク状態に
なって後はテレビジョン信号の垂直同期信号が欠落して
もロック状態を保持することができる。

さらに、ノンインタレースビデオ信号発生器５の走査線
数カウンタを外部から操作することができない場合も同
期結合を図ることができる。

（発明の効果） 本発明は上述の如き構成であるので、スーパーインポー
ズ（！Ｉ先順位を設けた重ね合せ）信号を発生させる際
、マイクロプロセッサと表示制御回路とのインターフニ
スが完全に行われない状態が生ずることを防止すること
ができるという利点を有する。

【図面の簡単な説明】

第１図はスーパーインポーズ信号の合成を説明するため
のブロック系統図、第２図乃至第８図は本発明になるウ
ェイト回路の一実施例を説明するための図で、第２図は
同期結合装置のブロック系統図、第３図はロック検出回
路１２及び走査線数整合回路１４を説明するための回路
図、第４図（Ａ＞（Ｂ）（Ｃ）はアンロック状態からロ
ック状態へ移行覆る際のロック検出回路１２の動作を説
明り−るための図、第５図（Ａ）（Ｂ）（Ｃ）は走査線
数が同数の信号同士のロック状態におけるロック検出回
路１２の動作を８１明するための図、第６図は調相回路
１１を説明するための回路図、第７図は調相回路１１の
動作を説明するための図、第８図は本発明になるウェイ
ト回路のの一実施例ブロック系統図、第９図はスーパー
インポーズを説明するための図である。 １・・・パーソナルコンビコータ、 ２・・・スーパーインポーズ信号合成回路、３・・・映
像機器、 ４・・・テレビジョン受像機、 ５・・・ノンインタレースビデオ信号発生器（ＮＧ）、
６・・・同期信号分離回路、７・・・位相差検出回路、
８・・・外部ビデオ信号発生器（ＥＧ）、９・・・同期
信号分離回路、 １０・・・電圧制御発振器（ＶＣＯ）、３１− １１・・・調相回路、１２・・・ロック検出回路、１３
・・・ロック・アンロック信号出力端子、１４・・・走
査線数整合回路、１５・・・ＯＲ回路。 １６・・・垂直同期信号入力端子、 １７・・・Ｄ型フリップ７０ツブ回路（ＤＦＦ）、１８
・・・垂直同期信号入力端子、１９・・・ＮＯＲ回路、
２０・・・ＤＦＦ、２１・・・出力端子、２２・・・Ｄ
ＦＦ１２３・・・シフトレジスタ、２４・・・シフトレ
ジスタ、２５・・・インバータ、２６・・・ＡＮＤ回路
、２７・・・インバータ、２８・・・ＡＮＤ回路、２９
・・・出力端子、３０・・・出力端子、３１・・・ｖＣ
○信号入力端子、３２・・・ＤＦＦ、３３・・・調相信
号入力端子、３４・・・ＤＦＦ。 ３５・・・ＮＯＲ回路、３６・・・ＮＯＲ回路、３７・
・・クロック信号出力端子、３８・・・ＮＯＲ回路３９
・・・ＡＮＤ回路、４０・・・ＣＰＵ。 ４１・・・ＷＡ　Ｉ　Ｔ信号発生回路、４２・・・切換
スイッチ回路、 ４３・・・パーソナルコンピュータ。 特　許　出願人　日本ビクター株式会社代表者　宍道　
一部 −３２＝ ’Ｊ　１１￥１ 才２臼 七 − ＼　師　（ 才Ｂ圀 手続補正書 昭和５９年１２月２０日 特許庁長官　志賀　学　殿 ２、発明の名称 ウェイト回路 ３、補正をする者 事件との関係　特許出願人 住所　神奈川県横浜市神奈用区守屋町３丁目１２番地自
発補正 ５、補正の対象 ６、補正の内容 （１）第１５頁第１０行乃至第１１行記載の［プリセッ
トされるので−１を「クリアされ続けるので」と補正す
る。 （２）第１７頁第１４行記載の［シフトレジスタ２３］
の前に以下の文を挿入する。 ［なお、水平同期信号入力端子４４にはＥＧ８から出力
されるビデオ信号の輝度信号成分より同期分離回路９で
分離された水平同期信号ＨＥが入力されており、この水
平同期信号ＨＥはシフトレジスタ２３．２４のＧＫ（ク
ロック）端子に供給されている。従って、」 （３）第１７頁第１５行記載のｒ［ｎ−１］Ｊをｒ　［
ｎ＋１　］　Ｊと補正する。 （４）第１７頁第１６行記載のｒ　Ｑ　ｎ−＋　Ｊを［
Ｑ　ｎ−＋　Ｊと補正する。 （５）第１７頁第１８行記載のｒ［ｒｌ−１］Ｊをｒ［
ｎ］Ｊと補正する。 （６）第１８頁第３行記載のｒ［ｎコ］を「［ｎ−１］
　Ｊと補正する。 （７）第１８頁第４行記載のｒ［ｎ］Ｊをｒ［ｎ−１］
Ｊと補止する。 （８）第１８頁第６行記載のｒ［ｎ−１］Ｊを［［ｎ］
］と補正覆る。 （９）第１９頁第１８行乃至第１９行記載の「シフトレ
ジスタ２３、インバータ２５、ＡＮＤ回路２６」を「シ
フトレジスタ２４、インバータ２７、ＡＮＤ回路２８」
と補正する。 （１０）第２２頁第１行及び第２３頁第１行乃至第２行
記載の「プリセットされる」を「クリアされる」と補正
する。 （１１）第２４頁第１６行乃至第１７行及び第１８行記
載のｒＮＯＲ回路３５」をＩ−Ｎ　ＯＲ回路３８」と補
正する。 （１２）第２６頁第１８行記載の「３７」を［３８］と
補正する。 （１３）第２７頁第３行記載の「するために」を削除す
る。 （１４）第２７頁第１０行及び第２８頁第１８行乃至第
１９行記載の「インターフニス」を［インターフエース
」と補正する。 （１５）第２８頁第２行記載のｒｃＲＵＪをｒｃＰＵＪ
と補正する。 （１６）添附図面第３図及び第４図を別紙の通り補正す
る。 ＝　４− ７４　口 （の　。

Claims (1)

【特許請求の範囲】
1. 制御回路から供給される制御信号により所定のノンイン
   タレースビデオ信号を出ノ〕するノンインタレースビデ
   オ信号発生器より出力されるノンインタレースビデオ信
   号と、外部ビデオ信号発生器から出力されるビデオ信号
   とを優先順位を設定して重ね合せる装置の構成要素であ
   って、前記ノンインタレースビデオ信号発生器と、発振
   器からクロック信号が供給され通常状態では発振器から
   供給されるクロック信号を出力し調相信号が供給される
   期間だけ前記発振器から供給されるクロック信号の周波
   数を麦にしたクロック信号を前記ノンインクレースビデ
   オ信号発生器のクロック入力端子に供給する調相回路と
   の間に介挿され、前記ノンインタレースビデオ信号発生
   器より出力されるノンインタレースビデオ信号と、前記
   外部ビデオ信号発生器から出力されるビデオ信号とを優
   先順位を設定して重ね合せるために、前記調相回路の調
   相信号入力端子に調相信号を供給して前記ノンインクレ
   ースビデオ信号発生器から出力されるノンインタレース
   ビデオ信号と前記外部ビデオ信号発生器から出力される
   ビデオ信号との同期結合及び走査線数整合を行なってい
   る状態で、前記制御回路より前記ノンインタレースビデ
   オ信号発生器に制御信号が出力された場合、前記制御回
   路の動作を停止させるウェイト信号を前記制御回路へ供
   給するように構成したウェイト回路。