JPS6064390A - 同期結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の対象） 本発明は同期結合装置に関する。

（発明の目的） 本発明はスーパーインポーズ（優先順位を設けた重ね合
せ）信号を発生させるために、走査線の数が［２ｎ−１
］本異なる映像信号同士の垂直方向及び水平方向に関す
る同期結合を図ることが可能な同期結合装置を提供する
ことを目的とする。

（従来例の内容とその問題点） 近年電子技術の進歩に共ない、ＬＳＩ、ＩＣ等の価格が
低下してきている。このため、従来は業務用的な用途が
主であったコンピュータが個人用のコンビコータ、いわ
ゆるパーソナルコンビコータどじて広く普及し始めてい
る。パーソナルコンピュータはグラフィックディスプレ
イ・キャラクタディスプレイ等の表示装置に映像信号（
文字・絵など）を出力していることが多い。そこで、パ
ーソナルコンピュータの画像と他の映像ソースとの優先
順位を設定した重ね合わせ、いわゆるスーパーインポー
ズを行なうことにより、パーソナルコンビコータの利用
範囲が拡大される。そのためには、第１図に示すように
パーソナルコンピュータ１の画像をスーパーインポーズ
信号合成回路２に供給し、また、映像機器３からの映像
ソース（テレビジョン、ビデオテープレコーダ、ビデオ
カメラ、ビデオディスク、パーソナルコンピユー３− 夕など）の画像を同様にスーパーインポーズ信号合成回
路２に供給し、スーパーインポーズ信号合成回路２は供
給された信号をスーパーインポーズし、スーパーインポ
ーズ信号をテレビジョン受像機４に供給することにより
、パーソナルコンピュータの画像と映像ソースの画像と
をスーパーインポーズした画像を表示することが考えら
れる。

しかし、例えば、他の映像ソースであるテレビジョン映
像信号と、パーソナルコンビコータの映像信号とをスー
パーインポーズする際、テレビジョン映像信号と、パー
ソナルコンピュータの映像信号とは走査線の数が巽なっ
ており、ただ単純に混合しただけでは垂直方向及び水平
方向の同期結合が実現されないため、何を表示している
かわからない画像になってしまう。

鮮明なスーパーインポーズ画像を得るためには同期結合
装置等により、スーパーインポーズを行なう映像信号の
水平方向及び垂直方向の同期を結合することが必要であ
った。しかし、従来の同期を結合するための装置は高価
で、かつ回路構成が４− 複雑であるため、業務用として用いられているものが大
部分で、民生用として用いるには不適当なものが多いと
いう問題点があった。

（問題点を解消するための手段） 本発明は上述の問題点を解消するために、外部ビデオ信
号発生器より出力されるビデオ信号と、クロック入力端
子を有するノンインクレースビデオ信号発生器より出力
され前記外部ビデオ信号発生器から出力されるビデオ信
号より走査線数が［２ｎ−１］本少ないノンインクレー
スビデオ信号との垂直方向及び水平方向に関する同期結
合を行なう同期結合装置であって、前記ノンインタレー
スビデオ信号発生器から出力されるノンインタレースビ
デオ信号の水平同期信号１−Ｉ　Ｎ及び前記外部ビデオ
信号発生器から出力されるビデオ信号の水平同期信号Ｈ
Ｅが供給され水平同期信号ＨＮと水平同期信号Ｉ」Ｅと
の位相差を電圧の形に変換した位相誤差電圧を発生する
位相差検出回路と、前記位相差検出回路より出力される
位相誤差電圧に対応した周波数のクロック信号を出力す
る電圧制御発振器と、通常状態では前記電圧制御発信器
から供給されるクロック信号を前記ノンインタレースビ
デオ信号発生器のクロック入力端子に供給し調相信８入
力端子に調相信号が供給される調相状態では前記電圧制
御発振器から供給されたクロック信号の周波数を麦にし
たクロック信号を前記ノンインタレースビデオ信号発生
器のクロック入力端子に供給づるように選択切換する調
相回路と、前記ノンインクレースビデオ信号発生器から
出力されるノンインクレースビデオ信号の垂直同期信号
ＶＮ及び前記外部ビデオ信号発生器力日ら出力されるビ
デオ信器の垂直同期信号ＶＥが供給され垂直同期信号Ｖ
Ｅの到来時に垂直同期信号ＶＮが存在する状態をロック
状態と判別してロック信号を出力し、垂直同期信号ＶＥ
到来時に垂直同期信号ＶＮが存在しない状態をアンロッ
ク状態と判別してアンロック信号を出力し前記アンロッ
ク状態を判別した直後の垂直同期信号ＶＮ到来時から垂
直同期信号ＶＥ到来峙までの時間幅の調相信号を前記調
相回路の調相信号入力端子へ供給するロック検出回路と
、前記ロック検出回路がロック状態を判別している期間
中前記ノンインタレースビデオ信号発生器から出力され
るノンインタレースビデオ信号の第１フイールドと第２
フイールドとを判別して一方のフィールドの先頭部分で
前記ノンインタレースビデオ信号発生器から出力される
ノンインクレースビデオ信号の［ｎ−１］水平走査期間
の調和信号を前記調相回路の調相信号入力端子へ供給し
他方のフィールドの先頭部分で前記ノンインタレースビ
デオ信号発生器から出力されるノンインタレースビデオ
信号の［ｎ］水平走査期間の調相信号を前記調相回路の
調相信号入力端子へ供給する走査線数整合回路とからな
る構成にしたものである。

（発明の実施例） 第２図は本発明になる同期結合装置の一実施例のブロッ
ク系統図である。

第２図において、５はノンインタレースビデオ信号発生
器（以下、ＮＧと記す）、６は同期信号分離回路、７は
位相差検出回路、８は外部ビデオ　７− 信号発生器（以下、ＥＧと記す）、９は同期信号分離回
路、１０は電圧制御発振器（以下、ｖＣＯと記す）、１
１は調相回路、１２はロック検出回路、１３はロック・
アンロック信号出力端子、１４は走査線数整合回路、１
５ｔＪ：ＯＲ回路である。

ＮＧ５はクロック入力端子を有し、前記クロック入力端
子から供給されるクロック信号を分周し水平同期走査周
波数を発生させ、前記水平走査周波数を分周して垂直走
査周波数を発生させ、前記水平走査周波数及び垂直走査
周波数によりデジタルメモリ等に記憶されているデータ
を読み出してノンインタレースビデオ信号を出力するも
ので、また、ＮＧ５はマイクロプロセッサ（以下ＣＰＵ
と記す）・メモリ・入出力インターフェース回路等から
構成されている、いわゆるパーソナルコンピュータの構
成要素の一つであり、ＣＰＬＪどキャラクタディスプレ
イ・グラフィックディスプレイ等の表示装置との間に介
挿され、ＣＰＵとデータ・アドレス等のやりとりを行な
い、キャラクタディスプレイ・グラフィックディスプレ
イ等の表示８− 装置にノンインタレースビデオ信号を出力するものであ
る。

ＮＧ５から出力されたノンインタレースビデオ信号の輝
度信号成分は同期信号分離回路６に供給される。同期信
号分離回路６は入力輝度信号成分から水平同期信号ＨＮ
と垂直同期信号ＶＮを分離し出力する。同期信号分離回
路６で分離された水平同期信号１」（へ）は位相差検出
回路７の一方の入力端子に供給される。

ＥＧ８から出力されたビデＡ信号のｎ度信号成分は同期
信号分離回路９に供給される。同期信号分離回路９は入
力輝度信号成分から水平同期信号ＨＥと垂直同期信号Ｖ
Ｅを分離し出力する。同期信号分離回路６で分離された
水平同期信号ＨＥは位相差検出回路７他方の入力端子に
供給される。

位相差検出回路７は水平同期信号ＨＮと）−ＩＥとの位
相差を電圧の形に変換した位相誤差電圧を出力し、この
位相誤差電圧はＶ　ＣＯ１０の制御電圧入力端子に供給
される。Ｖ　ＣＯ１０は制御電圧入力端子に入力された
電圧値に対応した周波数のクロッり信号である出力信号
を出力するもので、ＶＣＯｌｏの出力信号は調相回路１
１に供給され、調相回路１１の出力信号はＮＧ５のクロ
ック入力端子に供給されている。

調相回路ＩＨ，ｔ　Ｖ　ＣＯ１０（７）出力信号と、ｖ
　ｃ　ｏ　ｉ。

の出力信号の周波数を支にした信号とを調相回路１１の
調相信号入力端子に供給される調相信号にＪ：り選択切
換してＮＧ５のクロック入力端子に出力するように構成
されている。つまり、調相回路１１は通常状態（調相信
号が供給されない状態）において、ＶＣＯｌｏの出力信
号をＮＧ５のクロック入力端子へ出力し、調相状態（調
相信号が供給される状態）において、Ｖ　ＣＯ１０の出
力信号の周波数を香にした信号をＮＧ５のクロック入力
端子へ出力する。従って、調相回路１１が調相状態にな
るとＮ　Ｇ　５のクロック入力端子に供給されるクロッ
ク周波数は女になるため、ＮＧ５が出力する水平同期信
号ＨＮの周期は２倍になる。

なお、上述したＮＧ５、同期信号分離回路６、位相差検
出回路７、Ｖ　ＣＯ１０、調相回路１１はフェーズロッ
クドループを形成する。従って、前述した通常状態では
水平同期信号ＨＮとＨＥとは同一周波数でかつ同位相ど
なる。つまり、ＮＧ５から出力されるノンインタレース
ビデオ信号とＥＧ８から出力されるビデオ信号とが水平
方向に関してロック状態となり、水平方向に関して同期
結合を可能とする。

同期信号分離回路６及び同期信号分離回路９から出力さ
れた垂直同期信号ＶＮ及びＶＥはロック検出回路１２に
供給される。

ロック検出回路１２は同期信号分離回路６から出力され
た垂直同期信号ＶＮと同期信号分離回路９から出力され
た垂直同期信号ＶＥとの位相を比較することにより、Ｎ
Ｇ５が発生するノンインタレースビデオ信号とＥＧ８が
発生するビデオ信号とが垂直方向に関してロック状態で
あるがアンロック状態であるかを判別する。

ロック状態を検出した際はロック信号をロック・アンロ
ック信号出力端子１３から出力すると共に、走査線数整
合回路１４を作動させる信号を出力する。

１１− アンロック状態を検出した際はアシロツク信号をロック
・アンロック信号出力端子１３から出力すると共に、走
査線数整合回路１４を作動させないような信号を出力す
る。また、アンロック状態をロック状態へ移行させるた
めに調相信号をＯＲ回路１５を介して調相回路１１へ供
給する。

なお、上述したロック信号・アンロック信号を利用して
、例えば、アンロック信号が出力された場合にスーパー
インポーズ信号をミュート（消去）するようにすると、
アンロック状態において生ずる画像の乱れを除去するこ
とができる。

ＥＧ８が出力するビデオ信号（例えば、走査線数が５２
５本）に比較して、ＮＧ５が出力するノンインクレース
ビデオ信号〈例えば、走査線数が５２４本）の走査線数
が２フイールドあたり、［２ｎ−１］本（例えば、１本
）だけ少ない場合、前述したフェーズロックドループに
より、ＮＧ５とＥＧ８との水平同期信号ＨＮとＨＥとを
同期させ水平方向の同期結合を実現しても、垂直同期信
号ＶＮとＶＥとは同期が一致しない（垂直同期信１２− ＠ｖＮの方が垂直同期信号ＶＥに比べて周期が短い）た
め、垂直方向の同期結合を図るためには何等かの方法で
垂直同期信号ＶＮとＶＥとの同期を合わせる必要がある
。走査線数整合回路１４はロック検出回路１２がロック
状態を検出した場合に、垂直同期信号ＶＮとＶＥとの同
期を合わせるために作動する回路である。

走査線数整合回路１４は第１フイールド、第２フイール
ド（偶数フィールド、奇数フィールド）を識別するため
に、垂直同期信号ＶＮの周波数を壺にし、この分周信号
により、一方のフィールドの先頭部分で［ｎ］水平走査
期間（以下、Ｈと記す）の遅延信号を出力し、他方のフ
ィールドの先頭部分で［ｎ−１１Ｈの遅延信号を出力す
る。これらの遅延信号は調相信号としてＯＲ回路１５に
供給される。従って、ロック検出回路１２が、ロック状
態を検出した際、一方のフィールドで［ｎＬＨの期間（
走査線ｎ本分の期間）だけ調相回路１１が調相状態にな
り、他方のフィールドでは［ｎ−１］Ｈの期間（走査ｗ
Ａ［ｎ−１］本分の期間）だけ調相回路１１が調相状態
になる。

つまり、ＮＧ５のノンインタレースビデ７１信号の走査
線数がＥＧ８のビデオ信号の走査線数より、２フイール
ドあたり、［２ｎ−１］本少ないので、ＮＧ５のノンイ
ンタレースビデオ信８を一方のフィールドで［ｎ］、他
方のフィールドで［ｎ−１］本の走査線数分の時間を補
正することにＪ：す、２フイールドあたり［２ｎ−１］
本分の走査線数分の時間を補正することができるので、
垂直方向に関して同期結合を実現することができる。

以下に、第３図及び第４図を参照してロック検出回路１
２の説明をする。第３図はロック検出回路１２及び走査
線数整合回路１４を説明するための回路図、第４図（Ａ
）（Ｂ）（Ｃ）はアンロック状態からロック状態へ移行
する際のロック検出回路１２の動作を説明するための図
である。

第３図において、第２図と同一の椙成要素に１ｊ同一の
符号をイ・」シてイの説明を省略する。

１６は垂直同期ｆコ弓入力端子、１１はＤ型フリップフ
ロップ回路（以下、単にＤＦＦと記す）、１８は垂直同
期信号入力端子、１９はＮＯＲ回路、２ｏはＤＦＦ、２
１は出力端子、２２はＤＦＦ１２３はシフトレジスタ、
２４はシフトレジスタ、２５はインバータ、２６はＡＮ
Ｄ回路、２７はインバータ、２８はＡＮＤ回路、２９は
出力端子、３ｏは出力端子である。

垂直同期信号入力端子１６にはＮＧ５がら出力されるノ
ンインタレースビデオ信号の輝度信号成分より、同期信
号分離回路６で分離された第４図（Ａ＞に示すような垂
直同期信号ＶＮが入力され、この垂直周期信号ＶＮはＤ
ＦＩ１７のＤｆ４子に入力している。

また、垂直同期信号入力端子１８にはＥＧ８がら出力さ
れるビデオ信号の輝度信号成分より、同期信号分離回路
９で分離された第４図（Ｂ）に示すような垂直同期信号
ＶＥが入力され、この垂直同期信号ＶＥはＤＦＦ１γの
ＣＫ（クロック）端子に入力している。

つまり、垂直同期信号ＶＮを垂直同期信号ＶＥの始まり
（立上がりエツジ）でサンプルした信号がＤ　Ｆ　Ｆ　
１７のＱ端子がら出力される。ＤＦＦ１７の　１５− Ｑ端子から出力された信号と垂直周期信号ＶＥとがＮＯ
Ｒ回路１９に供給される。従って、ＮＯＲ回路１９から
は垂直同期信号ＶＥの始まり（立上がりエツジ）が垂直
ｆＦ４ＷＪ信号ＶＮの期間内である状態（ロック状態）
の時はルベルの信号が出力され、垂直同期信号ＶＥの始
まり（立上がりエツジ）が垂直同期信＠Ｖ　Ｎの期間外
である状態（アンロック状態）の際は垂直同期信号ＶＥ
の期間内だけＬレベルの信号が出力される。

上述したＮＯＲ回路１９の出力信号は０ＦＦ２０のＣＬ
Ｒ（クリヤ）端子に供給されている。また、ＤＦＦ２０
のＤ端子には電源電圧Ｖｃｃ、ＣＫ　（クロック）端子
には垂直同期信号ＶＮ、が供給されている。従って、Ｄ
ＦＦ２０のＱ端子からは第４図（Ｃ）に示すような信号
が出力される。つまり、ロック状態の時はＤＦＦ２０が
プリセットされるので端子Ｑの出力は常にＬレベルとな
る。アンロック状態の際はアンロック状態検出の直後に
到来した垂直同期信号ＶＮの始まり（立上がりエツジ）
から垂直周期信号ＶＥが到来するまでの間、垂直１６− 同期信号誤差時間［ＶＮ　−ＶＥ　］の１イレベルの信
号を出力する。

ＤＦＦ２０のＱ端子はロック・アンロック信号出力端子
１３に接続すると共に、出力端子２１に接続している。

出力端子２１は第２図に示したＯＲ回路１５に接続して
いる。

従って、アンロック状態の時、第４図（Ｃ）に示した信
号が出力される間、垂直同期信号誤差時間［ＶＮ−ＶＥ
　］だけ調相回路１１が調相状態になる。つまり、ＮＧ
５のクロック周波数が垂直同期信号誤差時間［ＶＮ　−
ＶＥ　］だけ周波数が壺になるので、次の垂直同期信号
誤差時間［ＶＮ　−ＶＥ　］は士に縮まる。このような
動作を継続してゆくことにより、最終的にはロック状態
になり、ｍ相同路１１は動作しなくなる。

なお上述したＤＦＦ１７、ＮＯＲ回路１９、ＤＦＦ２０
はロック検出回路１２を構成する要素である。

ＤＦＦ２２（７）ＣＫ（クロック）端子には垂直同期信
号入力端子１６より、垂直同期信＠ｖＮが入力され、Ｐ
Ｒ（プリセット）端子にはＤＦＦ１７の。端子の出力信
号が入力されている。従って、アンロック状態の時ＤＦ
Ｆ１７のＱ端子の出力はＬレベルで′あり、ＤＦＦ２２
はプリセットされるので動作を行なわない。

また、ロック状態の時はＤＦＦ１７のＱ端子の出力はＨ
１ノベルであり、ＤＦＦ２２はブリセラ１〜されないの
で以下に説明する動作を行なう。

ＤＦＦ２２の０端子はＤ端子に接続している。つまり、
Ｄ「Ｆ２２は入力される垂直同期信号＼／Ｈの周波数を
士にすることにより、第１フイールド、第２フイールド
を検出している。ＤＦＦ２２のＱ端子はシフｌ−レジス
タ２３のシリアル入力端子Ｓ１に垂直同期信らＶＮの周
波数を士にした信号を供給しており、ＤＦＦ２２の０端
子はシフトレジスタ２４のシリアル入力端子Ｓｉに垂直
同期信号ＶＮの周波数を素にした信号を供給しているの
で、一方のフィールドの先頭部分ではシフ１〜レジスタ
２３が動作し、他方のフィールドの先頭部分ではシフト
レジスタ２４が動作する。

シフ１−レジスタ２３の第１段出力端子である端子Ｑ１
の出力と第［ｎ−１］段の出力端子である端子Ｑ旧の出
力をインバータ２５で反転した出力との積をＡＮＤ回路
２６でとることにより、ＡＮＤ回路２６は［ｎ−１］Ｈ
の遅延信号を出力している。

シフトレジスタ２４の第１段出力端子である端子ＱＩの
出力と第［ｎ１段の出力端子である嫡子Ｑｎの出力をイ
ンバータ２７で反転した出力との積をＡＮＤ回路２８で
とることにより、ＡＮＤ回路２８は［ｎｌｌ−１の遅延
信号を出力している。

従って、一方のフィールドでは［ｎ　］　ｌ−１の時間
の遅延信号をＡＮＤ回路２８の出力端子３０より出力し
、他方のフィールドでは［ｎ−１］Ｈの時間の遅延信号
をＡＮＤ回路２６の出力端子２９より出力する。これら
の調相信号である遅延信号はＯＲ回路１５に供給される
。従って、ロック検出回路１２がロック状態を検出した
際、一方のフィールドの先頭部分で［ｎｌＨの期間（走
査線ｎ本分）だけ調相回路１１が調相状態になり、他方
のフィールドの先頭部分では［ｎ−１］１−１の期間（
走査ｍ　［ｎ−１］本分）だけ調相回路１１が調相状態
になる。

１９一 つまり、ＮＧ５のノンインタレースビデオ信号の走査線
数がＥＧ８のビデオ信号の走査線数より、２フイールド
あたり、［２ｎ−１］本少ないので、ＮＧ５のノンイン
タレースビデオ信号を一方のフィールドで［ｎｌ本、他
方のフィールドで［ｎ−１］本の走査線数分の時間を補
正することにより、２フイールドあたり［２ｎ−１］本
分の走査線数分の時間を補正することができる。従って
、垂直方向に関して同期結合を実現することができる。

つまり、ロック状態の際はロック検出回路１２が調相信
号を出力せず、走査線数整合回路１４が作動して調相信
号を出力し、アンロック状態の際はロック検出回路１２
がロック状態へ移行させるために、調相信号を出力し、
走査線数整合回路１４は作動しない。

なお、上）ホしたＤＦＦ２２、シフトレジスタ２３゜２
４、インバータ２５．２７、ＡＮＤ回路２６．２８は走
査線数整合回路１４を構成する要素である。

また、例えば、ＮＧ５の走査線数が、５２４本、ＥＧ８
の走査線数が５２５木の場合を走査線数の差２０− が上述した［２ｎ−１］本の一般形にあてはめてみると
、［ｎｌが１の場合であるので、第３図中に示したシフ
１〜レジスタ２３、インバータ２５、ＡＮＤ回路２６か
ら構成される［ｎ−１］　１−１遅延回路は不要となり
、［ｎ］Ｈ遅延回路のみで走査線数の整合ができる。

また、上述した同期結合装置は同一の構成で、走査線数
の差が［２ｎ−１］の場合だけでな（、以下に示すよう
に走査線数が同一の場合にも適用することかできる。以
下に示す走査線数が同じ信号同士の場合（例えば、ＮＧ
５から出力されるノンインタレースビデオ信号の走査線
数と、ＥＧ８から出力されるビデオ信号の走査線数とが
共に５２４本の場合）はロック検出回路１２と走査線数
整合回路１４とが上述した動作と異なる動作をするので
、ロック検出回路１２と走査線数整合回路１４との２つ
の回路について第４図及び第５図を参照して説明をする
。第５図（Ａ）（Ｂ）（Ｃ）は走査線数が同数の信号同
士のロック状態におけるロック検出回路１２の動作を説
明するための図である。

まず、アンロック状態からロック状態への移行の際の動
作は走査線数の差が［２ｎ−１］の場合と同様であるの
でその説明を省略する。

しかし、ロック状態になってからの動作は走査線数の差
が［２ｎ−１］の場合と異なるので、以下にその説明を
行なう。ロック状態になると走査線数整合回路１４が動
作を開始するため、第５図（Ａ）（Ｂ）に示すようにＮ
Ｇ５の垂直同期信号Ｖ　Ｎの周期がだんだん長くなり、
Ｒ終的にはアンロック状態どなる。この際垂直同期信号
ＶＮを垂直同期信号ＶＥの始まり（立」がりエツジ）で
サンプルした信号、つまり、ＤＦＦ１７のＱ端子から出
力される信号はＬレベルとなる。また、ＤＦＦ１７のＱ
端子からの信号と垂直同期信号ＶＥどが供給されている
ＮＯＲ回路１９からは垂直同期信号ＶＥの終り（立下が
りエツジ）から次の垂直同期信号ＶＥの始まり（立上が
りエツジ）までＨレベルの信号が出力される。つまり、
垂直同期信号ＶＥ期間内だ（プトレベルの信号が出力さ
れる。

従って、第５図（Ａ＞（Ｂ）示すようにアンロック状態
検出の直後に垂直同期信＠Ｖ　ＮがＤＦＦ２０のＣ１〈
（クロック）端子に到来した際は、垂直同期信号ＶＥ期
間内であるので、ＮＯＲ回路１９は１−レベルの信号を
出力しＤＦＦ２０のＣＬＲ（クリヤ）端子にはＬレベル
の信号が供給されており、ＤＦＦ２０はプリセットされ
るため、走査線数の差が［２ｎ−１］の場合のようにア
ンロック状態検出の直後に到来した垂直同期信号ＶＮの
始まり［立上がりエッジコから垂直同期信号ＶＥが到来
するまでの間の期間である垂直同期信号誤差時間［ＶＮ
−ＶＥ］の時間幅の（」レベルの信号（第５図（Ｃ）に
点線で示１ノた信号）を出力せず、Ｌレベルの信号を出
力するので、調相回路１１へ調相信号が供給されない。

さらに、アンロック状態であるので走査線整合回路１４
は作動しない。従って、調相回路１１には調相信号がど
こからも供給されないため、垂直同期信号ＶＮとＶＥと
はロック状態からアンロック状態へ移行した直後の状態
が以後なんらかの外部的要因で、この状態が強制的に解
除されない限り継続する。

２３一 つまり、ロック検出回路１２はアンロック状態と検出し
た状態であるが実際には垂直同期信＠ＶＮとＶＥとはほ
ぼロック状態にあるため、垂直方向に関して同期結合が
可能となる。つまり、垂直同期信号Ｖ　ｒ＋の始まり（
立ち上がりエツジ）が垂直同期信＠ｖＥの期間内であれ
ば、ＤＦＦ２０はプリセットされるため、調相信号を出
力しない。

以下に、第６図及び第７図を参照して調相回路１１の説
明をする。第６図は調相回路１１を説明するための回路
図、第７図は調相回路１１の動作を説明するための図で
ある。

第６図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。

３ＨｔＶＣＯ信号入力端子、３２はＤＦＦ、３３ハ調相
信号入力端子、３４はＤＦＦ、３５はＮＯＲ回路、３６
はＮＯＲ回路、３７はクロック信号出力端子、３８はＮ
ＯＲ回路である。

■ＣＯ信号入力端子３１にはＶ　Ｃ０１０から第７図（
Ａ）に示すようなりロック信号が供給され、このクロッ
ク信号はＤＦＦ３２のＣＫ（クロック）端２４− 子に供給されている。ＤＦＦ３２はＶ　ＣＯ１０から供
給されたクロック信号の２倍の周期の第７図（Ｂ）に示
すようなりロック信号を端子Ｑから出力する。

調相信号入力端子３３はＯＲ回路１５に接続されており
（第６図中に図示せず）、調相信号が供給されている。

ロック状態の際は走査線数整合回路１４が調相信号を出
力している間だけ、調相信号入力端子３３からＤＦＦ３
４のＤ端子にト（レベルの信号（調相信号）が供給され
るので、ＤＦＦ３４のＱ端子からＨレベルの信号が出力
され、０端子からＬレベルの信号が出力される。従って
、ＤＦＦ３２のＱ端子からＮＯＲ回路３５に供給されて
いる第７図（Ｂ）に示すようなりロック信号がＮＯＲ回
路３５から出力され、さらに、このクロック信号はＮＯ
Ｒ回路３６を介してクロック信号出力端子３７から出力
される。

走査線数整合回路１４からの調相信号の供給が終了づる
と、ＯＲ回路１５からＤＦＦ３４のＤ端子にＬレベルの
信号が供給されるので、ＤＦＦ３４のＱ端子からＬレベ
ルの信号が出力され、０端子からＨレベルの信号が出力
される。従って、ＮＯＲ回路３５に供給されている第７
図（Ａ）に示すようなりロック信号がＮＯＲ回路３５か
ら出力され、さらに、このクロック信号はＮＯＲ回路３
Ｇを介してり１］ツク信号出力端子３７から出力される
。クロック信号出力端子３７から出力されるクロック信
号はＮＧ５のクロック入力端子に供給される。従って、
ロック状態の際は走査線数整合のための調相信号が走査
線数整合回路１４７りＩＩジ出力される間だけ、ＮＧ５
のクロック入力端子に供給されるクロック信号の周波数
が１−にａす、アンロック状態の際は垂直同期信号を同
期さゼるための調相信号が［１ツク検出回路１４から出
力される間だけＮＧ５のクロック入力端子に供給される
タロツク信号の周波数が壺になる。

なお、第７図（Ａ＞に示したクロック信号から第７図（
Ｂ）に示したクロック信号への切換、あるいはその逆の
切換の際のタイミングはＤＦＦ３４のＣＫ（クロック）
端子がｌ’）ＦＦ３２のＱ端子に接続されているので、
常に第７図（Ｂ）に示したクロック信号の立ち上がりエ
ツジの部分で行なわれる。従って、クロック信号の切換
は常に、第７図（△）に示したクロック信号と第７図（
Ｂ）に示したクロック信号との波形の共通部分で行なわ
れるため、クロック信号が乱れることなく良好に切換ら
れるので、ＮＧ５の動作に影響を与えることがない。

また、アンロック状態の際はロック検出回路１２が垂直
同期信号誤差時間［ＶＮ　−ＶＥ　］だけ、Ｈレベルの
信号をＤＦＦ３４のＤ端子に供給するので、ロック状態
の際と同様に、第７図（Ｂ）に示すようなりロック信号
がクロック信号出力端子３７から出力される。つまり、
ロック状態は走査線数整合回路１４が遅延信号を出力し
ている間だけ、第７図（Ｂ）に示すようなりロック信号
がクロック信号出力端子３７から出力されたのに対して
、アンロック状態はロック検出回路１２が垂直同期信号
誤差時間［ＶＮ　−ＶＥ　］だけ第７図（Ｂ）に示すよ
うなりロック信号をクロック信号出力端子３７から出力
する。従って、アンロック状態の際はロック状態２７− に比較して、供給される調相信号の種類が異なるだけで
他は同様であるので、その説明を省略する。

なお、上述したＤＦＦ３２、ＤＦＦ３４、ＮＯＲ回路３
５．３６．３７は調相回路１１を構成する要素である。

上述したようにＮＧ５のクロック入力端子に供給される
クロック信号はロック状態の時、走査線数を整合するた
めに壺の周波数になり、アンロック状態の時、垂直同期
信号ＶＮとＶＥとを同期させるためにするために一νの
周波数になる。クロック信号が麦の周波数になっている
時はＮＧ５の動作速度は壺になる。しかし、ＣＰＵのク
ロック信号は常に一定であるため、ＮＧ５とＣＰＵとの
動作速度が異なる状態が生ずる。このような状態の時に
ＣＰＵが、表示用のメモリへの情報の書き込み等でＮＧ
５をアクセスするとＣＰＵとＮＧ５との間のインターフ
ニスが不確実になる現象が生ずる可能性がある。このよ
うな現象を防止するためにＮＧ５のクロックの周波数が
壺になっている場合はＣＰＵの動作を停止させる、つま
り、ＣＰＵにＷＡＩＴ（ウェイト）信号を出力するＷＡ
ＩＴ２８− 信号発生回路を設けることが考えられる。

第８図はＷＡ　Ｉ　Ｔ信号発生回路を説明するための図
である。第８図において、第１図と同一の構成要素には
同一の符号を付してその説明を省略する。３９はＡＮＤ
回路、４０はＣＰＵ、４１はＷＡＩＴ信号発生回路であ
る。

ＡＮＤ回路３９には、ＯＲ回路１５とＣＰ　Ｕ　４０の
５ＥＬＣＴ端子（ＣＰＵ４０がＮＧ５にデータ・アドレ
ス等の伝送を行なっている状態で信号が出力される端子
）どから信号が供給されている。

ＯＲ回路１５から調相信号が供給された際にＣＰ　ＬＪ
　４０の５ＥＬＥＣＴ端子から信号が供給されると、Ａ
ＮＤ回路３９はＷＡＩＴ信号発生回路４１ヘパルスを供
給する。ＷＡＩＴ信号発生回路４１は単安定マルチバイ
ブレータ回路・カウンタ回路等で構成されており、ＡＮ
Ｄ回路３９から供給されたパルスにより、一定時間のＷ
Ａ　Ｉ　Ｔ　（ウェイト）信号を発生し、このＷＡＩＴ
（ウェイト）信号をＣＰ　Ｕ　４０へ出力し、ＣＰＵ４
０の動作を停止させるものである。

従って、ＮＧ５とＣＰＩＪとの動作速度が異なる状態が
生じた際にＣＰ　ＬＪが表示用のメモリへの情報の書き
込み等でＮＧ５をアクセスすることが禁止されるので、
ＣＰＵＩ！：ＮＧ５との間のインターフニスが不確実に
なる現像が発生するのを防止することができる。

ところで、テレビジョン映像信号とパーソナルコンビコ
ータの映像信号をスーパーインポーズ、つまり、複数の
映像信号に優先順位をっけ、この優先順位に従って、重
ね合わせて表示するためには、同期結合がとれた映像信
号を第９図のように選択切換してテレビジョン受像機へ
出力することが考えられる。第９図はスーパーインポー
ズを説明するための図である。

第９図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。４２は切換スイッチ回
路、４３はパーソナルコンビコータである。

切換スイッチ回路４２にはパーソナルコンビコータ４３
および映像機器３からの映像信号が供給されている。パ
ーソナルコンピュータ４３がら供給される映像信号と映
像機器３がら供給される映像信号とは同期結合がとれて
いる。

また、スイッチ回路４２にはパーソナルコンピュータ４
３から制御信号が供給されている。この制御信号はパー
ソナルコンピュータ４３の映像信号が出力される時、パ
ーソナルコンピュータ４３がらの映像信号がテレビジョ
ン受像機４へ供給されるように切換スイッチ回路４２を
選択切換するための信号である。

従って、映像機器３の出力する映像信号にパーソナルコ
ンピュータ４３の出力する映像信号をスーパーインポー
ズした（ｍね合わせた）映像がテレビジョン受像１１１
４に表示される。

また、第９図に示したようにパーソナルコンピュタと映
像機器とを複数カスケード状に接続し、それぞれの映像
信号間の同期結合を図ることも可能であるので、高度の
合成画像（スーパーインポーズ画像）が得られる。従っ
て、本発明の応用範囲は極めて広い。

＝３１− なお、上述した本発明になる同期結合装置は外部ビデオ
信号発生器８がら出力される映像信号が、ＮＴＳＣ方式
、ＰＡＬ方式、Ｓ　Ｅ　ＣＡ　Ｍ方式ノイずれの方式に
も適用することが可能である。

また、ノンインタレースビデオ信号発生器５の発生する
垂直走査周波数を等価的に外部ビデオ信号発生器８の発
生ずるビデオ信号と等しくするので、一度ロツク状態に
なって後はテレビジョン信号の垂直同期信号が欠落して
もロック状態を保持することができる。

さらに、ノンインタレースビデオ信号発生器５の走査線
数カウンタを外部から操作することができない場合も同
期結合を図ることができる。

（発明の効果） 本発明は上述の如き構成であるので、スーパーインポー
ズ（優先順位を設けた重ね合せ）信号を発生させるため
に、走査線の数が［２ｎ−１］本異なる映像信号同士の
垂直方向及び水平方向に関する同期結合を図ることが可
能であるという利点を有する。

３２−

【図面の簡単な説明】

第１図はスーパーインポーズ信号の合成を説明するため
のブロック系統図、第２図は本発明になる同期結合装置
の一実施例のブロック系統図、第３図はロック検出回路
１２及び走査線数整合回路１４を説明するための回路図
、第４図（Ａ＞（Ｂ）（Ｃ）はアシロツク状態からロッ
ク状態へ移行する際のロック検出回路１２の動作を説明
するための図、第５図（Ａ）（１３）（Ｃ）は走査線数
が同数の信号同士のロック状態におけるロック検出回路
１２の動作を説明するための図、第６図は調相回路１１
を説明するための回路図、第７図は調相回路１１の動作
を説明するための図、第８図はＷＡＩＴ信号発生回路を
説明するための図、第９図はスーパーインポーズを説明
するための図である。 １・・・パーソナルコンピュータ、 ２・・・スーパーインポーズ信号合成回路、３・・・映
像機器、 ４・・・テレビジョン受像機、 ５・・・ノンインタレースビデオ信号発生器（ＮＧ）、
６・・・同期信号分離回路、７・・・位相差検出回路、
８・・・外部ビデオ信号発生器（ＥＧ）、９・・・同期
信号分離回路、 １０・・・電圧制御発振器（ＶＣＯ）、１１・・・調相
回路、１２・・・ロック検出回路、１３・・・ロック・
アンロツタ信号出力端子、１４・・・走査線数整合回路
、１５・・・ＯＲ回路、１６・・・垂直同期信号入力端
子、 １７・・・Ｄ型フリップフロップ回路（ＤＦＦ）、１８
・・・垂直同期信号入力端子、１９・・・ＮＯＲ回路、
２０・・・ＤＦＦ、２１・・・出力端子、２２・・・Ｄ
ＦＦ、２３・・・シフトレジスタ、２４・・・シフ１〜
レジスタ、２５・・・インバータ、２６・・・ＡＮＤ回
路、２７・・・インバータ、２８・・・ＡＮＤ回路、２
９・・・出力端子、３０・・・出力端子、３１・・・Ｖ
ＣＯ信号入力端子、３２・・・ＤＦＦ、３３・・・調相
信舅入力端子、３４・・・ＤＦＦ。 ３５・・・ＮＯＲ回路、３６・・・ＮＯＲ回路、３７・
・・クロック信号出力端子、３８・・・ＮＯＲ回路３９
・・・ＡＮＤ回路、４０・・・ｃｐｕ。 ４１・・・ＷＡＩＴ信号発生回路、 ４２・・・切換スイツヂ回路、 ４３・・・パーソナルコンピュータ。 特　許　出願人　日本ビクター株式会判セ シ ＜　ｆｏ　ｐ ？　δ　圀 手続補正書 昭和５９年１２月λＯ日 昭和５８年特許願第１７３９５７号 ２、発明の名称 同期結合装置 ３、補正をする者 事件との関係　特許出願人 住所　神奈川県横浜市神奈用区守屋町３丁目１２番地４
、補正命令の日付 自発補正 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 （１）第１７頁第１６行乃至第１７行記載の「プリセッ
トされるので」を「クリアされ続けるので」と補正する
。 （２）第１９頁第２０行記載の「シフトレジスタ２３」
の前に以下の文を挿入する。 「なお、水平同期信号入力端子４４にはＥＧ８から出力
されるビデオ信号の輝痕信号成分より同期分離回路９で
分離された水平同期信号ＨＥが入力されており、この水
平同期信号ＨＥはシフｌ−レジスタ２３．２４のＧＫ（
クロック）端子に供給されている。従って、」 （３）第２０頁第１行記載のｒ［ｎ−１１Ｊをｒ［ｎ＋
１］Ｊと補正する。 （４）第２０頁第２行記載のｒ　Ｑ　ｎ−＋　Ｊを［Ｑ
　ｎｎ　Ｊと補正する。 （５）第２０頁第４行記載のｒ［ｎ−１］Ｊをｒ［ｎｌ
Ｊと補正する。 ・（６）第２０頁第９行記載のｒ［ｎｌＪをｒ［ｎ−１
］Ｊと補正する。 （７）第２０頁第１０行記載のｒ［ｎｌＪをｒ　［ｎ−
１］　Ｊと補正する。 （８）第２０頁第１２行記載のｒ［ｎ−１１４をｒ［ｎ
ｌＪと補正する。 （９）第２２頁第３行乃至第４行記載の［シフｌ−レジ
スタ２３、インバータ２５、ＡＮＤ回路２６］を［シフ
トレジスタ２４、インバータ２７、ＡＮＤ回路２８」と
補正する。 （１０）第２４頁第６行及び第２５頁第６行乃至第７行
記載の「プリセラ１〜される」を１クリアされる」と補
正する。 （１１）第２７頁第１行乃至第２行及び第３行記載のｒ
ＮＯＲ回路３５」をｒＮＯＲ回路３８」と補正する。 （１２）第２９頁第４行記載の「３１」を「３８Ｊと補
正する。 （１３）第２９頁第９行記載の「するために」を削除す
る。

Claims (1)

【特許請求の範囲】
1. 外部ビデオ信号発生器より出力されるビデオ信号と、ク
   ロック入力端子を有するノンインタレースビデオ信号発
   生器より出力され前記外部ビデオ信号発生器から出力さ
   れるビデオ信号より走査線数が［２ｎ−１］本少ないノ
   ンインタレースビデオ信号との垂直方向及び水平方向に
   関する同期結合を行なう同期結合装置であって、前記ノ
   ンインタレースビデオ信号発生器から出力されるノンイ
   ンクレースビデオ信号の水平同期信号！−１ｔ−及び前
   記外部ビデオ信号発生器から出力されるビデオ信号の水
   平同期信号ＨＥが供給され水平同期信号ＨＮと水平同明
   信＠ＨＥとの位相差を電圧の形に変換した位相誤差電圧
   を発生する位相差検出回路と、前記位相差検出回路より
   出力される位相誤差電圧に対応した周波数のクロック信
   号を出力する電圧制御発振器と１通常状態では前記電圧
   制御発信器から供給されるクロック信号を前記ノンイン
   クレースビデオ信号発生器のクロック入力端子に供給し
   調和信号入力端子に調相信号が供給される調相状態では
   前記電圧制御発振器から供給されたクロック信号の周波
   数を香にしたクロック信号を前記ノンインクレースビデ
   オ信号発生器のクロック入力端子に供給するように選択
   切換する調相回路と、前記ノンインタレースビデオ信号
   発生器から出力されるノンインタレースビデオ信号の垂
   直同期信＠ＶＮ及び前記外部ビデオ信号発生器から出力
   されるビデオ信号の垂直同期信号ＶＥが供給され垂直同
   期信号ＶＥの到来時に垂直同期信号ＶＮが存在する状態
   をロック状態と判別してロック信号を出力し、垂直同期
   信号ＶＥ到来時に垂直同期信号ＶＮが存在しない状態を
   アンロック状態と判別してアンロック信号を出力し前記
   アンロック状態を判別した直後の垂直同期信号ＶＮ到来
   時から垂直同期信号ＶＥ到来時までの時間幅の調相信号
   を前記調相回路の調相信号入力端子へ供給するロック検
   出回路と、前記ロック検出回路がロツり状態を判別して
   いる期間中前記ノンインクレースビデオ信号発生器から
   出力されるノンインタレースビデオ信号の第１フイール
   ドと第２フイールドとを判別して一方のフィールドの先
   頭部分で前記ノンインタレースビデオ信号発生器から出
   力されるノンインクレースビデオ信号の［ｎ−１］水平
   走査明間の調相信号を前記調相回路の調相信号入力端子
   へ供給し他方のフィールドの先頭部分で前記ノンインク
   レースビデオ信号発生器から出力されるノンインタレー
   スビデオ信号の［ｎｌ水平走査期間の調相信号を前記調
   相回路の調相信号入力端子へ供給する走査線数整合回路
   とからなる同期結合装置。