DE10333726B4

DE10333726B4 - Verfahren und Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale

Info

Publication number: DE10333726B4
Application number: DE10333726A
Authority: DE
Inventors: Jui-Ming Chung Ho Wang; Chien-Chou Chung Ho Chen
Original assignee: Amtran Technology Co Ltd
Current assignee: Amtran Technology Co Ltd
Priority date: 2002-07-25
Filing date: 2003-07-23
Publication date: 2009-08-06
Anticipated expiration: 2023-07-24
Also published as: DE10333726A1; TW566036B

Abstract

Verfahren zum Koordinieren horizontaler und vertikaler Synchronisierungssignale (Ho, Vo), wobei jedes der horizontalen und vertikalen Synchronisierungssignale (Ho, Vo) eine Folge von Zeittaktimpulsen beinhaltet, jeder der Zeittaktimpulse des horizontalen Synchronisierungssignals (HSYNC-Signals)(Ho) eine Zeilenabtaststeuerflanke aufweist, und jeder der Zeittaktimpulse des vertikalen Synchronisierungssignals (VSYNC-Signals)(Vo) eine Halbbildabtaststeuerflanke aufweist, wobei das Verfahren durch folgendes gekennzeichnet ist:
a) Definieren eines kritischen Zeitraums, der für jeden der Zeittaktimpulse des VSYNC-Signals (Vo) ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke beginnt; und
b) Feststellen, ob die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals (Vo) erscheint, Erzeugen eines Triggersignals (V_T), wenn festgestellt wurde, dass die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals (Vo) erscheint, Einbringen einer Zeitverzögerung in das VSYNC-Signal (Vo) nach Empfang des Triggersignals (V_T), wodurch veranlaßt wird, daß der kritische Zeitraum des einen der Zeittaktimpulse des VSYNC-Signals (Vo) nach der...

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale und genauer ein Verfahren und eine Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale, die Bildschirmflimmern beseitigen können.
Anzeigevorrichtungen müssen etwa dreißig Vollbilder pro Sekunde zeigen, um aufgrund der Sichtträgheit in den menschlichen Augen bewegte Bilder zu erzeugen. Jedes Vollbild beinhaltet mehrere Abtastzeilen, und jede Abtastzeile beinhaltet mehrere Pixel. Somit beinhalten Bildsignale, die durch eine Anzeigevorrichtung von einem Bildverarbeitungssystem empfangen werden, Daten, die einer Folge von Pixeln entsprechen. Um sicherzustellen, daß die Anzeigevorrichtung die Position, die jeden Pixeldaten entspricht, ausfindig machen kann, wird das Bildverarbeitungssystem der Anzeigevorrichtung neben den Pixeldaten ferner ein horizontales Synchronisierungssignal (HSYNC-Signal) zum Bezeichnen des Beginns einer Abtastzeile (hierin als Zeilenabtaststeuerung bezeichnet) und ein vertikales Synchronisierungssignal (VSYNC-Signal) zum Bezeichnen des Beginns eines Vollbilds (hierin als Halbbildabtaststeuerung bezeichnet) bereitstellen. Zum Zweck der Veranschaulichung werden die Zeilenabtaststeuerung und die Halbbildabtaststeuerung in der folgenden Beschreibung durch die ansteigende Flanke (d. h. die Veränderung von einem Niedrigpegelzustand zu einem Hochpegelzustand) eines jeden der Zeittaktimpulse des HSYNC- bzw. des VSYNC-Signals dargestellt. Wenn die Anzeigevorrichtung die ansteigende Flanke eines der Zeittaktimpulse des HSYNC-Signals feststellt, werden die dadurch empfangenen nachfolgenden Pixelsignale daher als zur nächsten Abtastzeile gehörig interpretiert, und wenn die Anzeigevorrichtung die ansteigende Flanke eines der Zeittaktimpulse des VSYNC-Signals feststellt, werden die empfangenen nachfolgenden Pixelsignale als zum nächsten Vollbild gehörig interpretiert. Auf diese Weise können Bildsignale der Reihenfolge nach richtig decodiert und angezeigt werden.
In der Praxis kann jedoch aufgrund der Wirkung mancher Umweltfaktoren wie etwa Interferenz, Nebensprechen usw. eine Schwankung der Frequenzen der HSYNC- und der VSYNC-Signale auftreten. Wenn die ansteigenden Flanken der Zeittaktimpulse der HSYNC- und VSYNC-Signale bis zu einem Ausmaß einer beinahen Überlappung zu dicht aneinander liegen, wird Bildschirmflimmern auftreten. Es besteht daher ein Bedarf an einem Verfahren und einer Vorrichtung, die einen Sicherheitszeitraum zwischen den Zeilenabtast- und den Halbbildabtaststeuerflanken der HSYNC- und VSYNC-Signale garantieren, um die Stabilität und die Qualität der durch eine Anzeigevorrichtung angezeigten Bilder sicherzustellen.
Die deutsche Patentschrift DE 695 15 024 T2 offenbart ein Verfahren zum Beseitigen des Zittereffekts an vertikalen Positionen, wobei, wenn in einem bestehenden Bild eine Zeitdifferenz zwischen der aktiven Flanke des am nächsten liegenden horizontalen Startimpulses und der aktiven Flanke des vertikalen Startimpulses kleiner ist als ein vorbestimmter Wert, in einem folgenden Bild die aktive Flanke des vertikalen Startimpuls um eine bestimmte Zeitperiode verschoben wird.
Die japanische Patentkurzzusammenfassung 09172561 A offenbart eine Phaseneinstellschaltung für ein vertikales und horizontales Synchronisationssignal.
Die japanische Patentkurzzusammenfassung 11004359 A offenbart einen Fernseher mit einer Kantendetektionseinheit zur Detektion einer Referenzkantenposition eines vertikalen Synchronisationssignals, und mit einem Abtastsignalerzeigungsschaltkreis zur Erzeugung eines Signals, welches durch Ableitung eines horizontalen Synchronisationssignals basierend auf dem Detektionsergebnis der Referenzkantenposition beruht. Anschließend tastet ein Verzögerungsschaltkreis das vertikale Synchronisationssignal basierend auf dem von dem Abtastsignalerzeigungsschaltkreis erzeugten Signal ab und verzögert das vertikale Synchronisationssignal um eine vertikale Referenzsynchronisationswellenform ohne Zittern zu erzeugen.
Aus der japanischen Patentkurzzusammenfassung 61074464 A ist ein weiterer Schaltkreis zur Erzeugung eines vertikalen Synchronisationssignals bekannt, und die japanische Patentkurzzusammenfassung 61171294 A offenbart einen Detektionschaltkreis für ein horizontales Synchronisationssignal, wobei ein Taktsignal phasenstarr mit einem Rahmensynchronisationssignal, welches von einem Eingangsvideosignal detektiert wird, geregelt wird.
Daher ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale bereitzustellen, die den oben angeführten Nachteil des Stands der Technik überwinden können.
Gemäß einem Gesichtspunkt der vorliegenden Erfindung ist ein Verfahren zum Koordinieren horizontaler und vertikaler Synchronisierungssignale bereitgestellt. Jedes der horizontalen und vertikalen Synchronisierungssignale beinhaltet eine Folge von Zeittaktimpulsen. Jeder der Zeittaktimpulse des horizontalen Synchronisierungssignals (HSYNC-Signals) weist eine Zeilenabtaststeuerflanke auf. Jeder der Zeittaktimpulse des vertikalen Synchronisierungssignals (VSYNC-Signals) weist eine Halbbildabtastflanke auf. Das Verfahren umfaßt die folgenden Schritte:

a) Definieren eines kritischen Zeitraums, der für jeden der Zeittaktimpulse des VSYNC-Signals ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke beginnt; und
b) Feststellen, ob die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals erscheint, Erzeugen eines Triggersignals, wenn festgestellt wurde, dass die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals erscheint, Einbringen einer Zeitverzögerung in das VSYNC-Signal nach Empfang des Triggersignals, wodurch veranlaßt wird, daß der kritische Zeitraum des einen der Zeittaktimpulse des VSYNC-Signals nach der Zeilenabtaststeuerflanke des einen der Zeittaktimpulse des HSYNC-Signals erscheint.

Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale bereitgestellt. Jedes der horizontalen und vertikalen Synchronisierungssignale beinhaltet eine Folge von Zeittaktimpulsen. Jeder der Zeittaktimpulse des horizontalen Synchronisierungssignals (HSYNC-Signals) weist eine Zeilenabtaststeuerflanke auf. Jeder der Zeittaktimpulse des vertikalen Synchronisierungssignals (VSYNC-Signals) weist eine Halbbildabtaststeuerflanke auf. Die Vorrichtung umfaßt folgendes:
einen Impulserzeugerkreis, der geeignet ist, das VSYNC-Signal zu empfangen, und geeignet ist, daraus mehrere kritische Impulse zu erzeugen, wobei jeder der kritischen Impulse einen kritischen Zeitraum definiert, der ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke eines jeweiligen der Zeittaktimpulse des VSYNC-Signals beginnt;
einen Bestimmungskreis, der geeignet ist, das HSYNC-Signal zu empfangen, und elektrisch mit dem Impulserzeugerkreis gekoppelt ist, um daraus die kritischen Impulse zu empfangen, wobei der Bestimmungskreis nach der Feststellung, daß die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals erscheint, ein Triggersignal erzeugt; und
eine Zeitverzögerungsschleife, die elektrisch mit dem Impulserzeugerkreis und dem Bestimmungskreis gekoppelt ist, wobei die Zeitverzögerungsschleife geeignet ist, nach dem Empfang des Triggersignals vom Bestimmungskreis eine Zeitverzögerung in das VSYNC-Signal einzubringen, um zu veranlassen, daß der kritische Zeitraum des einen der Zeittaktimpulse des VSYNC-Signals nach der Zeilenabtaststeuerflanke des einen der Zeittaktimpulse des HSYNC-Signals erscheint.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden in der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsform unter Bezugnahme auf die beiliegenden Zeichnungen klar werden, in denen
1 ein schematisches Kreisblockdiagramm einer Anzeigevorrichtung ist, die die bevorzugte Ausführungsform einer Signalkoordinierungsvorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignals gemäß der vorliegenden Erfindung beinhaltet;
2 ein schematischer elektrischer Kreis der bevorzugten Ausführungsform ist;
3 ein Zeittaktdiagramm ist, das ein ursprüngliches VSYNC-Signal (Vo), welches einem ersten Zeitverzögerungskreis eines Impulserzeugerkreises der Signalkoordinierungsvorrichtung bereitgestellt wird, und ein erstes verzögertes VSYNC-Signal (Vs1), welches durch den ersten Zeitverzögerungskreis ausgegeben wird, veranschaulicht;
4 ein Zeittaktdiagramm ist, das ein erstes verzögertes VSYNC-Signals (Vs1), welches einem zweiten Zeitverzögerungskreis des Impulserzeugerkreises bereitgestellt wird, und ein zweites verzögertes VSYNC-Signal (Vs2), welches durch den zweiten Zeitverzögerungskreis ausgegeben wird, veranschaulicht;
5 ein Zeittaktdiagramm ist, das ein ursprüngliches VSYNC-Signal (Vo) und ein zweites verzögertes VSYNC-Signal (Vs2), welches einem Impulserzeuger des Impulserzeugerkreises bereitgestellt wird, und einen durch den Impulserzeuger ausgegebenen kritischen Impuls (Vp) veranschaulicht;
6 ein Zeittaktdiagramm ist, das einen kritischen Impuls (Vp) und ein ursprüngliches HSYNC-Signal (Ho), welches einem Bestimmungskreis der Signalkoordinierungsvorrichtung bereitgestellt wird, und ein Triggersignal (V_T), das durch den Bestimmungskreis ausgegeben wird, veranschaulicht;
7 ein 6 entsprechendes Zeittaktdiagramm ist, das die Nichterzeugung des Triggersignals (V_T), wenn die Zeilenabtaststeuerflanke des ursprünglichen HSYNC-Signals (Ho) nicht mit dem kritischen Impuls überlappt, zeigt;
8 ein Zeittaktdiagramm ist, das ein erstes verzögertes VSYNC-Signal (Vs1) und ein Triggersignal (V_T), welches einer Zeitverzögerungsschleife der Signalkoordinierungsvorrichtung bereitgestellt wird, und ein drittes verzögertes VSYNC-Signal (Vs3), welches durch die Zeitverzögerungsschleife ausgegeben wird, veranschaulicht; und
9 ein Ablaufdiagramm ist, das aufeinanderfolgende Schritte der bevorzugten Ausführungsform des Signalkoordinierungsverfahrens gemäß der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf 1 ist die bevorzugte Ausführungsform einer Signalkoordinierungsvorrichtung 4 gemäß dieser Erfindung geeignet, horizontale und vertikale Synchronisierungssignale von einem Bildverarbeitungssystem 2 wie etwa einer Computerplattform zu koordinieren, und ist gezeigt, daß sie in einer Anzeigevorrichtung 3, die auch einen Bildverarbeitungskreis 5 beinhaltet, ausgeführt ist. Im Betrieb stellt das Bildverarbeitungssystem 2 der Anzeigevorrichtung 3 durch die Leitung 21 ein Bildsignal (Sv), durch die Leitung 22 ein ursprüngliches vertikales Synchronisierungssignal (VSYNC-Signal)(Vo), und durch die Leitung 23 ein ursprüngliches horizontales Synchronisierungssignal (HSYNC-Signal)(Ho) bereit. Der Bildverarbeitungskreis 5 erzeugt auf Grundlage der Signale (Sv), (Vo) und (Ho) anzuzeigende Bilder. Wie im Vorhergehenden erwähnt sollten die Steuerflanken der HSYNC- und VSYNC-Signale (Ho), (Vo) zwischen sich einen Sicherheitszeitraum aufweisen, damit Bildschirmflimmern verhindert wird. Die Signalkoordinierungsvorrichtung 4 ist mit dem Bildverarbeitungssystem 2 und dem Bildverarbeitungskreis 5 gekoppelt und beinhaltet einen Impulserzeugerkreis 41, einen Bestimmungskreis 42 und eine Zeitverzögerungsschleife 43. Jedes der ursprünglichen HSYNC- und VSYNC-Signale (Ho), (Vo) beinhaltet eine Folge von Zeittaktimpulsen, von denen jeder den Bildverarbeitungskreis 5 hinsichtlich der Zeilenabtaststeuerung oder der Halbbildabtaststeuerung durch eine ansteigende Flanke oder eine abfallende Flanke auslöst. Der Veranschaulichung halber wird in der folgenden Beschreibung angenommen, daß die ursprünglichen HSYNC- und VSYNC-Signale (Ho), (Vo) den Bildverarbeitungskreis 5 hinsichtlich der Zeilenabtaststeuerung oder der Halbbildabtaststeuerung durch die ansteigende Flanke der Zeittaktimpulse auslösen.
Der Impulserzeugerkreis 41 ist geeignet, die ursprünglichen VSYNC-Signale (Vo) vom Bildverarbeitungssystem 2 zu empfangen, und ist geeignet, daraus eine Folge von kritischen Impulsen (Vp) zu erzeugen. Jeder der kritischen Impulse (Vp) definiert einen kritischen Zeitraum, der ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke (d. h., der ansteigenden Flanke) eines jeweiligen der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) beginnt. Der Impulserzeugerkreis 41 beinhaltet einen ersten Zeitverzögerungskreis 411, einen zweiten Zeitverzögerungskreis 412, und einen Impulserzeuger 413. Der erste Zeitverzögerungskreis 411 ist geeignet, eine erste Zeitverzögerung in das ursprüngliche VSYNC-Signal (Vo) vom Bildverarbeitungssystem 2 einzubringen, was zu einem ersten verzögerten VSYNC-Signal (Vs1) führt. Der zweite Zeitverzögerungskreis 412 ist mit dem ersten Zeitverzögerungskreis 411 gekoppelt und ist geeignet, eine zweite Zeitverzögerung in das erste zeitverzögerte VSYNC-Signal (Vs1) einzubringen, was zu einem zweiten verzögerten VSYNC-Signal (Vs2) führt. Der Impulserzeuger 413 ist mit dem zweiten Zeitverzögerungskreis 412 und dem Bestimmungskreis 42 gekoppelt und ist geeignet, das ursprüngliche VSYNC-Signal (Vo) vom Bildverarbeitungssystem 2 zu empfangen. Der Impulserzeuger 413 ist geeignet, aus den ansteigenden Flanken der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) die kritischen Impulse (Vp) zum anschließenden Empfang durch den Bestimmungskreis 42 zu erzeugen.
Unter Bezugnahme auf 2 ist gezeigt, daß der erste Zeitverzögerungskreis 411 ein Zweitor-ODER-Gatter 60, einen Widerstand 61 und einen Kondensator 62 beinhaltet. Der Widerstand 61 weist ein erstes Ende, das mit der Leitung 22 zum Empfang des ursprünglichen VSYNC-Signals (Vo) gekoppelt ist, und ein zweites Ende auf. Der Kondensator 62 weist eine erste Klemme, die mit dem zweiten Ende des Widerstands 61 gekoppelt ist, und eine geerdete zweite Klemme auf. Das Zweitor-ODER-Gatter weist zwei Eingangsklemmen 601, 602, die mit dem zweiten Ende des Widerstands 61 gekoppelt sind, und eine Ausgangsklemme 603, aus der das erste verzögerte VSYNC-Signal (Vs1) erhalten wird, auf. Wenn, unter Bezugnahme auf 3, das ursprüngliche VSYNC-Signal (Vo) zum ersten Zeitverzögerungskreis 411 geführt wird, wird die gesamte Wellenform aufgrund der verzögernden Wirkung des Kondensators 62 (d. h. der Lade-Entlade-Wirkung) um einen ersten Zeitverzögerungszeitraum, der nicht kleiner als ein Taktzyklus (T)(d. h., ein Zyklus eines Taktsignals, das in der Anzeigevorrichtung 3 erzeugt wird) ist, verzögert. Der erste Zeitverzögerungszeitraum kann durch Verändern des Widerstands des Widerstands 61 und/oder der Kapazität des Kondensators 62 konfiguriert werden. Somit ist das von der Ausgangsklemme 603 des ODER-Gatters 60 erhaltene erste verzögerte VSYNC-Signal (Vs1) in bezug auf das ursprüngliche VSYNC-Signal (Vo) um den ersten Zeitverzögerungszeitraum verzögert.
Wie in 2 gezeigt ist der zweite Zeitverzögerungskreis 412 mit dem ersten Zeitverzögerungskreis 411 gekoppelt und ist vom Aufbau her mit dem ersten Zeitverzögerungskreis 411 identisch. Der zweite Zeitverzögerungskreis 412 beinhaltet ein Zweittor-ODER-Gatter 65, einen Widerstand 64 und einen Kondensator 66. Der Widerstand 64 weist ein erstes Ende, das zum Empfang des ersten verzögerten VSYNC-Signals (Vs1) mit der Ausgangsklemme 603 des Zweitor-ODER-Gatters 60 des ersten Zeitverzögerungskreises 411 gekoppelt ist, und ein zweites Ende auf. Der Kondensator 66 weist eine erste Klemme, die mit dem zweiten Ende des Widerstands 64 gekoppelt ist, und eine geerdete zweite Klemme auf. Das Zweitor-ODER-Gatter 65 weist zwei Eingangsklemmen 651, 652, die mit dem zweiten Ende des Widerstands 64 gekoppelt sind, und eine Ausgangsklemme 653, aus der das zweite verzögerte VSYNC-Signal (Vs2) erhalten wird, auf. Wenn, unter Bezugnahme auf 4, das erste verzögerte VSYNC-Signal (Vs1) zum zweiten Zeitverzögerungskreis 412 geführt wird, wird die gesamte Wellenform aufgrund der verzögernden Wirkung des Kondensators 66 um einen zweiten Zeitverzögerungszeitraum verzögert. Somit ist das von der Ausgangsklemme 653 des ODER-Gatters 65 erhaltene zweite verzögerte VSYNC-Signal (Vs2) in bezug auf das erste verzögerte VSYNC-Signal (Vs1) um den zweiten Zeitverzögerungszeitraum verzögert.
Durch den oben angeführten ersten bzw. zweiten Zeitverzögerungskreis 411, 412 wird die ansteigende Flanke eines jeden der Zeittaktsignale des zweiten verzögerten VSYNC-Signals (Vs2) in bezug auf die entsprechende ansteigende Flanke eines jeden der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) um ein Zeitintervall verzögert werden, das der Summe des ersten Zeitverzögerungszeitraums und des zweiten Zeitverzögerungszeitraums gleich ist. Dieses Zeitintervall wird in dem Sinn als kritischer Zeitraum bezeichnet, daß eine Bildinstabilität auftreten kann, wenn während dieses Zeitraums die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) erscheint. Demgemäß ist die Funktion des Impulserzeugers 413, aus den ansteigenden Flanken der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) den kritischen Impuls (Vp) für die anschließenden Verwendung durch den Bestimmungskreis 42 zu erzeugen.
Wie in 2 gezeigt beinhaltet der Impulserzeuger 413 ein Exklusiv-ODER-Gatter 67 und ein UND-Gatter 68. Das Exklusiv-ODER-Gatter 67 weist einen ersten Eingang 672, der zum Empfang des ursprünglichen VSYNC-Signals (Vo) vom Bildverarbeitungssystem mit der Leitung 22 gekoppelt ist, einen zweiten Eingang 671, der zum Empfang des zweiten verzögerten VSYNC-Signals (Vs2) mit der Ausgangsklemme 653 des Zweitor-ODER-Gatters 65 des zweiten Zeitverzögerungskreises 412 gekoppelt ist, und einen Ausgang 673 auf. Das UND-Gatter 68 weist einen ersten Eingang 681, der mit dem Ausgang 671 des Exklusiv-ODER-Gatters 67 gekoppelt ist, einen zweiten Eingang 682, der zum Empfang des ursprünglichen VSYNC-Signals (Vo) vom Bildverarbeitungssystem 2 mit der Leitung 22 gekoppelt ist, und einen Ausgang 683, aus dem die kritischen Impulse (Vp) erhalten werden, auf. Wenn, unter Bezugnahme auf 5, das ursprüngliche VSYNC-Signal (Vo) und das zweite verzögerte VSYNC-Signal (Vs2) zum Exklusiv-ODER-Gatter 67 geführt werden, wird am Ausgang 673 des Exklusiv-ODER-Gatters 67 ein hohes Logikpotential erzeugt werden, wenn nur eines der Signale (Vo), (Vs2) einen hohen Logikzustand aufweist. Mit anderen Worten wird am Ausgang 673 des Exklusiv-ODER-Gatters 67 ein niedriges Logikpotential erzeugt werden, wenn die Signale (Vo), (Vs2) den gleichen niedrigen Logikzustand oder hohen Logikzustand aufweisen. Daher wird das hohe Logikpotential nur dann ausgegeben werden, wenn das ursprüngliche VSYNC-Signals (Vo) und das zweite verzögerte VSYNC-Signal (Vs2) unterschiedliche Logikzustände aufweisen, was mit dem Zeitintervall zwischen den Logikzustandsübergängen der ansteigenden Flanken aufeinanderfolgender Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) übereinstimmt. Eine Folge von Zeitimpulsen, die durch diese unterbrochenen Zeitintervalle gebildet werden, werden dem ersten Eingang 681 des UND-Gatters 68 bereitgestellt, damit ein logischer UND-Vorgang mit den Zeittaktimpulsen des am zweiten Eingang 682 empfangenen ursprünglichen VSYNC-Signals (Vo) durchgeführt wird, um zu den kritischen Impulsen (Vp) zu führen, die der Zeitverzögerung zwischen den Logikzustandsübergängen der ansteigenden Flanken aufeinanderfolgender Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) entsprechen. Die kritischen Impulse (Vp) werden dann dem Bestimmungskreis 42 bereitgestellt. Fachleuten wird einleuchten, daß anstelle dessen in der Signalkoordinierungsvorrichtung dieser Erfindung der Zeitraum zwischen Logikzustandsübergängen der abfallenden Flanken aufeinanderfolgender Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) gewählt werden kann.
Da die kritischen Impulse (Vp) kritische Zeiträume darstellen, die ab den Logikzustandsübergängen der ansteigenden Flanken der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) beginnen, besteht die Möglichkeit, daß Bildschirmflimmern auftreten wird, wenn die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) mit einem beliebigen der kritischen Impulse überlappt. Somit dient der Bestimmungskreis 42 zur Bestimmung, ob die ansteigende Flanke eines jeglichen der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) in einen jeglichen der kritischen Zeiträume fällt.
Wie in 2 gezeigt beinhaltet der Bestimmungskreis 42 ein Zeitverzögerungsflipflop 69 wie etwa ein D-Flipflop und ein Zweitor-ODER-Gatter 70. Das Zweitor-ODER-Gatter 70 weist einen ersten Eingang 702, der mit dem Ausgang 683 des UND-Gatters 68 des Impulserzeugers 413 gekoppelt ist, um die kritischen Impulse zu empfangen, einen zweiten Eingang 701 und einen Ausgang 703 auf. Das Flipflop 69 weist einem Signaleingang (D), der mit dem Ausgang 703 des ODER-Gatters 70 gekoppelt ist, um von diesem die kritischen Impulse (Vp) zu empfangen, einen Takteingang (CLK), der mit der Leitung 23 gekoppelt ist, um das ursprüngliche HSYNC-Signal (Ho) vom Bildverarbeitungssystem 2 zu empfangen, und einen Ausgang (Q), der mit der Zeitverzögerungsschleife 43 gekoppelt ist, um der Zeitverzögerungsschleife 43 ein Triggersignal (V_T) bereitzustellen, und ferner mit dem zweiten Eingang 701 des ODER-Gatters 70 gekoppelt ist, so daß das Triggersignal (V_T) zum Signaleingang (D) des Flipflop 69 zurückgeführt wird, auf. Wenn durch das Flipflop 69 die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) am Takteingang (CLK) empfangen wird, und wenn der Signaleingang (D) des Flipflop 69 aufgrund des Vorhandenseins eines der kritischen Impulse (Vp) vom Impulserzeuger 413 gleichzeitig ein hohes Logikpotential vom ODER-Gatter 70 empfängt, wird der Ausgang (Q) des Flipflop 69 ein Hochlogik-Triggersignal (V_T) erzeugen, das von der Zeitverzögerungsschleife 43 empfangen wird. Da das ODER-Gatter 70 das Hochlogik-Triggersignal (V_T) zum Signaleingang (D) des Flipflop 69 zurückführt, wird der hohe Logikzustand des Triggersignals (V_T) am Ausgang (Q) des Flipflop 69 beibehalten werden.
Wenn, unter Bezugnahme auf 6, der Bestimmungskreis 42 die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) feststellt und ferner das gleichzeitige Vorhandensein eines der kritischen Impulse (Vp) feststellt, wird das Hochlogik-Triggersignal (V_T) erzeugt werden. Da das Hochlogik-Triggersignal (V_T) zum Bestimmungskreis 42 zurückgeführt wird, wird der Bestimmungskreis 42 den hohen Logikzustand des Triggersignals (V_T) beibehalten, d. h. wird das Hochlogik-Triggersignal (V_T) gehalten, wenn die ansteigende Flanke des nächsten Zeittaktimpulses des ursprünglichen HSYNC-Signals (Ho) einlangt. Mit anderen Worten wird der Bestimmungskreis 42 das Hochlogik-Triggersignal (V_T) fortwährend ausgeben, wenn die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) einmal in einen der kritischen Zeiträume fällt. Andererseits wird der Bestimmungskreis 42 das Hochlogik-Triggersignal (V_T) nicht ausgeben, solange die ansteigende Flanke eines jeden der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) wie in 7 gezeigt nicht mit irgendeinem der kritischen Impulse (Vp) zusammenfällt.
Wie in 1 gezeigt empfängt die Zeitverzögerungsschleife 43 das erste verzögerte VSYNC-Signal (Vs1) und das Triggersignal (V_T) und bringt nach dem Empfang des Hochlogik-Triggersignals (V_T) vom Bestimmungskreis 42 eine dritte Zeitverzögerung in das erste verzögerte VSYNC-Signal (Vs1) ein, um zu veranlassen, daß der kritische Zeitraum eines der Zeittaktimpulse des ursprünglichen VSYNC-Signals (Vo) nach der ansteigenden Flanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) erscheint. Andererseits wird die Zeitverzögerungsschleife 43 dem ersten verzögerten VSYNC-Signal (Vs1) gestatten, hindurchzugehen, wenn die Zeitverzögerungsschleife 43 das Hochlogik-Triggersignal (V_T) vom Bestimmungskreis 42 noch zu empfangen hat.
Die Zeitverzögerungsschleife 43 beinhaltet eine Schalteinheit 431 und einen dritten Zeitverzögerungskreis 432. Unter erneuter Bezugnahme auf 2 beinhaltet die Schalteinheit 431 einen Transistor 71, der eine Basis 711, die durch einen Widerstand 72 mit dem Ausgang (Q) des Flipflop 69 des Bestimmungskreises 42 gekoppelt ist, um das Triggersignal (V_T) zu empfangen, einen geerdeten Emitter 713 und einen Kollektor 712 aufweist. Der dritte Zeitverzögerungskreis 432 weist einen Aufbau auf, der den im Vorhergehenden beschriebenen ersten und zweiten Zeitverzögerungskreisen 411, 412 entspricht, und beinhaltet ein Zweitor-ODER-Gatter 74, einen Widerstand 73 und einen Kondensator 75. Der Widerstand 73 weist ein erstes Ende, das mit der Ausgangsklemme 603 des Zweitor-ODER-Gatters 60 des ersten Zeitverzögerungskreises 411 gekoppelt ist, um das erste verzögerte VSYNC-Signal (Vs1) zu empfangen, und ein zweites Ende auf. Der Kondensator 75 weist eine erste Klemme, die mit dem zweiten Ende des Widerstands 73 gekoppelt ist, und eine zweite Klemme, die mit dem Kollektor 712 des Transistors 71 der Schalteinheit 431 gekoppelt ist, auf. Das Zweitor-ODER-Gatter 74 weist zwei Eingangsklemmen 741, 742, die mit dem zweiten Ende des Widerstands 73 gekoppelt sind, und eine Ausgangsklemme 743 auf.
Wenn die Basis 711 des Transistors 71 das Triggersignal (V_T) noch zu empfangen hat, leitet der Transistor 71 nicht, d. h. ist die Schalteinheit 431 deaktiviert. Zu dieser Zeit kann die Verzögerungsfunktion des dritten Zeitverzögerungskreises 432 als abgeschaltet betrachtet werden, da der Kondensator 75 des dritten Zeitverzögerungskreises 432 nicht geerdet ist, so daß das erste verzögerte VSYNC-Signal (Vs1) durch die Ausgangsklemme 743 des Zweitor-ODER-Gatters 74 an den Bildverarbeitungskreis 5 ausgegeben werden wird. In der Praxis ergibt sich ein geringfügiger Zeitunterschied wie etwa 9 Nanosekunden zwischen den Eingangs- und Ausgangssignalen des dritten Zeitverzögerungskreises 432, wenn der Kondensator 75 nicht geerdet ist, da das erste verzögerte VSYNC-Signal (Vs1) vor dem Empfang durch den Bildverarbeitungskreis 5 dennoch durch den dritten Zeitverzögerungskreis 432 verlaufen muß. Der geringfügige Zeitunterschied ist jedoch verglichen mit der dritten Zeitverzögerung von etwa 90 Nanosekunden, die auftritt, wenn der Kondensator 75 geerdet ist, unwesentlich. In dieser Ausführungsform können die kritischen Impulse (Vp) als einen Zeitraum vor und nach den ansteigenden Flanken der entsprechenden Zeittaktimpulse des ersten verzögerten VSYNC-Signals (Vs1) überspannend betrachtet werden, da das VSYNC-Signal das an den Bildverarbeitungskreis 5 ausgegeben wird, das erste verzögerte VSYNC-Signal (Vs1) nach dem Durchgang durch den dritten Zeitverzögerungskreis 432 ist.
Wenn die Basis 711 des Transistors 71 andererseits das Hochlogik-Triggersignal (V_T) empfängt, leitet der Transistor 71, d. h., ist die Schalteinheit 431 aktiviert. Der Kondensator 75 ist daher durch den Kollektor 712 und den Emitter 713 des Transistors 71 geerdet, so daß der dritte Zeitverzögerungskreis 732 die Zeitverzögerungsfunktion bereitstellen wird. Wie in 8 gezeigt wird die dritte Zeitverzögerung von etwa 90 Nanosekunden in das erste verzögerte VSYNC-Signal (Vs1) eingebracht, was zu einem dritten verzögerten VSYNC-Signal (Vs3) führt, das dem Bildverarbeitungskreis 5 bereitgestellt wird. Auf diese Weise erscheinen die kritischen Impulse (Vp) nach den ansteigenden Flanken der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) und wird ein Zeitraum, der nicht geringer als jener eines kritischen Zeitraums ist, die kritischen Impulse (Vp) von den ansteigenden Flanken der entsprechenden Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) trennen. Daher werden unter diesen Umständen die ansteigenden Flanken der Zeittaktimpulse des dritten verzögerten VSYNC-Signals (Vs3) und die ansteigenden Flanken der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) sogar dann nicht in der Reihenfolge ihres Auftretens wechseln, wenn Frequenzschwankungen auftreten, so daß Bildschirmflimmerm vermieden wird.
Zusammengefaßt wird in dieser Ausführungsform, wenn die Anzeigevorrichtung 3 die Signale (Sv), (Vo) und (Ho) vom Bildverarbeitungssystem 2 empfängt, das ursprüngliche VSYNC-Signal (Vo) durch die Signalkoordinierungsvorrichtung 4 verarbeitet, um mit dem ursprünglichen HSYNC-Signal (Ho) abgestimmt zu werden, bevor es an den Bildverarbeitungskreis 5 ausgegeben wird. Durch den Vorgang der Signalkoordinierung weisen die ansteigenden Flanken der aufeinanderfolgenden Zeittaktimpulse des VSYNC-Signals (Vs1 oder Vs3) und des ursprünglichen HSYNC-Signals (Ho), die durch den Bildverarbeitungskreis 5 empfangen werden, einen dazwischen aufrechterhaltenen Sicherheitszeitraum auf, damit das Auftreten von Bildschirmflimmern vermieden wird. Unter Bezugnahme auf 9 ist das Folgende eine Beschreibung des Signalkoordinierungsverfahrens, das durch die Vorrichtung 4 dieser Erfindung durchgeführt wird.
Zuerst bildet der Impulserzeugerkreis 41 in Schritt 81 auf die oben beschriebene Weise kritische Impulse (Vp), die ansteigenden Flanken von Zeittaktimpulsen des ursprünglichen VSYNC-Signals (Vo) entsprechen.
Dann bestimmt der Bestimmungskreis 42 in Schritt 82, ob die ansteigende Flanke eines der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) mit irgendeinem der kritischen Impulse (Vp) zusammenfällt, d. h., in irgendeinem der kritischen Zeiträume erscheint. Im positiven Fall wird das Hochlogik-Triggersignal (V_T) an die Zeitverzögerungsschleife 43 ausgegeben und geht der Ablauf zu Schritt 83 über. Andernfalls wird die Zeitverzögerungsfunktion der Zeitverzögerungsschleife 43 nicht aktiviert und ist das VSYNC-Signal, das dem Bildverarbeitungskreis 5 bereitgestellt wird, das erste verzögerte VSYNC-Signal (Vs1).
In Schritt 83 wird die Zeitverzögerungsfunktion aktiviert, wenn die Zeitverzögerungsschleife 43 das Hochlogik-Triggersignal (V_T) empfängt, so daß eine dritte Zeitverzögerung von etwa 90 Nanosekunden in das erste verzögerte VSYNC-Signal (Vs1) eingebracht werden wird, was zum dritten verzögerten VSYNC-Signal (Vs3) führt, das dem Bildverarbeitungskreis 5 bereitgestellt wird. Da die ansteigenden Flanken der Zeittaktimpulse des dritten verzögerten VSYNC-Signals (Vs3) einen Sicherheitszeitraum in bezug auf die ansteigenden Flanken der Zeittaktimpulse des ursprünglichen HSYNC-Signals (Ho) aufrechterhalten, wird somit das Problem des Bildschirmflimmerns vermieden.
Es sollte hier angemerkt werden, daß es für Fachleute auch durchführbar ist, das ursprüngliche HSYNC-Signal (Ho) anstelle des ursprünglichen VSYNC-Signals (Vo) zu verzögern, um eine Signalkoordinierung zum Zwecke des Vermeidens von Bildschirmflimmern zu erzielen.

Claims

Verfahren zum Koordinieren horizontaler und vertikaler Synchronisierungssignale (Ho, Vo), wobei jedes der horizontalen und vertikalen Synchronisierungssignale (Ho, Vo) eine Folge von Zeittaktimpulsen beinhaltet, jeder der Zeittaktimpulse des horizontalen Synchronisierungssignals (HSYNC-Signals)(Ho) eine Zeilenabtaststeuerflanke aufweist, und jeder der Zeittaktimpulse des vertikalen Synchronisierungssignals (VSYNC-Signals)(Vo) eine Halbbildabtaststeuerflanke aufweist, wobei das Verfahren durch folgendes gekennzeichnet ist: a) Definieren eines kritischen Zeitraums, der für jeden der Zeittaktimpulse des VSYNC-Signals (Vo) ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke beginnt; und b) Feststellen, ob die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals (Vo) erscheint, Erzeugen eines Triggersignals (V_T), wenn festgestellt wurde, dass die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals (Vo) erscheint, Einbringen einer Zeitverzögerung in das VSYNC-Signal (Vo) nach Empfang des Triggersignals (V_T), wodurch veranlaßt wird, daß der kritische Zeitraum des einen der Zeittaktimpulse des VSYNC-Signals (Vo) nach der Zeilenabtaststeuerflanke des einen der Zeittaktimpulse des HSYNC-Signals (Ho) erscheint.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in Schritt b) die Zeitverzögerung aufrechterhalten wird, wenn sie in das VSYNC-Signal (Vo) eingebracht ist.
Vorrichtung (4) zum Koordinieren horizontaler und vertikaler Synchronisierungssignale (Ho, Vo), wobei jedes der horizontalen und vertikalen Synchronisierungssignale (Ho, Vo) eine Folge von Zeittaktimpulsen beinhaltet, jeder der Zeittaktimpulse des horizontalen Synchronisierungssignals (HSYNC-Signals)(Ho) eine Zeilenabtaststeuerflanke aufweist, und jeder der Zeittaktimpulse des vertikalen Synchronisierungssignals (VSYNC-Signals)(Vo) eine Halbbildabtaststeuerflanke aufweist, wobei die Vorrichtung (4) durch folgendes gekennzeichnet ist: einen Impulserzeugerkreis (41), der geeignet ist, das VSYNC-Signal (Vo) zu empfangen, und geeignet ist, daraus mehrere kritische Impulse (Vp) zu erzeugen, wobei jeder der kritischen Impulse (Vp) einen kritischen Zeitraum definiert, der ab einem Logikzustandsübergang der Halbbildabtaststeuerflanke eines jeweiligen der Zeittaktimpulse des VSYNC-Signals (Vo) beginnt; einen Bestimmungskreis (42), der geeignet ist, das HSYNC-Signal (Ho) zu empfangen, und elektrisch mit dem Impulserzeugerkreis (41) gekoppelt ist, um daraus die kritischen Impulse (Vp) zu empfangen, wobei der Bestimmungskreis (42) nach der Feststellung, daß die Zeilenabtaststeuerflanke eines der Zeittaktimpulse des HSYNC-Signals (Ho) während des kritischen Zeitraums eines der Zeittaktimpulse des VSYNC-Signals (Vo) erscheint, ein Triggersignal (VT) erzeugt; und eine Zeitverzögerungsschleife (43), die elektrisch mit dem Impulserzeugerkreis (41) und dem Bestimmungskreis (42) gekoppelt ist, wobei die Zeitverzögerungsschleife (43) geeignet ist, nach dem Empfang des Triggersignals (VT) vom Bestimmungskreis (42) eine Zeitverzögerung in das VSYNC-Signal (Vo) einzubringen, um zu veranlassen, daß der kritische Zeitraum des einen der Zeittaktimpulse des VSYNC-Signals (Vo) nach der Zeilenabtaststeuerflanke des einen der Zeittaktimpulse des HSYNC-Signals (Ho) erscheint.
Vorrichtung (4) nach Anspruch 3, dadurch gekennzeichnet, daß der Impulserzeugerkreis (41) einen ersten Zeitverzögerungskreis (411) beinhaltet, der geeignet ist, eine erste Zeitverzögerung in das VSYNC-Signal (Vo) einzubringen, was zu einem ersten verzögerten VSYNC-Signal (Vs1) führt.
Vorrichtung (4) nach Anspruch 4, dadurch gekennzeichnet, daß der erste Zeitverzögerungskreis (411) folgendes beinhaltet: einen Widerstand (61) der ein erstes Ende zum Empfang des VSYNC-Signals (Vo) und ein zweites Ende aufweist; einen Kondensator (62), der eine erste Klemme, die mit dem zweiten Ende des Widerstand (61) gekoppelt ist, und eine geerdete zweite Klemme aufweist; und ein Zweitor-ODER-Gatter (60), das zwei Eingangsklemmen (601, 602), die mit dem zweiten Ende des Widerstands (61) gekoppelt sind, und eine Ausgangsklemme (603), aus der das erste verzögerte VSYNC-Signal (Vs1) erhalten wird, aufweist.
Vorrichtung (4) nach Anspruch 4, dadurch gekennzeichnet, daß der Impulserzeugerkreis (41) ferner einen zweiten Zeitverzögerungskreis (412) beinhaltet, der mit dem ersten Zeitverzögerungskreis (411) gekoppelt ist und geeignet ist, eine zweite Zeitverzögerung in das erste verzögerte VSYNC-Signal (Vs1) einzubringen, was zu einem zweiten verzögerten VSYNC-Signal (Vs2) führt.
Vorrichtung (4) nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Zeitverzögerungskreis (412) folgendes beinhaltet: einen Widerstand (64), der ein erstes Ende, das mit dem ersten Zeitverzögerungskreis (411) gekoppelt ist, um das erste zeitverzögerte VSYNC-Signals (Vs1) zu empfangen, und ein zweites Ende aufweist; einen Kondensator (66), der eine erste Klemme, die mit dem zweiten Ende des Widerstands (64) gekoppelt ist, und eine geerdete zweite Klemme aufweist; und ein Zweitor-ODER-Gatter (65), das zwei Eingangsklemmen (651, 652), die mit dem zweiten Ende des Widerstands (64) gekoppelt sind, und eine Ausgangsklemme (653), aus der das zweite verzögerte VSYNC-Signal (Vs2) erhalten wird, aufweist.
Vorrichtung (4) nach Anspruch 6, dadurch gekennzeichnet, daß der Impulserzeugerkreis (41) ferner einen Impulserzeuger (41) beinhaltet, der mit dem zweiten Zeitverzögerungskreis (412) und dem Bestimmungskreis (42) gekoppelt ist und geeignet ist, das VSYNC-Signal (Vo) zu empfangen, wobei der Impulserzeuger (413) geeignet ist, aus den Halbbildabtaststeuerflanken der Zeittaktimpulse des VSYNC-Signals (Vo) und des zweiten verzögerten VSYNC-Signals (Vs2) die kritischen Impulse (Vp) zu erzeugen.
Vorrichtung (4) nach Anspruch 8, dadurch gekennzeichnet, daß der Impulsgenerator (413) folgendes beinhaltet: ein Exklusiv-ODER-Gatter (67), das einen ersten Eingang (672) zum Empfangen des VSYNC-Signals (Vo), einen mit dem zweiten Zeitverzögerungskreis (412) gekoppelten zweiten Eingang (671) zum Empfangen des zweiten verzögerten VSYNC-Signals (Vs2) und einen Ausgang (673) aufweist; und ein UND-Gatter (68), das einen ersten Eingang (681), der mit dem Ausgang (673) des Exklusiv-ODER-Gatters (67) gekoppelt ist, einen zweiten Eingang (682) zum Empfangen des VSYNC-Signals (Vo) und einen Ausgang (683), aus dem die kritischen Impulse (Vp) erhalten werden, aufweist.
Vorrichtung (4) nach Anspruch 3, dadurch gekennzeichnet, daß der Bestimmungskreis (42) ein Flipflop (69) beinhaltet, das einen Signaleingang (D) zum Empfang der kritischen Impulse (Vp), einen Takteingang (CLK) zum Empfang des HSYNC-Signals (Ho) und einen Ausgang (Q), der mit der Zeitverzögerungsschleife (43) gekoppelt ist, um der Zeitverzögerungsschleife das Triggersignal (VT) bereitzustellen, aufweist.
Vorrichtung (4) nach Anspruch 10, dadurch gekennzeichnet, daß das Triggersignal (VT) zum Signaleingang (D) des Flipflop (69) zurückgeführt wird.
Vorrichtung (4) nach Anspruch 11, dadurch gekennzeichnet, daß der Bestimmungskreis (42) ferner ein Zweitor-ODER-Gatter (70) beinhaltet, das einen ersten Eingang (702) zum Empfangen der kritischen Impulse (Vp), einen zweiten Eingang (701), der mit dem Ausgang (Q) des Flipflop (69) gekoppelt ist, und einen Ausgang (703), der mit dem Signaleingang (D) des Flipflop (69) gekoppelt ist, aufweist.
Vorrichtung (4) nach Anspruch 4, dadurch gekennzeichnet, daß die Zeitverzögerungsschleife (43) dem ersten verzögerten VSYNC-Signals (Vs1) gestattet, hindurchzugehen, wenn die Zeitverzögerungsschleife (43) das Triggersignal (VT) vom Bestimmungskreis (42) noch zu empfangen hat.
Vorrichtung (4) nach Anspruch 13, dadurch gekennzeichnet, daß die Zeitverzögerungsschleife folgendes beinhaltet: eine Schalteinheit (431), die mit dem Bestimmungskreis (42) gekoppelt ist und durch das Triggersignal (VT) aktiviert wird; und einen dritten Zeitverzögerungskreis (432), der mit dem Impulserzeugerkreis (41) gekoppelt ist und mit der Schalteinheit (431) verbunden und dadurch betrieben wird, damit er geeignet ist, eine dritte Zeitverzögerung in das erste verzögerte VSYNC-Signal (Vs1) einzubringen, wenn die Schalteinheit (431) aktiviert ist.
Vorrichtung (4) nach Anspruch 14, dadurch gekennzeichnet, daß der dritte Zeitverzögerungskreis (432) folgendes beinhaltet: einen Widerstand (73), der ein erstes Ende zum Empfangen des ersten verzögerten VSYNC-Signals (Vs1) und ein zweites Ende aufweist; einen Kondensator (75), der eine erste Klemme, die mit dem zweiten Ende des Widerstands (73) gekoppelt ist, und eine zweite Klemme, die mit der Schalteinheit (431) gekoppelt ist, aufweist; und ein Zweitor-ODER-Gatter (74), das zwei Eingangsklemmen (741, 742), die mit dem zweiten Ende des Widerstands (73) gekoppelt sind, aufweist.
Vorrichtung (4) nach Anspruch 15, dadurch gekennzeichnet, daß die Schalteinheit (431) einen Transistor (71) beinhaltet, der eine Basis (711), die mit dem Bestimmungskreis (42) gekoppelt ist, um das Triggersignal (VT) zu empfangen, einen geerdeten Emitter (713) und einen Kollektor (712), der mit dem Kondensator (75) des dritten Zeitverzögerungskreises (432) gekoppelt ist, aufweist.