CN1040602C - 同步电路 - Google Patents

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Abstract

锁相环路10再生同步信号。计数器36计数可调的和固定的时距。触发器38产生同步脉冲。计数器12以视频信号的同步分量为准连续测量同步脉冲与输入脉冲之相位差以产生周期校正值来控制可调时距的真正下一时距宽度并在固定时距终点复位。环路滤波器网路包括累加器16、18、20、第一定比器22、求和器24、第二定比器26。复用器30响应同步脉冲在周期校正值与一常数值间选择作为决定何时复位计数器的输出值。

Description

本发明涉及用以自视颊信号恢复或再生同步信号的电路领域，具体涉及数字式水平相位锁相环电路。
锁相环路用在电视接收机中，用以产生与一输入视颊信号的水平同步分量同步的本机水平同步信号。锁相环路通常都包括一个用以再生同步信号的压控振荡器、一个用以将再生同步信号的相位与输入信号比较并产生一个误差或校正信号的相位检测器，以及一个用以产生该振荡器用的控制电压的低通滤波器。数字式锁相环路中的相位检测器及振荡器均可由时钟驱动的计数器实施。该滤波器可由锁存器、累加器、求和电路以及乘法器的组合电路来实施。数字式锁相环路的精确度部分地取决于测量相位误差和控制该振荡器频率时的数字计算的分辨率。该分辨率又是驱动计数器的时钟频率以及执行可表示时钟周期分数的计算的数字电路(如果有的话)的容量的函数。一般而言，数字式锁相环路的复杂性为再生同步信号所需精确度的函数。
在某些应用中需要高的时钟频率和在时钟周期分数范围以内高的精确度。这会使由于追踪输入信号所用的较高分辨率在定时或相位上产生的颤动减至最小。在另一些应用中可要求较低的精确度，虽然使颤动减至最小仍保持为一项重要设计条件。在例如“画中画”的一些类型的视频显示器中，要采用可供辅助的或较小的插入画面用的全部视频信息可能不切实际。这里可能有太多的视颊信息而在可使用的较小面积中不适配。在这些情形中，视颊信息要被再取样。举例说吧，可使用视频信息仅为1/16而已。这就是说，使用较少的水平行，而且在每行上很少的信息被使用。这种再取样信息的显示在水平同步信号再生时可容许较低的精确度，并且对于这种情况，由一种有发明性的装置能够实施不太复杂数字式同步电路。即使如此，仍须将颤动减至最小。
同步电路可通过产生与一信号的两个局部周期(或脉冲部分)相对应的两个时距来重构或恢复同步信号。将这两个局部周期(或脉冲部分)合并，以构成再生信号。许多数字式同步系统都要调整每个时距的宽度，因而，调节每个局部周期(或脉冲部分)，以期达到最大的精确度。这种技术要求响应重构信号的每个周期的每个相位测量来调整两个时距(或局部周期)，因此，需要一个电路组，用以处理相位测量以及调整用来实施此种振荡器的计数器。
可极便于提供时钟速率的信号是以彩色副载波频率fsc、尤其是以4×fsc的频率为基础的。在4×fsc时大约为14.3兆赫的910个时钟脉冲周期的时距与NTSC制的一个传统式视颊信号之水平同步分量的标称周期。
由各种有发明性的装置所揭示的同步电路均在一个时钟周期的再生同步信号中提供了低微颤动，并以一个时钟周期的精确度操作，其中的时钟速率方便地为4×fsc。这种同步电路特别适合用于恢复再取样的视频信号中的水平同步信号，尽管该电路用于一个时钟周期的精确度足够的任何情况下。况且，即使那里的输入视颊的同步信号只由例如最高有效比特的单一比特所代表，但仍可达到该精确度。
因此，本发明的目的是提供响应输入脉冲源的同步脉冲发生器电路。
依据一个有发明性的装置，水平同步信号用两个局部周期(或脉冲部分)再生，但这两个局部周期(或脉冲部分)中只有一个是可调整的；而另一局部周期(或脉冲部分)则是恒定的。举例说吧，在NTSC制中，这个恒定的局部周期(或脉冲部分)由4×fsc时的455个时钟周期的时距来设定的。这是一个水平同步信号标称周期的一半数值。
依据另一个有发明性的装置，相位测量是在对应于该视频信号同步分量的输入脉冲与每个再生同步脉冲中只有一个局部周期(或脉冲部分)之间进行。可调整的局部周期的后沿例如可为相位测量的定时沿。
每次相位测量均会产生周期校正值的计算，用以改变可调整局部周期(或脉冲部分)的时距。依据再一个有发明性的装置，与相位测量有关的周期校正值的每次计算均在恒定的局部周期(或脉冲部分)的终点后开始，并在可调整的局部周期(或脉冲部分)的终点处结束。所以，每个周期校正值均控制了与界定该局部周期(或脉冲部分)的可调整的时距紧跟的下一个时距。在这一方面应该理解，若无需周期校正，则适当的调节可以具有与前一个局部周期完全相同的宽度。虽然每个同步脉冲的一个局部周期均可调整，但不需要就每个连续同步脉冲都必要改变它。
依据这些及其他的有发明性的装置，同步电路用于使颤动减至最少，其方法是使由于进行相位测量而在一个相位测量与振荡器新周期之间产生的迟延减至最小。实际的迟延包括相位检测器所见到(亦即所处理的)的一个新振荡器周期的全部作用所需要的全部时间。该延迟在各种情况下，均只是相锁环路的一个输出周期而已，它对应于再生同步信号的一个周期。
依据这些及其他有发明性装置，同步电路包括：第一装置，用以产生恒定的和可调的脉冲部分；第二装置，响应第一装置用以产生具有包括恒定的和可调的脉冲部分的多个连续组所限定周期的同步脉冲；以及第三装置，用以通过测量同步脉冲的连续脉冲与输入脉冲的连续脉冲之间的相位差来产生周期校正值，以供控制可调节的脉波部分。每个周期校正值都与每个相位差有关并控制可调脉冲部分。
第一装置可包括：求和装置，用以确定周期校正值与一恒定值的差值；计数装置，以时钟速率操作；以及比较装置，用以产生输出信号以便每当计数装置的输出值等于该差值时将计数装置复位。第二装置可包括双稳态装置，该双稳态装置的输出在每一个恒定的和可调的脉冲部分的终点改变状态。第三装置测量同步脉波中的可调脉冲部分的连续部分与输入脉冲之间的相位差。第三装置可包括一个上/下计数器，在输入脉冲期间进行计数响应同步脉冲电平进行上/下计数，以及响应与恒定脉冲部分的终点相对应的每一同步脉冲沿而复位。
同步电路的环路低通滤波器可包括一个网络，用以产生加权的周期校正值，以便更精确地补偿视频信号的输入同步分量周期中的短期及长期变化，而不增加处理每次相位测量的迟延。该网络可包括：一个累积器，用以累加相位差测量值，作为运转和值；一个求和器，用以将每个累加的运转和值与每个连续加权相位差测量值相加，以限定所调整的相位差测量值，以及定比电路，用以对相位差测量值及运转和值对所调整相位差测量值的相对贡献加权。可限制累加运转和值及周期校正值的范围。
图1示出根据本发明多方面而实施为一个数字式水平相位锁相环路的一个同步电路的方框图；
图2示出用以说明图1所示锁相环电路响应一输入信号的步级函数相移而操作的第一定时图；
图3(a)，3(b)及3(c)示出为用以说明图1所示锁相环电路响应一输入信号的频率变化而操作的第二和复合定时图；
图4示出用以说明图2的定比电路26操作的图解；
图5示出包含图1所示同步电路的视频处理电路的方框图。
兹将依据本发明的诸多方面并实施为一个数字式水平相位锁相环路10的一个同步电路以方框图形式示于图1中。电路10包括按照构成一锁相环路亦即相位检测器、低通滤波器及压控制振荡器诸元件的原理的数字式实施方案。
该电路的目的是从一输入视频信号再生(或恢复)一个水平同步信号。线39上的再生同步信号就是触发器38的Q端输出。这个再生同步信号不仅是闭合该锁相环路的输出信号，而且是该电路中的几个元件用的控制信号。这个再生同步信号是脉冲产生电路40的输入，电路40在线41上产生图2中表示为脉冲40的复位脉冲。再生同步信号还是锁存器14及20的负载或固定的控制信号，以及是复用器(MUX)30用的输入选择控制信号。
上/下计数器12构成一个相位检测器，将线39上的再生同步信号的相位与线11上例如来自视频信号源的水平同步信号的输入信号相比较。兹将这些信号表示在图2中并分别标示为Q(F/F38)及SYNC。Q(F/F38)的从正到负的跳跃就是期望在此SYNC脉冲期间发生的可调定时沿。该计数器12被允许操作，以在SYNC脉波期间进行计数。在此计数器被允许操作时，如果Q(F/F38)是一逻辑“高”(逻辑“1”)，则计数器向上计数如果Q(F/F38)是一逻辑“低”(逻辑“0”)，则往下计数。因此，计数器的输出是对SYNC脉冲内可调定时沿的相对相位或位置的测定。计数器12以线13上的时钟信号输入所确定的时钟速率来计数。时钟速率就是所示例的实施例中的4×fsc颊率。
计数器12增益为2。若这些信号是同相的，则上计数等于下计数，以及输出为净值，亦即，为零。若相位测量偏离一个时钟周期，例如，就输出波形迟后输入而言，将使上计数加1，而下计数减1。其净输出将为+2，为相位差的两倍。若相位测量偏离三个时钟周期，例如，就输出波形领先输入而言，则上计数减3，而下计数加3。其净输出将为-6，为相位差的两倍。
计数器12的输出是锁存器14的输入。在再生同步信号的每一从低到高的跳变沿处，均将计数装入锁存器14中。这个从低到高的跳变沿都对应于恒定脉冲部分(或时距)的终点。亦可将锁存器14视为通至构成低通滤波器的网路的输入缓冲器。锁存器14的输出为求和电路16的一个输入。求和电路16之输出则为限制器18的输入，该限制器将求和电路16的绝对值限定在图中所示数值上。限制器18的输出为通至锁存器20的输入。并在再生同步信号的同一个从低到高的跳变沿处将限制器18的输出计数装入锁存器20中。锁存器20的输出为求和电路16的第二输入。求和电路16、限制器18及锁存器20构成一个累加器，用以保持原始相位测量值之运转和值。运转和值的范围由限制器18的规定而所确定。低通滤波器网络中的这一部分追踪输入脉冲频率中的长期变化，如参照图3(a)至3(c)更详细描述的。
锁存器14的输出也是定比电路22的输入。在图示的实施例中定比电路22将锁存器14中的计数值乘以8。定比电路22的输出是求和电路24的一个输入。限制器18的输出(亦即累积运转和值或长期偏离因数)是求和电路24的第二输入。包含定比电路22的信号路径追踪暂态或短期相位偏差，如参照图2更详细解示的。将这两因数在求和电路24中相加而结合。将暂态响应通过在定比电路22中乘以8以更重地加权。
应知其他的定比电路配置均可达成相同结果。图1所示定比电路22及26对于锁存器14中的数值的净结果作乘法，亦即，“8”ד1/64”＝“1/8”。对限制器18中的数值的净结果乘以“1/64”。举例说吧，作为一个替换，假定代之以将定比电路26放在限制器18的输出与求和器24的输入之间以及求和器24的输出就是限制器28的输入。若将定比电路22的定比因数变为“1/8”，则环路滤波器的净结果将会相同。锁存器14中的数值乘以“1/8”以及限制器18中的数值乘以“1/64”。许多不同配置都可行，其中设置了多个用以对相位差测量值及运转和值对已调整相位差测量值的相对贡献加权的定比电路。
这种环路滤波器具有很多优点。第一，锁相环响应暂态偏差比响应长期偏差更快，但由于限制器18中的累积数值的结果，锁相环路仍能足以免除噪声；第二，即便根本没检测到 SYNC脉冲，该结果与“0”的相位测量比较将毫无不同。换句话说，在一个或多个 SYNC脉冲不存在时，相锁环将会依据限制器18中所累积的长期偏差因数而持续再生同步信号，这将足以逼近一直到重新建立同步检测；第三，通过改变定比电路22的因数可易于调整短期及长期追踪的相对加权因数。
求和电路24的输出是定比电路26的输入，该定比电路对已加权的计数乘以“1/64”。因数的减小是必要的，以不扩大由于累加器和定比电路22的计算结果而引起的相位误差。定比电路26是一个按2的补码除法操作的除法器。该除法通过舍掉较低有效比特及移动其余比特来奏效，以限定输出数值。该输出是整个数目输入及输出的离散幅度函数，一如图4所例示的。每个步骤的大小均为64个计数。若输入值是从“0”到“+63”(内含“+63”)，则输出为“0”。若输入是从自“+64”至“+127”，则输出为“+1”。若输入时从“+128”至“+191”，则输出为“+3”，依此类推。若输入是从“-1”到“-64”(内含“-64”)，则输出为“-1”。若输入从“-65”到“-128”(内含“-128”)，则输出为“-2”，依此类推。此输出函数并非以“0”输入值之轴对称。定比电路26的输出是限制器28的输入，该限制器将已加权的校正因数的范围限制在图示的数值上。而在固定跳变沿以后，但正好在对其施加校正因数的下一个可变的跳变沿以前，将在限制器28的输出端建立一个新值。限制器28的输出是MUX30的H输入。
恒定的和可变的脉冲部分对应于计数器36所交错而连续产生的恒定和可变的时距。计数器36以与计数器12相同的时钟速率或频率亦即4×fsc操作。该时距是MUX30输出的函数。因此，MUX30的输出不是位于限制器28中的周期校正值，就是预定的恒定值。该恒定值在所示例的实施例中为“0”，而MUX30的L输入端接地。当再生同步信号为“高”时，则在H输入端选取周期校正值作为输出。当再生同步信号为“低”时，则将L输入端的“0”值选为输出。
MUX30的输出是求和电路32的一个输入。求和电路32的第二输入为对“455”，该数值应于以4×fsc时钟速率时的 NTSC信号的水平同步分量的标称周期的一半。求和电路32的输出是在“455”与MUX30输出值之差。MUX30的输出值交错在连续的周期校正值与恒定值“0”之间。周期校正值可为正、负或0。因此，周期校正值将会影响由计数器36所计数的一组每隔一个脉冲部分(或时距)。此组是逻辑“高”的脉冲部分。另一组的每隔一个脉冲部分(或时距)将由常数值“0”确定。这另一组是逻辑“低”的脉冲部分。
故，此常数值所确定的恒定的脉冲部分(或时距)将具有恒定的宽度，为“455”-“0”＝“455”个时钟周期。由周期校正值所确定的可调脉冲部分(或时距)将具有可调的宽度，其范围从“455”-“+31”＝“424”个时钟周期到“455”-“-32”＝“487”个时钟周期。该范围反映限制器28的顶端及底端数值。
求和电路32的输出是比较器34的一个输入。计数器36的输出计数是比较器34的另一输入。每当计数器36的输出计数等于求和电路32的输出值时，比较器34即在线35上产生一输出脉冲。该输出脉冲即使计数器36复位并在触发器38的触发输入端T使触发器38触发。因为计数器36就再生同步信号之每一完整周期复位两次，因此计数器36的输出是具有两倍于再生同步信号频率的信号。触发器38响应每一触发输入而使其Q输出端改变状态。兹将计数器36的输出计数和比较器34的输出示于图2中。
图1电路响应输入 SYNC信号相位中的步级函数变化而操作，这可通过遵循图2所示数值的传播来加深理解。假定 SYNC信号的频率保持恒定。亦假定锁存器20及限制器18的一些起始值，以期减少重建同步状态所需的重复次数。脉冲电路40响应输出波形的上升沿而产生的复位脉冲中的脉冲J使上/下计数器12复位。每个复位脉冲的实际宽度均对应于4×fsc时钟速率信号的一个时钟脉冲。按照图2、图3(a)至3(c)比例，该宽度是很窄的狭小，以致不能按比例画出复位脉冲的脉冲宽度。输出波形的同一上升沿使锁存器14及20置位并选择MUX30的H或L输出。假定输出波形Q(F/F38)在复位脉冲J的时刻与输入信号同步，并假定计数器12的输出在几个先前输入 SYNC脉冲期间已为“0”。据此，锁存器14为“0”。为了简化此实施例的目的，假定锁存器20及限制器18各在其中均存储“+30”。该选择是任意的，并可为“0”，如图3(a)至3(c)所示。如图所示，其结果将是一个更长的例子。将这些开始数值在图2上标示于就在复位脉冲J下面的纵行的数字中。这表明再生同步信号与SYNC脉冲同步，既未领先，亦未滞后。
严格地说，每个脉波测量都在脉冲电路40的复位脉冲终止之后开始，并持续直至与装入锁存器14中的计数器12的输出相吻合的下一个复位脉冲为止。除了真正 SYNC脉冲以外，噪声也可使计数器12操作。但是，为了图示的目的，假定该计数器只在出现 SYNC脉冲期间才能上/下计数。为了这个实例的目的，还假定每个 SYNC脉冲的标称宽度在4×fsc时为60个时钟周期。然而，必须记住，该电路只精确至一个时钟周期以内而已。因此，可以期望，上计数和下计数的总数不会永远等于60个时钟周期，但却可能为59或61个时钟周期。这种变化包含在图2的实例中，但却未包含在图3(a)至3(c)的实例中。当考虑噪声时，其总数可为除了标称值以外的数值。事实上，若未检测出 SYNC脉冲，则计数器12的输出反映的只是噪声。
图2实例中的第一相位测量发生在 SYNC脉冲A处，虽然计数器已操作，但计数器之上计数为(+)“36”及下计数为(-)”24“。在 SYNC脉冲A终止处该上/下计数器的输出为”+12“。这表示SYNC信号已进行过6个时钟周期的相位改变。再生同步信号的相位现在滞后 SYNC脉冲达6个时钟周期。虽然这个相位测量正在进行，但Q(F/F38)走向“低”，以选择MUX的“0”输出。求和电路32所计算的差值“455”，这固定下一个固定时距及脉冲部分的持续时间。复位脉冲K使上/下计数器12复位，以及输出波形将“+12”装入锁存器14中及将“+30”(限制器18的内容)装入锁存器20中。于是，限制器18中的新值成为“+42”，而将锁存器20中的数值(亦即，“+30”)与锁存器14的输出(亦即，“+12”)相加。定比电路22的输出为“8”ד+12”＝“+96”。求和电流24的输出为“+96”+“+42”＝“+138”。依据如上所述的数字计算的2的互补特性，定比电路26的输出为“+138”ד1/64”＝“+2”。而计数器36在这些计算正在处理中的此段时间内一直计数。再生的同步信号为逻辑“高”，因而来自H输入的“+2”为MUX30的输出。求和电路32的输出则为“455”-“+2”＝“453”。因此，下一个可调时距和脉冲部分为“453”个时钟周期。
为此，真正的下一个可调时距(或脉冲部分)比标称数值短少两个时钟周期，而造成发生在下一个 SYNC脉冲B期间的相位测量沿移至左方，如箭头所示，以减小相位的滞后。
将 SYNC脉冲B期间开始的下一个时距(或脉冲部分)由MXU30的L输入选择予以固定在“455”个时钟周期处。
SYNC脉冲B期间内的下一个相位测量指明这种相位滞后由于依据 SYNC脉冲A期间内的前一次测量进行校正而降低了。上/下计数器12的输出为“+8”。锁存器20被输出波形装载“+42”(限制器18中的前一个数值)。限制器18具有求和电路16的输出，这是锁存器14中的当前值与锁存器20中的数值之和，亦即，“+42”+“+8”＝“+50”。定比电路22的输出为“+64”。求和电路24的输出为“+64”+“+50”＝“+114”。定比电路26的输出为“+114”ד1/64”＝“+1”。MUX30的H输出为“+1”。求和电路32的输出为“455”-“+1”＝“454”。可调时距(或脉冲部分)比标称数值短一个时钟周期，而使下一个 SYNC脉冲C期间内所发生的可调定时沿移至左方，如箭头所示，以减小相位滞后。
将脉冲C期间开始的下一个时距(或脉冲部分)由MUX30的L输入选择固定在“455”个时钟周期处。
在 SYNC脉冲C期间进行的下一个相位测量指明这种相位测量已减小至“+50”，改进三个时钟计数。改进的两个计数得自测量B的校正。改进的另一计数则得自并不具有整数个数的时钟周期的持续时间的同步脉冲。因此，总计数是61而不是60。与标称总计数60的这种偏离经证明是有利的。上/下计数器12的输出为“+5”。将计数器12由脉冲L复位。将锁存器14由输出波形装载“+5”及将锁存器20装载“+50”(限制器18的前一个数值)。限制器18具有求和电路16的输出，这是锁存器14中的现有值与锁存器20中的数值之和，亦即，“+5”+“+50”＝“+55”。定比电路22的输出为“+40”。求和电路24的输出为“+40”+“+55”＝“+95”。定比电路26的输出为“+95”ד1/64”＝“+1”。MUX30的H输出为“+1”。求和电路32的输出为“455”-“+1”＝“454”。这个可调时距(或脉冲部分)则比标称数值短少一个时钟周期，而使SYNC脉波D期间所发生的可调脉冲部分的相位测量沿进一步移至左方，如箭头所示，以减少相位滞后更多。
将脉冲D期间内开始的下一时距(或脉冲部分)由MUX30的L输入选择予以固定的“455”个时期周期处。
SYNC脉冲D期间进行的下一个相位测量指明该相位滞后已因依据先前测量所进行的校正而减低。上/下计数器12的输出为“+4”。计数器12被脉冲L复位。输出波形将锁存器14装载“+4”及将锁存器20装载“+55”(限制器18中的前一个数值)。限制器18具有求和电路16的输出，这是锁存器14中的当前值与锁存器20中的数值之和，亦即，“+4”+“+55”＝“+59”。定比电路22的输出为“+32”。求和电路24的输出为“+32”+“+59”＝“+91”。定比电路26的输出为“+91”ד1/64”＝“+1”。MUX30的H输出为“+1”。求和电路32的输出为“455”-“+1”＝“454”。这个下一个可调时距(或脉冲部分)则比标称值小一个时钟周期，而使下一个 SYNC脉冲E期间所发生的测量沿移至左方。
SYNC脉冲E期间开始的下一个时距(或脉冲部分)由MUX30的L输入选择予以固定在“455”个时钟周期处。
SYNC脉波E期间的下一个相位测量指明相位滞后已因依据前一个测量的校正而减低。上/下计数器12的输出为“+2”。计数器12由脉冲L复位。输出波形将锁存器14装载“+2”及将锁存器20装载有“+59”(限制器18中的前一个数值)。限制器18具有求和电路16的输出，这是存锁器14中的当前值与锁存器20中的数值之和，亦即，“+2”+“+59”＝“+61”。定比电路22的输出为“+16”。求和电路24的输出为“+16”+“+61”＝“77”。定比电路26的输出为“+77”ד1/64”＝“+1”。MUX30的H输出为“455”-“+1”＝“454”。这个下一个可调时距(或脉冲部分)比标称值小一个时钟周期，而使下一个 SYNC脉冲F期间发生的测量沿移至左方。
将脉波F期间开始的下一时距(或脉冲部分)由MUX30的L输入选择予在固定在“455”个时钟周期处。
“ SYNC脉冲F期间的下一个相位测量指明相位滞后已因依据前一个测量的校正而降低。上/下计数器12的输出因59个时钟周期的较短计数间隔为“+1”。计数器12由脉冲L复位。输出波形将锁存器14装载“+1”及将锁存器20装载“+61”(限制器18中的前一个数值)。限制器18具有求和电路16的输出，这是锁存器14中的当前值与锁存器20中的数值之和，亦即，“+1”+“+61”＝“+62”。定比电路22的输出为“+8”。求和电路24的输出为“+8”+“+62”＝“+70”。定比电路26的输出为“+70”ד1/64”＝“+1”。MUX30的输出为“1”。求和电路32的输出为“455”-“+1”＝“454”。这个下一个可调时距(或脉冲部分)比标称值小一个时周期，而使下一个 SYNC脉波G期间发生的测量沿移至左方。
脉冲G期间开始的下一时距(或脉冲部分)则由MUX30L输入选择固定在“455”个时钟周期处。
SYNC脉冲G期间的下一个相位测量指明相位误差因依据先前测量的校正而最终消除了。上/下计数器12的输出为“0”。计数器12由脉冲Q复位。输出波形将存锁器14装载“0”及将锁存器20装载“+62”(限制器18中的前一个数值)。限制器18具有之求和路16的输出，这是锁存器14中的当前值与锁存器20中的数值之和，亦即，“0”+“+62”＝“+62”。定比电路22的输出为“0”。求和电路24的输出为“0”+“+62”＝“+62”。定比电路26的输出为“+62”ד1/64”＝“0”。MUX30的H输出为“0”。求和电路32的输出为“455”-“0”＝“455”。这个下一个可调时距(或脉冲部分)为标称值，使下一个 SYNC脉冲(未在图中表示)期间发生的测量沿保持同相。
图1电路响应输入 SYNC信号的频率变化而操作，这可参照图3(a)至3(c)中所示的数值传播来理解。假定此种 SYNC信号的颊率突然轻微增加，因而，使周期TSYNC在4×fsc时从910个时钟周期的标称值降低至909个时钟周期。还假定每一 SYNC脉冲具有均匀宽度的60个时钟周期。参照3(a)，在复位脉冲a所作用下，于纵行中的“0”所指明的复位脉冲a的时刻，再生的同步信号与输入 SYNC信号同相。在就此实例称为基线定时记号的 SYNC脉冲A期间内，并未对相位测量沿进行校正。该基线表示在对应于910个时钟周期的周期TSYNC 的标称频率时仍保持恒定的假设定时信号。出现在图3(a)至(c)中的SYNC相位行的数目及Q(F/F38)相位行的数目内的相位测量均系以此种假设信号为准。在任何给定的时刻，SYNC与Q(F/F38)信号相位测量之间的差别均代表这两信号相互的相位。此种基线信号的采用将在下文中解释。
SYNC脉冲A的起点， SYNC信号的频率增加，达其周期降低达一个周期的程度。这使SYNC信号开始领先输出波形Q(F/F38)。就基线信号而言，每个连续 SYNC脉冲均会产生SYNC信号领先达一个额外时钟周期。此点在图3(a)至(c)中由 SYNC相位行的数值表示。以基线信号为准的输出波形的相位测由表示为Q(F/F38)相位的数值行来表示。在此实例中，相锁环路的操作必须使输出波形赶上输入信号，而后，在更高频率时，仍保持同步。当每个信号均有以基线信号为准之相同相位时，这些信号均会回至彼此同相。
每项周期校正值的产生均和图2中相同，因此，重建同步所需之每项重覆则不再详细说明。按复位脉冲e的时间， SYNC信号领先基线达4个时钟周期。 SYNC脉冲E处的相位测量产生非“0”原第一周期校正值。在复位脉波f以后，该 SYNC脉冲领先基线达5个时钟周期及输出波形领先基线达1个时钟周期。其相位误差现在已达到其最大值，并且因限制器18中所已累积的数值而通过图3(b)中的 SYNC脉波K时仍保持在该项电平上。
SYNC脉冲K处的相位测量，因限制器18中所已累积的更高数值，而产生“+2”的周期校正值。 SYNC脉冲L处的相位测量表明此 SYNC信号领先基线达11个时钟周期及输出波形领先基线达8个时钟周期。现在已使相位误差降低至3个时钟周期。 SYNC脉冲M处的相位测量产生“+2”的周期校正值，这将 SYNC脉冲N处测量的相位误差减低至2个时钟周期。即使相位误差降低，“+2”的周期校正值仍会随著限制器18中的数值增加而成为更趋频繁，这会减低暂态路径对求和电路24的影响。
SYNC脉冲Q处的相位测量产生“+2”的周期校正值。在 SYNC脉冲R处，该 SYNC信号领先基线达17个时钟周期及输出波形领先基线达16个时钟周期。将相位误差减小至仅1个时钟周期。此种相位误差持续至通过图3(c)中的 SYNC脉冲Y。
SYNC脉冲Y处的相位测量产生“+2”的周期校正值。在 SYNC脉冲Z处，输出波形与输入SYNC信号完全同步，因为，每一个均领先基线达25个时钟周期。 SYNC脉冲Z处的相位测量产生0个时钟周期的相位误差。暂态路径对求和电路24无影响。但是，限制器18中所累积的数值却大得足以产生“+1”的周期校正值，尽管相位误关为0。因此，这些信号在 SYNC脉冲A处仍同相，且各领先基线达26个时钟周期。所以，限制器18中所累积的数值对追踪输入信号中的长期颊率偏差有效。
在输入信号的步级函数变化或频率变化或者其组合体将视偏差的程序及性质以及限制器18中所累积的数值等而定以后，实际的重复数目则需要重量建同步。
上/下计数器12所作的相位测量可为负数，以指明再生同步信号的相位正在领先 SYNC脉冲。传至限制器28及MUX30的负数将会增加此种可调时距(或脉冲部分)。例如，若周期校正值为“-2”，则求和电路32的输出将为“455”-“-2”＝“457”。此可调时距(或脉冲部分)比标称数长2个时钟周期。这使相位测量沿(亦即，可调部分周期(或脉冲部分)的后沿)在图3(a)至3(c)意义上来说移至以基线信号为准的右方。
输入信号的频率变回到对应于 SYNC脉冲B′处之910个时钟周期的周期TSYNC 的标称频率上。相锁环路则依据限制器18中的数值及先前测量使相位误差成为更大。其差值为一个时钟周期及相位误差测量数为“-2”。量后，当限制器18中所累积的数值减少并使可调脉波部分成为长于455个时钟周期时，将会重建同步。
兹将包括同步电路10在内的视颊处理电路50以方框图的形式示于图5中。将复合视频信号由模数位转换器52转换为数字格式。此视频信号可能旨在当作一种输助显示的来源作为多画面显示中的较小内插画面，例如，作为画中画。将同步信号及视颊信号由色度及同步处理器54彼此分离。例如，将Y，U，V格式的视颊信息由电路62作再次取样，以供存储在视颊RAM64中，这里在与主要信号一起显示以前，将输助画面的每场或帧的光栅映象予以连续存储。此视频RAM由个多信号控制。写地址由写地址产生器66提供。读地址由读地址产生器68提供。其他控制信号则是读及写的允许信号。
可将水平同步信号由电路56舍尾到其最高有效比特(MSB)，尽管这并非在所有应用中均有必要。此最高有效比特可能需要由反相器58予以反相为上/下计数器之 ENABLE输入用的适当极性。种 MSB为相锁环路10之两个输入中的一个。4×fsc时钟则为另一输入。相位锁定在输助视频信号的水平同步信号上的再生水平同步信号是写定时控制电路60的一个输入。色度及同步处理器54之垂直同步输出则为写定时控制电路60的另一输入。写定时控制60则产生写位址产生器66用之写允许信号及定时控制信号。将写允许信号与再次取样视频一起预以适当定时，以及写地址产生器产生正确的地址，以使视频再次取样值均系予以永远存储在视频RAM64所限定的光栅映像中的适当位置内。读允许信号及读地址信号控制均系与主画面显示同步地读出光栅映像的视频再次取样值。
依据本发明各方面的相锁环路10具有适于用以够快追踪输入同步信号的带宽，而同时表现良好的噪声抑制性能。如此一来，相锁环路10可使主画面与辅助画面的界线处之任何颤动减至最少。

Claims (10)

1.一种同步脉冲发生器电路，响应于输入脉冲源(SYNC)，其特征在于包括：
第一电路(32、34、36)，用以产生具有恒定的及可调的时距的信号；
第二电路(38)，可响应上述第一电路，用以产生同步脉冲信号，每个同步脉冲的周期由各所述恒定的及可调的时距所限定；
第三电路(12)，用以测量所述同步脉冲中的连续若干个与输入脉冲中的连续若干个之间的相位差，响应所述测量而产生用以控制所述可调时距的周期校正值。
2.根据权利要求1所述的电路，其特征在于，所述的第一电路(32、34、36)包括计数器(36)。
3.根据权利要求1所述的电路，其特征在于，所述的第二电路包括双稳态装置(38)，此种双稳态装置的输出(Q)在每个上述产生的同步脉冲的终点处改变状态。
4.根据权利要求1所述的电路，其特征在于，所述的第三电路(12)测量上述输入脉冲和上述同步脉冲中可调时距的连续若干个之间的相位差。
5.根据权利要求1所述的电路，其特征在于，还包括复用电路(30)，可响应上述的同步脉冲，用以提供作为上述第一电路(32、34、36)的输入的、与每个上述的周期校距值交错的预定恒定值。
6.根据权利要求2所述的电路，其特征在于，上述的第一电路包括：
求和电路(32)，用以确定上述周期校正值与恒定值之差值；
计数电路(36)，以时钟速率操作；以及
比较电路(34)，具有与所述计数电路(36)的复位输入端相耦合的输出端。
7.根据权利要求1所述的电路，其特征在于，还包括与所述第三电路(12)的输出相耦合的低通滤波电路(22、28)，用以将所述周期校正值加权。
8.根据权利要求1所述的电路，其特征在于，还包括：
累加电路(16、20)，用以将上述相位差测量值连续相加以作为运转和；
用以将每个上述累加运转和与每个上述连续的相位差测量值相加，以限定调整的相位差测量值的加法电路(24)；以及
用以对上述相位差测量值及上述运转和对上述调整的相位差测量值的相对贡献加权的加权电路(22、26)。
9.根据权利要求8所述的电路，其特征在于，还包括：用以限制上述累加运转和值的第一限制电路(18)；和用以限制上述周期校正值的第二限制电路(28)。
10.根据权利要求1所述的电路，其特征在于，所述的第三电路包括一上/下计数器(12)，所述上/下计数器的启动输入端(11)与所述输入脉冲相耦合，其计数及复位输入端则与所述同步脉冲相耦合。
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