JP2719044B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2719044B2 JP2719044B2 JP2332504A JP33250490A JP2719044B2 JP 2719044 B2 JP2719044 B2 JP 2719044B2 JP 2332504 A JP2332504 A JP 2332504A JP 33250490 A JP33250490 A JP 33250490A JP 2719044 B2 JP2719044 B2 JP 2719044B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はビデオカメラやビデオテープレコーダ（VT
R）等の映像信号処理装置に関するものである。
R）等の映像信号処理装置に関するものである。
従来の技術 一般にムービーと呼ばれるビデオカメラ一体型VTRに
使用されている、従来の映像信号処理装置の構成を第９
図に示す。
使用されている、従来の映像信号処理装置の構成を第９
図に示す。
図において、エンコーダ１には、青信号（Ｂ）と輝度
信号（Ｙ）との差である色差信号（Ｂ−Ｙ）と、赤信号
（Ｒ）と輝度信号（Ｙ）との差である色差信号（Ｒ−
Ｙ）とが供給される。一方、信号発生回路２は、水平同
期信号fHと第１の水晶振動子３の出力信号とにもとづい
て変調信号（サブキャリア）f1を発生する。エンコーダ
１において、色差信号（Ｂ−Ｙ）、同（Ｒ−Ｙ）が変調
信号f1で直角二相変調され、搬送波f1を持つ出力信号が
発生される。この出力信号は自動色相制御回路４で利得
制御され、その出力信号が平衡変調器５に供給される。
また、自動色相制御回路４の出力信号は、後述する自動
位相制御回路６にも供給される。
信号（Ｙ）との差である色差信号（Ｂ−Ｙ）と、赤信号
（Ｒ）と輝度信号（Ｙ）との差である色差信号（Ｒ−
Ｙ）とが供給される。一方、信号発生回路２は、水平同
期信号fHと第１の水晶振動子３の出力信号とにもとづい
て変調信号（サブキャリア）f1を発生する。エンコーダ
１において、色差信号（Ｂ−Ｙ）、同（Ｒ−Ｙ）が変調
信号f1で直角二相変調され、搬送波f1を持つ出力信号が
発生される。この出力信号は自動色相制御回路４で利得
制御され、その出力信号が平衡変調器５に供給される。
また、自動色相制御回路４の出力信号は、後述する自動
位相制御回路６にも供給される。
一方、水平同期信号fHは、自動周波数制御回路７に供
給される。
給される。
自動周波数制御回路７と電圧制御発振回路８とは位相
同期ループを構成している。
同期ループを構成している。
自動周波数制御回路７において、水平同期信号fHの位
相と電圧制御発振回路８の出力信号fUCOの位相とを比較
することによって、電圧制御発振回路８の出力信号fUCO
を所定の周波数、たとえばNTSC方式の場合には fUCO＝320fH に、またPAL方式の場合には fUCO＝321fH にそれぞれロックするよう動作する。電圧制御発振回路
８の出力信号fUCOは1/8ロータリー９に供給される。1/8
ロータリー９において、電圧制御発振回路８の出力信号
fUCOが1/8分周され、分周信号f2が出力される。したが
って、NTSC方式の場合には f2＝40fH PAL方式の場合には f2＝（321/8）×fH となる。1/8ロータリー９の出力信号f2は副平衡変調器1
0に供給される。
相と電圧制御発振回路８の出力信号fUCOの位相とを比較
することによって、電圧制御発振回路８の出力信号fUCO
を所定の周波数、たとえばNTSC方式の場合には fUCO＝320fH に、またPAL方式の場合には fUCO＝321fH にそれぞれロックするよう動作する。電圧制御発振回路
８の出力信号fUCOは1/8ロータリー９に供給される。1/8
ロータリー９において、電圧制御発振回路８の出力信号
fUCOが1/8分周され、分周信号f2が出力される。したが
って、NTSC方式の場合には f2＝40fH PAL方式の場合には f2＝（321/8）×fH となる。1/8ロータリー９の出力信号f2は副平衡変調器1
0に供給される。
第２の水晶発振子11によって基本の発振周波数が決ま
る電圧制御発振回路12と前述の自動位相制御回路６とは
位相同期ループを構成している。
る電圧制御発振回路12と前述の自動位相制御回路６とは
位相同期ループを構成している。
自動位相制御回路６は、自動色相制御回路４の出力信
号の位相と電圧制御発振回路12の出力信号の位相とを比
較し、その位相差に応じた比較出力で電圧制御発振回路
12の発振周波数を制御する。その結果、電圧制御発振回
路12の出力端子から、自動色相制御回路４の出力信号を
位相に同期した変調信号f5が出力される。
号の位相と電圧制御発振回路12の出力信号の位相とを比
較し、その位相差に応じた比較出力で電圧制御発振回路
12の発振周波数を制御する。その結果、電圧制御発振回
路12の出力端子から、自動色相制御回路４の出力信号を
位相に同期した変調信号f5が出力される。
副平衡変調器10においては、変調信号f5によって、1/
8ロータリー９の出力信号f2を変調する。副平衡変調器1
0からは、和信号（f2＋f5）および差信号（f2−f5）の
変調出力が得られる。このうち、差信号（f2−f5）は帯
域濾波器13で除去され、和信号（f2＋f5）が変調信号f6
として平衡変調器５に供給される。
8ロータリー９の出力信号f2を変調する。副平衡変調器1
0からは、和信号（f2＋f5）および差信号（f2−f5）の
変調出力が得られる。このうち、差信号（f2−f5）は帯
域濾波器13で除去され、和信号（f2＋f5）が変調信号f6
として平衡変調器５に供給される。
平衡変調器５において、自動色相制御回路４の出力信
号を変調信号f6で変調する（通常、この機能を低域変換
という）ことにより、和信号（f6＋f1）および差信号
（f6−f1）の変調出力を発生する。このうち和信号（f6
＋f1）は低域濾波器14で除去され、差信号（f6−f1）が
記録信号f7として出力される。この記録信号が、記録用
増幅器および磁気ヘッド（いずれも図示せず）を介して
磁気テープ（図示せず）に記録される。
号を変調信号f6で変調する（通常、この機能を低域変換
という）ことにより、和信号（f6＋f1）および差信号
（f6−f1）の変調出力を発生する。このうち和信号（f6
＋f1）は低域濾波器14で除去され、差信号（f6−f1）が
記録信号f7として出力される。この記録信号が、記録用
増幅器および磁気ヘッド（いずれも図示せず）を介して
磁気テープ（図示せず）に記録される。
発明が解決しようとする課題 ところで、第９図の映像信号処理装置は、ビデオカメ
ラとビデオカセットレコーダ（VCR）とを一体化した、
いわゆるビデオムービーの構成を示している。第９図に
おけるエンコーダ１および信号発生回路２は、ビデオカ
メラ固有の回路であり、自動色相制御回路４以降の回路
は、VCR固有の回路である。言いかえれば、第９図に示
す映像信号処理装置は、従来からあるビデオカメラの回
路と、従来からあるVTRの回路とを単に結合しただけに
すぎない。
ラとビデオカセットレコーダ（VCR）とを一体化した、
いわゆるビデオムービーの構成を示している。第９図に
おけるエンコーダ１および信号発生回路２は、ビデオカ
メラ固有の回路であり、自動色相制御回路４以降の回路
は、VCR固有の回路である。言いかえれば、第９図に示
す映像信号処理装置は、従来からあるビデオカメラの回
路と、従来からあるVTRの回路とを単に結合しただけに
すぎない。
このため、たとえば水晶振動子が２個必要になるな
ど、回路機能の重複する部分があり、集積回路化に適さ
ないという問題がある。
ど、回路機能の重複する部分があり、集積回路化に適さ
ないという問題がある。
また、自動位相制御回路６を用いて副平衡変調器10の
変調信号f5を発生しているため、映像信号記録時に、自
動位相制御回路６によって発生するジッタ成分がそのま
ま平衡変調器５で低域変換される。その結果、ジッタ成
分も磁気テープに記録されてしまい、再生画像が劣化す
るという問題がある。その理由を以下に示す。
変調信号f5を発生しているため、映像信号記録時に、自
動位相制御回路６によって発生するジッタ成分がそのま
ま平衡変調器５で低域変換される。その結果、ジッタ成
分も磁気テープに記録されてしまい、再生画像が劣化す
るという問題がある。その理由を以下に示す。
第９図において自動位相制御回路６のジッタ成分をΔ
fAPCとすると、下式のとおりとなる。
fAPCとすると、下式のとおりとなる。
f5＝f1＋ΔfAPC ……（１） f6＝f2＋f5 ＝f2＋f1＋ΔfAPC ……（２） f7＝f6−f1 ＝f2＋f1＋ΔfAPC−f1 ＝f2＋ΔfAPC ……（３） （３）式から明らかなように、記録信号f7に自動位相
制御回路６のジッタ成分ΔfAPCがそのまま現れ、これが
磁気テープに記録されてしまう。
制御回路６のジッタ成分ΔfAPCがそのまま現れ、これが
磁気テープに記録されてしまう。
本発明はこのような従来の問題を解決する映像信号処
理装置を提供するものである。
理装置を提供するものである。
本発明の第１の目的は、ビデオカメラの回路と、ビデ
オカセットレコーダの回路との重複を少なくし、回路構
成がシンプルで、集積回路化に適した映像信号処理回路
を実現することにある。
オカセットレコーダの回路との重複を少なくし、回路構
成がシンプルで、集積回路化に適した映像信号処理回路
を実現することにある。
本発明の第２の目的は、自動位相制御回路で発生する
ジッタの影響をなくし、高品質の画像が得られる映像信
号処理装置を実現することにある。
ジッタの影響をなくし、高品質の画像が得られる映像信
号処理装置を実現することにある。
本発明の第３の目的は、電源投入時、モード切り換え
時等の過渡状態において、位相同期ループのロックが外
れた場合に、位相同期ループが通常の位相比較動作に戻
るまでの時間を短くし、瞬間的に発生する色消えを防止
することのできる映像信号処理装置を実現することにあ
る。
時等の過渡状態において、位相同期ループのロックが外
れた場合に、位相同期ループが通常の位相比較動作に戻
るまでの時間を短くし、瞬間的に発生する色消えを防止
することのできる映像信号処理装置を実現することにあ
る。
課題を解決するための手段 本発明は、水晶振動子によって基本発振周波数が決ま
る第１の電圧制御発振回路と、水平同期信号の位相と上
記第１の電圧制御発振回路の出力信号の位相を比較し、
位相差に応じて上記第１の電圧制御発振回路の発振周波
数を制御する水平同期信号ロック回路とからなる第１の
位相同期ループと、第２の電圧制御発振回路と、上記水
平同期信号の位相と上記第２の電圧制御発振回路の出力
信号の位相を比較し、位相差に応じて上記第２の電圧制
御発振回路の発振周波数を制御する自動周波数制御回路
とからなる第２の位相同期ループと、上記第１の電圧制
御発振回路の出力信号と上記第２の電圧制御発振回路の
出力信号とを利用して映像信号を変調するようにしたも
のである。
る第１の電圧制御発振回路と、水平同期信号の位相と上
記第１の電圧制御発振回路の出力信号の位相を比較し、
位相差に応じて上記第１の電圧制御発振回路の発振周波
数を制御する水平同期信号ロック回路とからなる第１の
位相同期ループと、第２の電圧制御発振回路と、上記水
平同期信号の位相と上記第２の電圧制御発振回路の出力
信号の位相を比較し、位相差に応じて上記第２の電圧制
御発振回路の発振周波数を制御する自動周波数制御回路
とからなる第２の位相同期ループと、上記第１の電圧制
御発振回路の出力信号と上記第２の電圧制御発振回路の
出力信号とを利用して映像信号を変調するようにしたも
のである。
また、本発明は、水平同期信号ロック回路を、第１の電
圧制御発振回路の出力信号をあらかじめ定められた分周
比で分周する分周回路と、この分周回路の出力信号をク
ロック信号として、水平同期信号の1/4分周信号または1
/2分周信号を所定期間遅延させたリセット信号を発生す
る遅延回路と、リセット信号によって周期的にリセット
されることにより分周回路の出力信号を1/5分周する1/5
分周回路と、水平同期信号を1/4分周または1/2分周した
信号の位相と1/5分周回路の出力信号の位相を比較する
位相比較回路とで構成し、位相比較回路の出力信号で電
圧制御発振回路の発振周波数を制御するようにしたもの
である。
圧制御発振回路の出力信号をあらかじめ定められた分周
比で分周する分周回路と、この分周回路の出力信号をク
ロック信号として、水平同期信号の1/4分周信号または1
/2分周信号を所定期間遅延させたリセット信号を発生す
る遅延回路と、リセット信号によって周期的にリセット
されることにより分周回路の出力信号を1/5分周する1/5
分周回路と、水平同期信号を1/4分周または1/2分周した
信号の位相と1/5分周回路の出力信号の位相を比較する
位相比較回路とで構成し、位相比較回路の出力信号で電
圧制御発振回路の発振周波数を制御するようにしたもの
である。
作用 このようにすれば、第１の電圧制御発振回路も第２の
電圧制御発振回路もが水平同期信号と位相同期されるか
ら、従来の自動位相制御回路を用いなくても、水平同期
信号を逓倍した安定な変調信号が得られ、VTRの画質を
向上させることができる。
電圧制御発振回路もが水平同期信号と位相同期されるか
ら、従来の自動位相制御回路を用いなくても、水平同期
信号を逓倍した安定な変調信号が得られ、VTRの画質を
向上させることができる。
また水平同期信号ロック回路において、1/5分周回路
を周期的にリセットすることにより、位相同期ループの
ロックが外れてから、通常の位相比較動作に入るまでの
引込み動作時間を短縮することができる。その結果、モ
ード切り換え時等に位相同期ループのロックが外れた瞬
間の色消えを確実に防止することができる。
を周期的にリセットすることにより、位相同期ループの
ロックが外れてから、通常の位相比較動作に入るまでの
引込み動作時間を短縮することができる。その結果、モ
ード切り換え時等に位相同期ループのロックが外れた瞬
間の色消えを確実に防止することができる。
実施例 以下、本発明の実施例について、添付の図面を用いて
説明する。
説明する。
第１図は本発明の第１の実施例における映像信号処理
装置のブロック図である。なお、この実施例において、
第９図に示した従来例と同一機能をもつ部分には第９図
と同一の符号を付している。
装置のブロック図である。なお、この実施例において、
第９図に示した従来例と同一機能をもつ部分には第９図
と同一の符号を付している。
図において、第９図に示した従来例と異なるところ
は、１個の水晶発振子を用いたこと、および、自動位相
制御回路６をなくし、電圧制御発振回路12と水平同期信
号ロック回路（以下fHロック回路と称す）15とで位相同
期ループを構成したことである。
は、１個の水晶発振子を用いたこと、および、自動位相
制御回路６をなくし、電圧制御発振回路12と水平同期信
号ロック回路（以下fHロック回路と称す）15とで位相同
期ループを構成したことである。
第２図は第１図に示した電圧制御発振回路12とfHロッ
ク回路15の具体構成のブロック図である。なお、これは
PAL方式に適用される場合の構成を示している。
ク回路15の具体構成のブロック図である。なお、これは
PAL方式に適用される場合の構成を示している。
図において、fHロック回路15は、クロックパズルを間
引くクロック間引き回路16と、1/1135分周回路17と、位
相比較回路18と、1/4分周回路19とで構成されている。
引くクロック間引き回路16と、1/1135分周回路17と、位
相比較回路18と、1/4分周回路19とで構成されている。
電圧制御発振回路12の基本の発振周波数は、水晶発振
子11によって決まる。PAL方式の規格では、 f1＝（1135/4）fH＋（fU/2） ……（４） で表わされる。ただし、fUは垂直同期信号の周波数であ
る。
子11によって決まる。PAL方式の規格では、 f1＝（1135/4）fH＋（fU/2） ……（４） で表わされる。ただし、fUは垂直同期信号の周波数であ
る。
そこで、クロック間引き回路16によって、電圧制御発
振回路12の出力信号f1から、（４）式のfU/2に相当する
クロックパルスを間引く。これによって、厳密には、ク
ロック間引き回路16の出力信号周波数はf1−（fU/2）と
なる。しかし、周波数f1と同fUとの関係はf1≫fU/2であ
り、実質的にf1−（fU/2）≒f1とみなしてさしつかえな
い。したがって、ここではクロック間引き回路16の出力
信号周波数をf1として説明する。クロック間引き回路16
の出力信号は1/1135分周回路17で分周され、その出力信
号f1/1135が位相比較回路18の一方の入力端子に供給さ
れる。水平同期信号fHは1/4分周回路19で分周され、そ
の出力信号fH/4が位相比較回路18のもう一方の入力端子
に供給される。位相比較回路18によって、二つの入力信
号の位相が比較され、両入力信号の位相差に応じて電圧
制御発振回路12の発振周波数が制御される。そして両信
号の位相が完全に一致した状態でループがロックされ
る。
振回路12の出力信号f1から、（４）式のfU/2に相当する
クロックパルスを間引く。これによって、厳密には、ク
ロック間引き回路16の出力信号周波数はf1−（fU/2）と
なる。しかし、周波数f1と同fUとの関係はf1≫fU/2であ
り、実質的にf1−（fU/2）≒f1とみなしてさしつかえな
い。したがって、ここではクロック間引き回路16の出力
信号周波数をf1として説明する。クロック間引き回路16
の出力信号は1/1135分周回路17で分周され、その出力信
号f1/1135が位相比較回路18の一方の入力端子に供給さ
れる。水平同期信号fHは1/4分周回路19で分周され、そ
の出力信号fH/4が位相比較回路18のもう一方の入力端子
に供給される。位相比較回路18によって、二つの入力信
号の位相が比較され、両入力信号の位相差に応じて電圧
制御発振回路12の発振周波数が制御される。そして両信
号の位相が完全に一致した状態でループがロックされ
る。
すなわち、ループがロックされた状態では、 f1/1135＝fH/4 ……（５） となり、上記（５）式から次式が得られる。
f1＝（1135/4）fH ……（６） 上述の（４）式および（６）式から明らかなように、第
２図に示した構成によって、電圧制御発振回路12からPA
Lの規格を満足する発振出力信号f1が得られる。
２図に示した構成によって、電圧制御発振回路12からPA
Lの規格を満足する発振出力信号f1が得られる。
このようにして、第１図に示した電圧制御発振回路12
からは、正確にインターリーブされた発振出力信号f1が
得られる。この信号f1が、変調信号として、第１図に示
したエンコーダ１および副平衡変調回路10に供給され
る。この副平衡変調回路10からは和信号（f1＋f2）およ
び差信号（f1−f2）の信号が出力される。そのうちの差
信号（f1−f2）は帯域濾波器13で除去され、和信号（f1
＋f2）が変調信号f3として平衡変調回路５に供給され
る。平衡変調回路５からは、和信号（f3＋f1）と差信号
（f3−f1）の信号が出力される。このうちの和信号（f3
＋f1）は低域濾波器14で除去され、差信号（f3−f1）の
みが記録信号f4として出力される。記録信号f4は、従来
と同様に記録用増幅器および磁気ヘッドを介して磁気テ
ープに記録される。
からは、正確にインターリーブされた発振出力信号f1が
得られる。この信号f1が、変調信号として、第１図に示
したエンコーダ１および副平衡変調回路10に供給され
る。この副平衡変調回路10からは和信号（f1＋f2）およ
び差信号（f1−f2）の信号が出力される。そのうちの差
信号（f1−f2）は帯域濾波器13で除去され、和信号（f1
＋f2）が変調信号f3として平衡変調回路５に供給され
る。平衡変調回路５からは、和信号（f3＋f1）と差信号
（f3−f1）の信号が出力される。このうちの和信号（f3
＋f1）は低域濾波器14で除去され、差信号（f3−f1）の
みが記録信号f4として出力される。記録信号f4は、従来
と同様に記録用増幅器および磁気ヘッドを介して磁気テ
ープに記録される。
第１図に示した構成の実施例においては、第９図に示
した自動位相制御回路６を用いていない。このため、自
動位相制御回路６によるジッタ成分の影響をなくするこ
とができる。その理由を以下に示す。
した自動位相制御回路６を用いていない。このため、自
動位相制御回路６によるジッタ成分の影響をなくするこ
とができる。その理由を以下に示す。
上記説明から明らかなように、変調信号f3および記録
信号f4はそれぞれ f3＝f1＋f2 ……（７） f4＝f3−f1 ……（８） で表わされる。これら（７）式および（８）式から f4＝f1＋f2−f1 ＝f2 ……（９） が得られる。したがって、記録信号f4中には、低域変換
されたジッタ成分が含まれない。このため、磁気テープ
に記録された画像信号の品質が向上する。
信号f4はそれぞれ f3＝f1＋f2 ……（７） f4＝f3−f1 ……（８） で表わされる。これら（７）式および（８）式から f4＝f1＋f2−f1 ＝f2 ……（９） が得られる。したがって、記録信号f4中には、低域変換
されたジッタ成分が含まれない。このため、磁気テープ
に記録された画像信号の品質が向上する。
なお、厳密に言えば、第１図に示す二つの位相同期ル
ープにおいても、それらがループであることから必然的
にジッタ成分が発生する。しかし、第１図における周波
数fUCO、f1はそれぞれ次のとおりであり、十分に分周さ
れた低い周波数である。このため、fUCO、f1に現われる
ジッタ成分は実用上無視し得る程度に小さい。
ープにおいても、それらがループであることから必然的
にジッタ成分が発生する。しかし、第１図における周波
数fUCO、f1はそれぞれ次のとおりであり、十分に分周さ
れた低い周波数である。このため、fUCO、f1に現われる
ジッタ成分は実用上無視し得る程度に小さい。
PAL方式の場合 fUCO＝321fH ＝5015.625 （kHz） f1 ＝fH/4 ＝3.90625 （kHz） MTSC方式の場合 fUCO＝320fH ＝5034.88 （kHz） f1 ＝fH/4 ＝3.9335 （kHz） これに対して、第９図に示した構成の自動位相制御回
路６で扱う信号の周波数は、次のようにきわめて高い周
波数である。
路６で扱う信号の周波数は、次のようにきわめて高い周
波数である。
PAL方式の場合 f1 ＝4.43 （MHz） MTSC方式の場合 f1 ＝3.58 （MHz） このため、自動位相制御回路６で発生するジッタ成分は
実用上無視し得ないほど大きくなる。したがって、第１
図のように自動位相制御回路をなくすることによる実用
上の効果はきわめて大きい。
実用上無視し得ないほど大きくなる。したがって、第１
図のように自動位相制御回路をなくすることによる実用
上の効果はきわめて大きい。
第３図は第２図に示したfHロック回路15のさらに具体
的な構成を示すブロック図、第４図は第３図の各部の電
圧波形を示すタイミングチャートである。
的な構成を示すブロック図、第４図は第３図の各部の電
圧波形を示すタイミングチャートである。
第３図において、電圧制御発振回路12の出力信号f1は
クロック間引き回路16に供給されて、（４）式に示した
fU/2に相当するクロックパルスが間引かれる。1/1135分
周回路17は、11ビットバイナリカウンタ20と、デコーダ
21と、Ｄ−フリップフロップ回路22とで構成されてい
る。クロック間引き回路16の出力信号ａは11ビットバイ
ナリカウンタ20のクロック端子CKとＤ−フリップフロッ
プ回路22のクロック端子CKに供給される。11ビットバイ
ナリカウンタ20が1133個のクロックパルスをカウントし
たとき、そのカウンタ出力がデコーダ21でデコードさ
れ、デコード出力がＤ−フリップフロップ回路22のＤ入
力端子に供給される。その結果、クロック間引き回路16
の出力信号ａの２クロックパルス分に相当するクロック
信号がＤ−フリップフロップ回路22の出力端子に現わ
れる。このクロック信号をリセット信号ｂとして11ビッ
トバイナリカウンタ20のリセット入力端子に供給し、
11ビットバイナリカウンタ20をリセットする。このよう
にすれば、分周回路17によって、入力信号ａを1/1135分
周することができる。そして、前述のリセット信号ｂ
が、1/1135分周信号として、位相比較回路18の一方の入
力端子に供給される。
クロック間引き回路16に供給されて、（４）式に示した
fU/2に相当するクロックパルスが間引かれる。1/1135分
周回路17は、11ビットバイナリカウンタ20と、デコーダ
21と、Ｄ−フリップフロップ回路22とで構成されてい
る。クロック間引き回路16の出力信号ａは11ビットバイ
ナリカウンタ20のクロック端子CKとＤ−フリップフロッ
プ回路22のクロック端子CKに供給される。11ビットバイ
ナリカウンタ20が1133個のクロックパルスをカウントし
たとき、そのカウンタ出力がデコーダ21でデコードさ
れ、デコード出力がＤ−フリップフロップ回路22のＤ入
力端子に供給される。その結果、クロック間引き回路16
の出力信号ａの２クロックパルス分に相当するクロック
信号がＤ−フリップフロップ回路22の出力端子に現わ
れる。このクロック信号をリセット信号ｂとして11ビッ
トバイナリカウンタ20のリセット入力端子に供給し、
11ビットバイナリカウンタ20をリセットする。このよう
にすれば、分周回路17によって、入力信号ａを1/1135分
周することができる。そして、前述のリセット信号ｂ
が、1/1135分周信号として、位相比較回路18の一方の入
力端子に供給される。
一方、1/4分周回路19は２ビットバイナリカウンタ23
で構成されており、そのクロック端子CKに水平同期信号
fH（第４図ｄ参照）が供給される。その結果、２ビット
バイナリカウンタ23の出力端子Ｑからは、第４図ｅに示
すように、水平同期信号fHを1/4分周した信号ｅが出力
される。この信号ｅが位相比較回路18のもう一方の入力
端子に供給される。
で構成されており、そのクロック端子CKに水平同期信号
fH（第４図ｄ参照）が供給される。その結果、２ビット
バイナリカウンタ23の出力端子Ｑからは、第４図ｅに示
すように、水平同期信号fHを1/4分周した信号ｅが出力
される。この信号ｅが位相比較回路18のもう一方の入力
端子に供給される。
位相比較回路18によって、二つの入力信号ｂ、ｅのア
クティブエッジで位相比較が行われ、両信号の位相差に
応じた極性とパルス幅をもつ信号ｉ、ｊが出力される。
第４図の例では、第４図ｂに示す四つのリセット信号に
応答して、信号ｊがローレベル、信号ｉがハイレベル、
信号ｊがローレベル、再び信号ｊがローレベルに変化す
る場合を示している。
クティブエッジで位相比較が行われ、両信号の位相差に
応じた極性とパルス幅をもつ信号ｉ、ｊが出力される。
第４図の例では、第４図ｂに示す四つのリセット信号に
応答して、信号ｊがローレベル、信号ｉがハイレベル、
信号ｊがローレベル、再び信号ｊがローレベルに変化す
る場合を示している。
これらの信号ｉ、ｊはチャージポンプ回路24に供給さ
れる。チャージポンプ回路24は、信号ｉ、ｊの極性とパ
ルス幅に応じてキャパシタ25の充放電を制御する。第４
図の例では、基準電圧Vcc/2を中心として、最初のロー
レベルの信号ｊに応答してキャパシタ25の電荷を放電さ
せ、信号ｋの電位をVcc/2以下に低下させる。次にハイ
レベルの信号ｉに応答してキャパシタ25を充電し、信号
ｋの電位をVcc/2以上に昇圧する。次に連続する二つの
ローレベルの信号ｊに応答してキャパシタ25を放電し、
信号ｋの電位を連続的に低下させる。
れる。チャージポンプ回路24は、信号ｉ、ｊの極性とパ
ルス幅に応じてキャパシタ25の充放電を制御する。第４
図の例では、基準電圧Vcc/2を中心として、最初のロー
レベルの信号ｊに応答してキャパシタ25の電荷を放電さ
せ、信号ｋの電位をVcc/2以下に低下させる。次にハイ
レベルの信号ｉに応答してキャパシタ25を充電し、信号
ｋの電位をVcc/2以上に昇圧する。次に連続する二つの
ローレベルの信号ｊに応答してキャパシタ25を放電し、
信号ｋの電位を連続的に低下させる。
このようにして得られた信号ｋを電圧制御発振回路12
の制御端子に供給することにより、電圧制御発振回路12
の発振周波数を制御する。その結果、第３図に示すルー
プ全体が、信号f1と信号ｅ（すなわちfH/4）の位相を同
期させるように動作し、信号f1と信号ｅの位相が完全に
同期した状態でループ全体がロックされる。
の制御端子に供給することにより、電圧制御発振回路12
の発振周波数を制御する。その結果、第３図に示すルー
プ全体が、信号f1と信号ｅ（すなわちfH/4）の位相を同
期させるように動作し、信号f1と信号ｅの位相が完全に
同期した状態でループ全体がロックされる。
ところで、第３図に示した構成においては、なんらか
の原因で位相同期ループのロックが外れたとき、通常の
位相比較動作を行う定常状態になるまでの時間（引込み
時間）が長くなるという問題がある。以下、その理由を
説明する。
の原因で位相同期ループのロックが外れたとき、通常の
位相比較動作を行う定常状態になるまでの時間（引込み
時間）が長くなるという問題がある。以下、その理由を
説明する。
PAL方式の場合、電圧制御発振回路12の周波数可変範
囲Δf1は、次式で示される程度に制限される。
囲Δf1は、次式で示される程度に制限される。
Δf1＝4.438（MHz）±１（kHz） ……（10） この場合、位相比較の１周期Ｔ〔＝1135×（1/f1）〕
の最小値TMIN、典型値TTYP、最大値TMAXは、それぞれ次
のようになる。
の最小値TMIN、典型値TTYP、最大値TMAXは、それぞれ次
のようになる。
TMIN＝1135/｛（4.43＋0.001）×106｝ ＝256.14×10-6 （秒） ……（11） TTYP＝1135/（4.43×106） ＝256.21×10-6 （秒） ……（12） TMAX＝1135/｛（4.43−0.001）×106｝ ＝256.27×10-6 （秒） …（13） ただし、計算の便宜上、クロックパルスの間引きは省
略している。
略している。
これら（11）〜（13）式より、次の関係が得られる。
TTYP−TMIN＝（256.21−256.14）×10-6 ＝70×10-9 （秒） …（14） TMAX−TTYP＝（256.27−256.21）×10-6 ＝60×10-9 （秒） …（15） すなわち、第３図の構成においては、１回の位相比較の
期間内（これは４水平期間に相当する）に、1/1135分周
信号ｂのタイミングを60〜70ナノ秒しか変化させること
ができない。そして、この場合の位相比較動作による位
相補正量の最大値は４水平期間、すなわち256マイクロ
秒であるから、最大補正量がすべて補正されて正常な位
相比較動作に入るまでには、位相比較動作を 256×10-6／（60×10-9）≒4267 （回） ……（16） も繰り返さなければならない。この場合、ループ全体が
定常状態に戻るまでに必要な引込み時間は 256×10-6×4267≒1.1 （秒） ……（17） にもなる。
期間内（これは４水平期間に相当する）に、1/1135分周
信号ｂのタイミングを60〜70ナノ秒しか変化させること
ができない。そして、この場合の位相比較動作による位
相補正量の最大値は４水平期間、すなわち256マイクロ
秒であるから、最大補正量がすべて補正されて正常な位
相比較動作に入るまでには、位相比較動作を 256×10-6／（60×10-9）≒4267 （回） ……（16） も繰り返さなければならない。この場合、ループ全体が
定常状態に戻るまでに必要な引込み時間は 256×10-6×4267≒1.1 （秒） ……（17） にもなる。
この様子を、第４図を参照してさらに説明すると次の
とおりである。
とおりである。
今、なんらかの理由でロックが外れ、信号ｊが破線
ｊ′で示すように４水平期間（256マイクロ秒）にわた
ってローレベルになったとする。このとき、第３図の位
相同期ループは、信号ｂ、ｅの位相比較を何回も繰り返
しながら正常な比較動作（定常状態）に復帰しようとす
るが、１回の位相比較で信号ｂのタイミングをわずか60
ナイ秒しか変化させることができない。このため、破線
ｊ′で示す４水平期間のすべてを補正し終わるまでに42
67回もの位相比較を繰り返さなければならない。そして
それに要する時間が1.1秒にもなる。
ｊ′で示すように４水平期間（256マイクロ秒）にわた
ってローレベルになったとする。このとき、第３図の位
相同期ループは、信号ｂ、ｅの位相比較を何回も繰り返
しながら正常な比較動作（定常状態）に復帰しようとす
るが、１回の位相比較で信号ｂのタイミングをわずか60
ナイ秒しか変化させることができない。このため、破線
ｊ′で示す４水平期間のすべてを補正し終わるまでに42
67回もの位相比較を繰り返さなければならない。そして
それに要する時間が1.1秒にもなる。
このような位相同期ループのロック外れは、たとえ
ば、カメラ一体型VTRにおいて、電源投入時、電源変動
時、あるいは通常の再生モードからEEモードに切り換え
たときなどにしばしば発生する。このとき、正常な位相
比較動作に復帰するまでに1.1秒もかかると、その間に
画面の色が消え、その色消えが人間の目にはっきりとわ
かるという不都合が生じる。
ば、カメラ一体型VTRにおいて、電源投入時、電源変動
時、あるいは通常の再生モードからEEモードに切り換え
たときなどにしばしば発生する。このとき、正常な位相
比較動作に復帰するまでに1.1秒もかかると、その間に
画面の色が消え、その色消えが人間の目にはっきりとわ
かるという不都合が生じる。
第５図は、このような問題をも解決することのできる
映像信号処理装置のfHロック回路を示す。第６図は、第
５図の構成の各部の電圧波形を示すタイミングチャート
である。
映像信号処理装置のfHロック回路を示す。第６図は、第
５図の構成の各部の電圧波形を示すタイミングチャート
である。
第５図において、第３図と同一機能をもつ部分には同
一符号を付している。
一符号を付している。
電圧制御発振回路12の出力信号f1はクロック間引き回
路16に供給され、（４）式のfU/2に相当するクロックパ
ルスが間引かれる。クロック間引き回路16の出力信号ａ
は、1/227分周回路26に供給される。1/227分周回路26は
８ビットバイナリカウンタ27、デコーダ28、Ｄ−フリッ
プフロップ回路29、およびRSラッチ回路30で構成されて
いる。信号ａは８ビットバイナリカウンタ27のクロック
端子CKとＤ−フリップフロップ回路29のクロック端子CK
に供給される。８ビットバイナリカウンタ８が110（225
の約半分）個のクロックパルスをカウントしたとき、デ
コーダ28のNANDゲートからデコードパルスが出力され
る。また、８ビットバイナリカウンタ27が、225個〔＝
（1135/5）−２〕のクロックパルスをカウントしたと
き、デコーダ28のANDゲートからデコードパルスが出力
される。このデコーダパルスをＤ−フリップフロップ回
路29のＤ入力端子に供給することにより、Ｄ−フリップ
フロップ回路29の出力端子からクロックパルス２個分
に相当するパルス幅のリセットパルスｂが出力される。
このリセットパルスｂを８ビットバイナリカウンタ27の
リセット端子に供給し、８ビットバイナリカウンタを
リセットする。一方、RSラッチ回路30は、デコーダ28か
らのデュードパルスと、Ｄ−フリップフロップ回路29か
らのリセットパルスｂとによりセット、リセットされ、
1/227分周信号ｃを出力する。このとき、デコーダ28のN
ANDゲートが225の約半分に相当するカウント値110でデ
コードパルスを出力するため、1/227分周信号のデュー
ティ比はほぼ50に％になる。
路16に供給され、（４）式のfU/2に相当するクロックパ
ルスが間引かれる。クロック間引き回路16の出力信号ａ
は、1/227分周回路26に供給される。1/227分周回路26は
８ビットバイナリカウンタ27、デコーダ28、Ｄ−フリッ
プフロップ回路29、およびRSラッチ回路30で構成されて
いる。信号ａは８ビットバイナリカウンタ27のクロック
端子CKとＤ−フリップフロップ回路29のクロック端子CK
に供給される。８ビットバイナリカウンタ８が110（225
の約半分）個のクロックパルスをカウントしたとき、デ
コーダ28のNANDゲートからデコードパルスが出力され
る。また、８ビットバイナリカウンタ27が、225個〔＝
（1135/5）−２〕のクロックパルスをカウントしたと
き、デコーダ28のANDゲートからデコードパルスが出力
される。このデコーダパルスをＤ−フリップフロップ回
路29のＤ入力端子に供給することにより、Ｄ−フリップ
フロップ回路29の出力端子からクロックパルス２個分
に相当するパルス幅のリセットパルスｂが出力される。
このリセットパルスｂを８ビットバイナリカウンタ27の
リセット端子に供給し、８ビットバイナリカウンタを
リセットする。一方、RSラッチ回路30は、デコーダ28か
らのデュードパルスと、Ｄ−フリップフロップ回路29か
らのリセットパルスｂとによりセット、リセットされ、
1/227分周信号ｃを出力する。このとき、デコーダ28のN
ANDゲートが225の約半分に相当するカウント値110でデ
コードパルスを出力するため、1/227分周信号のデュー
ティ比はほぼ50に％になる。
一方、水平同期信号fH（第５図、第６図の信号ｄ）
は、1/4分周回路19（すなわち２ビットバイナリカウン
タ23）のクロック端子CKに供給され、その出力端子Ｑか
ら分周信号ｅが出力される。この分周信号ｅは２ビット
シフトレジスタ31のＤ入力端子に供給される。２ビット
シフトレジスタ31のクロック端子CKには、前述の1/227
分周信号ｃがインバータ32を介して供給される。その結
果、２ビットシフトレジスタ31においては、第６図に示
すように、分周信号ｃの立下りエッジ“1"に同期して１
ビット目のパルスがハイレベルになり、分周信号ｃの立
下りエッジ“3"に同期して１ビット目のパルスがローレ
ベルになる。また、分周信号ｃの立下りエッジ“2"に同
期して２ビット目のパルスがハイレベルになり、分周信
号ｃの立下りエッジ“4"に同期して２ビット目のパルス
がローレベルに変化する。このような１ビット目、２ビ
ット目のパルスをデコーダ33でデコードすることによ
り、デコーダ33から、第６図ｆおよびｇに示すような二
つの信号ｆ、ｇを出力する。信号ｆは1/227分周信号ｃ
の立下りエッジ“1"、“2"に同期したパルス幅をもち、
信号ｇは立下りエッジ“3"、“4"に同期したパルス幅を
もつ。すなわち、信号ｇは信号ｆに対して、1/227分周
信号ｃの２周期分の時間遅れをもっている。言いかえれ
ば、２ビットシフトレジスタ31、インバータ32およびデ
コーダ33は、1/227分周信号ｃをクロックパルスとし
て、一方の信号ｇを他方の信号ｆに対して２クロックパ
ルス分遅延させる遅延回路34として動作する。
は、1/4分周回路19（すなわち２ビットバイナリカウン
タ23）のクロック端子CKに供給され、その出力端子Ｑか
ら分周信号ｅが出力される。この分周信号ｅは２ビット
シフトレジスタ31のＤ入力端子に供給される。２ビット
シフトレジスタ31のクロック端子CKには、前述の1/227
分周信号ｃがインバータ32を介して供給される。その結
果、２ビットシフトレジスタ31においては、第６図に示
すように、分周信号ｃの立下りエッジ“1"に同期して１
ビット目のパルスがハイレベルになり、分周信号ｃの立
下りエッジ“3"に同期して１ビット目のパルスがローレ
ベルになる。また、分周信号ｃの立下りエッジ“2"に同
期して２ビット目のパルスがハイレベルになり、分周信
号ｃの立下りエッジ“4"に同期して２ビット目のパルス
がローレベルに変化する。このような１ビット目、２ビ
ット目のパルスをデコーダ33でデコードすることによ
り、デコーダ33から、第６図ｆおよびｇに示すような二
つの信号ｆ、ｇを出力する。信号ｆは1/227分周信号ｃ
の立下りエッジ“1"、“2"に同期したパルス幅をもち、
信号ｇは立下りエッジ“3"、“4"に同期したパルス幅を
もつ。すなわち、信号ｇは信号ｆに対して、1/227分周
信号ｃの２周期分の時間遅れをもっている。言いかえれ
ば、２ビットシフトレジスタ31、インバータ32およびデ
コーダ33は、1/227分周信号ｃをクロックパルスとし
て、一方の信号ｇを他方の信号ｆに対して２クロックパ
ルス分遅延させる遅延回路34として動作する。
信号ｆは２ビットバイナリカウンタ35のリセット端子
に供給される。２ビットバイナリカウンタ35のクロッ
ク端子CKには1/227分周信号ｃが供給される。その結
果、２ビットバイナリカウンタ35の１ビット目（Ｑ）
は、第６図に示すように、信号ｆによってリセットされ
た後の1/227分周信号ｃの立上りエッジ“1"、“2"、
“3"、“4"にそれぞれ同期して、ハイレベル、ローレベ
ルの変化を繰り返し、立上りエッジ“4"の直後に再び信
号ｆによってリセットされる。一方、２ビット目（）
は、１ビット目（Ｑ）の立下りエッジに同期してハイレ
ベル、ローレベルの変化を繰り返す。すなわち、２ビッ
トバイナリカウンタ35は、回路構成上は1/4分周回路で
あるが、信号ｆによって周期的にリセットされることに
より、機能的には1/5分周回路36として動作する。その
結果、1/5分周回路36の出力信号ｈ（２ビットバイナリ
カウンタ35の２ビット目（）の信号）は、1/227分周
回路ｃをさらに1/5分周したものとなる。すなわち、次
式のとおりとなる。
に供給される。２ビットバイナリカウンタ35のクロッ
ク端子CKには1/227分周信号ｃが供給される。その結
果、２ビットバイナリカウンタ35の１ビット目（Ｑ）
は、第６図に示すように、信号ｆによってリセットされ
た後の1/227分周信号ｃの立上りエッジ“1"、“2"、
“3"、“4"にそれぞれ同期して、ハイレベル、ローレベ
ルの変化を繰り返し、立上りエッジ“4"の直後に再び信
号ｆによってリセットされる。一方、２ビット目（）
は、１ビット目（Ｑ）の立下りエッジに同期してハイレ
ベル、ローレベルの変化を繰り返す。すなわち、２ビッ
トバイナリカウンタ35は、回路構成上は1/4分周回路で
あるが、信号ｆによって周期的にリセットされることに
より、機能的には1/5分周回路36として動作する。その
結果、1/5分周回路36の出力信号ｈ（２ビットバイナリ
カウンタ35の２ビット目（）の信号）は、1/227分周
回路ｃをさらに1/5分周したものとなる。すなわち、次
式のとおりとなる。
ｈ＝（f1/227）×（1/5） ＝f1/1135 ……（18） この信号ｈは位相比較回路18の一方の入力端子に供給
される。位相比較回路18のもう一方の入力端子には、1/
4分周回路19の出力信号ｅが供給される。1/4分周回路19
の出力信号ｅは、水平同期信号fHを1/4分周したもので
あるから、次式で表わされる。
される。位相比較回路18のもう一方の入力端子には、1/
4分周回路19の出力信号ｅが供給される。1/4分周回路19
の出力信号ｅは、水平同期信号fHを1/4分周したもので
あるから、次式で表わされる。
ｅ＝fH/4 ……（19） 位相比較回路18においては、信号ｅの立上りエッジと
信号ｈの立下りエッジの位相が比較される。信号ｈの立
下りエッジは、1/227分周信号ｃの立上りエッジ（第６
図ｃに“4"で示しているエッジ）に同期している。すな
わち、位相比較回路18は、1/4分周信号ｅの立上りエッ
ジと、1/227分周信号ｃの立上りエッジの位相を比較
し、両信号ｅとｃの位相を同期させるようにループ全体
を制御する。
信号ｈの立下りエッジの位相が比較される。信号ｈの立
下りエッジは、1/227分周信号ｃの立上りエッジ（第６
図ｃに“4"で示しているエッジ）に同期している。すな
わち、位相比較回路18は、1/4分周信号ｅの立上りエッ
ジと、1/227分周信号ｃの立上りエッジの位相を比較
し、両信号ｅとｃの位相を同期させるようにループ全体
を制御する。
このとき、電圧制御発振回路12の周波数可変範囲Δf1
は、上述したように、4.43（MHz）±１（kHz）程度であ
る。したがって、第６図に示すように、信号ｅの立上り
エッジは、位相ロックされるべき信号ｃの立上りエッジ
（第６図ｃの立上りエッジ“4"）の前後に存在する立下
りエッジ（第６図ｃの立下りエッジ“5"と“1"）で決ま
る１周期内に必ず位置している。そして、２ビットバイ
ナリカウンタ（1/4分周回路）35は、前述の通り1/4分周
信号ｃの1/227分周を完了した後に信号ｆでリセットさ
れて、実質的に1/5分周動作を行うため、次に到来する1
/4分周回路19の出力信号ｅの立上りエッジと、1/227分
周信号ｃの５発目のパルスの立上りエッジ（第６図ｃの
立上りエッジ“4"）とが、ほぼそろうことになる。
は、上述したように、4.43（MHz）±１（kHz）程度であ
る。したがって、第６図に示すように、信号ｅの立上り
エッジは、位相ロックされるべき信号ｃの立上りエッジ
（第６図ｃの立上りエッジ“4"）の前後に存在する立下
りエッジ（第６図ｃの立下りエッジ“5"と“1"）で決ま
る１周期内に必ず位置している。そして、２ビットバイ
ナリカウンタ（1/4分周回路）35は、前述の通り1/4分周
信号ｃの1/227分周を完了した後に信号ｆでリセットさ
れて、実質的に1/5分周動作を行うため、次に到来する1
/4分周回路19の出力信号ｅの立上りエッジと、1/227分
周信号ｃの５発目のパルスの立上りエッジ（第６図ｃの
立上りエッジ“4"）とが、ほぼそろうことになる。
このことは、次のようにも説明できる。第５図の構成
によれば、信号ｅの一周期中に1/227分周信号ｃが５パ
ルス分存在する。したがって、次に到来する信号ｅの立
上りエッジ付近に、必ず信号ｈ（すなわちf1/1135）の
立下りエッジが存在し、信号ｅの立上りエッジと信号ｈ
の立下りエッジとをほぼそろえることができる。
によれば、信号ｅの一周期中に1/227分周信号ｃが５パ
ルス分存在する。したがって、次に到来する信号ｅの立
上りエッジ付近に、必ず信号ｈ（すなわちf1/1135）の
立下りエッジが存在し、信号ｅの立上りエッジと信号ｈ
の立下りエッジとをほぼそろえることができる。
したがって、かりになんらかの原因によってロックが
外れた場合でも、次に到来する信号ｅと1/227分周信号
ｃの５発目のパルスの位相がほぼそろった直後の第１回
目の位相比較から定常状態に入る。
外れた場合でも、次に到来する信号ｅと1/227分周信号
ｃの５発目のパルスの位相がほぼそろった直後の第１回
目の位相比較から定常状態に入る。
このようにして位相比較回路18が定常状態に入ると、
信号ｅの立上りエッジと信号ｈの立下りエッジの位相が
比較される。そして両信号ｅ、ｈの位相差に応じた極性
とパルス幅をもつ信号ｉ、ｊが出力される。これらの信
号ｉ、ｊはチャージポンプ回路24に供給され、信号ｉ、
ｊの極性とパルス幅に応じてキャパシタ25の充放電が行
われる。その結果、キャパシタ25の出力端子には第６図
のｋに示すような制御信号ｋが現われる。この制御信号
ｋを電圧制御発振回路12の制御端子に供給し、その出力
信号f1の周波数を変化させることにより、位相比較回路
18の二つの入力信号ｅ、ｈの位相を同期させるように、
ループ全体が制御される。そして信号ｅ、ｈの位相が完
全に同期すると、位相同期ループが再びロック状態にな
る。この状態では信号ｅと信号ｈとが等しくなる。この
ため、（18）式および（19）式から（20）式、さらには
（21）式で示される関係が得られる。
信号ｅの立上りエッジと信号ｈの立下りエッジの位相が
比較される。そして両信号ｅ、ｈの位相差に応じた極性
とパルス幅をもつ信号ｉ、ｊが出力される。これらの信
号ｉ、ｊはチャージポンプ回路24に供給され、信号ｉ、
ｊの極性とパルス幅に応じてキャパシタ25の充放電が行
われる。その結果、キャパシタ25の出力端子には第６図
のｋに示すような制御信号ｋが現われる。この制御信号
ｋを電圧制御発振回路12の制御端子に供給し、その出力
信号f1の周波数を変化させることにより、位相比較回路
18の二つの入力信号ｅ、ｈの位相を同期させるように、
ループ全体が制御される。そして信号ｅ、ｈの位相が完
全に同期すると、位相同期ループが再びロック状態にな
る。この状態では信号ｅと信号ｈとが等しくなる。この
ため、（18）式および（19）式から（20）式、さらには
（21）式で示される関係が得られる。
f1/1135＝fH/4 ……（20） f1＝（1135/4）×fH ……（21） （21）式は、（４）式に示したPAL方式の規格を満たし
ている。
ている。
以上説明したように、第５図の構成によれば、ロック
が外れてから再び通常の位相比較動作に戻るまでの時間
を、第３図の構成における1.1秒に比べていちじるしく
短くすることができる。したがって、かりにこの間に色
消えが発生しても、人間の目には全く感知されない。こ
のように第５図の構成によれば、ビデオ一体型VTRの性
能を飛躍的に向上することができる。
が外れてから再び通常の位相比較動作に戻るまでの時間
を、第３図の構成における1.1秒に比べていちじるしく
短くすることができる。したがって、かりにこの間に色
消えが発生しても、人間の目には全く感知されない。こ
のように第５図の構成によれば、ビデオ一体型VTRの性
能を飛躍的に向上することができる。
ところで、第５図の構成においても、電源投入時やモ
ード切り換え時、なんらかの原因で水平同期信号fHが欠
落したとき、あるいは電源変動によるロック外れから再
度ロックしなおしたときなどに、第４図に破線ｊ′で示
したように、たまたま位相比較回路18の出力信号ｉまた
は同ｊがローレベルまたはハイレベルの状態を保持した
ままになることが起り得る。この状態から位相比較を開
始すると、位相比較される二つの信号ｅ、ｈのエッジ同
士がずれてしまい、４水平期間（＝256マイクロ秒）に
わたる最大補正量を補正してしまうという不都合が生じ
る。
ード切り換え時、なんらかの原因で水平同期信号fHが欠
落したとき、あるいは電源変動によるロック外れから再
度ロックしなおしたときなどに、第４図に破線ｊ′で示
したように、たまたま位相比較回路18の出力信号ｉまた
は同ｊがローレベルまたはハイレベルの状態を保持した
ままになることが起り得る。この状態から位相比較を開
始すると、位相比較される二つの信号ｅ、ｈのエッジ同
士がずれてしまい、４水平期間（＝256マイクロ秒）に
わたる最大補正量を補正してしまうという不都合が生じ
る。
そこで、第５図においては、デコーダ33の出力信号ｇ
を位相比較回路18のリセット端子に供給し、信号ｇに
よって位相比較回路18をリセットするように構成してい
る。第６図から明らかなように、信号ｇは、信号ｅの立
下りエッジから信号ｃの立下りエッジまでのパルス幅を
もっている。言いかえれば、信号ｇは信号ｅの立下りエ
ッジに同期し、信号ｃの一周期分のパルス幅をもってい
る。この信号ｇで位相比較回路18を周期的にリセットす
ると、かりに位相比較回路18の出力信号ｉまたは同ｊが
ハイレベルまたはローレベルの状態を保持し続けたとし
ても、リセットのたびに位相比較回路18を、位相比較動
作が１回終了したのと同じ状態に強制的に設定すること
ができる。このため、信号ｇによるリセットが終了した
直後に到来する二つの信号e,hのエッジ同士を位相比較
することにより、ただちに定常状態に入ることができ
る。
を位相比較回路18のリセット端子に供給し、信号ｇに
よって位相比較回路18をリセットするように構成してい
る。第６図から明らかなように、信号ｇは、信号ｅの立
下りエッジから信号ｃの立下りエッジまでのパルス幅を
もっている。言いかえれば、信号ｇは信号ｅの立下りエ
ッジに同期し、信号ｃの一周期分のパルス幅をもってい
る。この信号ｇで位相比較回路18を周期的にリセットす
ると、かりに位相比較回路18の出力信号ｉまたは同ｊが
ハイレベルまたはローレベルの状態を保持し続けたとし
ても、リセットのたびに位相比較回路18を、位相比較動
作が１回終了したのと同じ状態に強制的に設定すること
ができる。このため、信号ｇによるリセットが終了した
直後に到来する二つの信号e,hのエッジ同士を位相比較
することにより、ただちに定常状態に入ることができ
る。
したがって、第５図の構成によれば、この点において
も、ロックが外れてから定常状態に復帰するまでの、い
わゆる引込み期間を大幅に短くすることができる。
も、ロックが外れてから定常状態に復帰するまでの、い
わゆる引込み期間を大幅に短くすることができる。
なお、以上の実施例ではPAL方式を例にあげて説明し
たが、NTSC方式の場合にも分周比を変更するだけで全く
同様の動作を行わせることができる。
たが、NTSC方式の場合にも分周比を変更するだけで全く
同様の動作を行わせることができる。
第７図は本発明をNTSC方式の映像信号処理装置に応用
した場合のブロック図である。
した場合のブロック図である。
NTSC方式の規格では、周波数f1と同fHとの関係は次の
ようになる。
ようになる。
f1/910＝fH/4 ……（22） そこで、第７図に示す構成においてはクロック間引き回
路が不要であり、電圧制御発振回路12の出力信号f1を直
接８ビットバイナリカウンタ27のクロック端子CKとＤ−
フリップフロップ回路29のクロック端子CKに供給すれば
よい。
路が不要であり、電圧制御発振回路12の出力信号f1を直
接８ビットバイナリカウンタ27のクロック端子CKとＤ−
フリップフロップ回路29のクロック端子CKに供給すれば
よい。
NTSC方式においては、（22）式を実現するために1/18
2分周回路37を用いる。入力信号ａを1/182分周するため
には、８ビットバイナリカウンタ27が90個（182の約半
分）のクロックパルスをカウントした時にデコーダ28の
NANDゲートからデコードパルスを発生させ（これによっ
てRSラッチ回路30の出力信号ｃのデューティ比がほぼ50
％になる）、８ビットバイナリカウンタ27が180個（＝1
82−２）にクロックパルスをカウントしたときに、デコ
ーダ28のANDゲートからデコードパルスを発生させれば
よい。その他の回路構成および動作は、第５図および第
６図に示したPAL方式における場合と全く同一である。
2分周回路37を用いる。入力信号ａを1/182分周するため
には、８ビットバイナリカウンタ27が90個（182の約半
分）のクロックパルスをカウントした時にデコーダ28の
NANDゲートからデコードパルスを発生させ（これによっ
てRSラッチ回路30の出力信号ｃのデューティ比がほぼ50
％になる）、８ビットバイナリカウンタ27が180個（＝1
82−２）にクロックパルスをカウントしたときに、デコ
ーダ28のANDゲートからデコードパルスを発生させれば
よい。その他の回路構成および動作は、第５図および第
６図に示したPAL方式における場合と全く同一である。
NTSC方式の規格は前述の（22）式に示すとおりである
から、次の関係を満足するような回路構成でもよい。
から、次の関係を満足するような回路構成でもよい。
f1/455＝fH/2 ……（23） 第８図は、本発明をNTSC方式の映像信号処理装置に応
用したさらに他の実施例では、上記（23）式を満足する
回路構成を示している。なお、この実施例において、第
５図および第７図と同一機能をもつ回路には同一符号を
付している。
用したさらに他の実施例では、上記（23）式を満足する
回路構成を示している。なお、この実施例において、第
５図および第７図と同一機能をもつ回路には同一符号を
付している。
第８図において、第５図および第７図に示した構成と
異なるところは、水平同期信号fHが1/2分周回路38によ
って1/2分周されることと、電圧制御発振回路12の出力
信号f1が1/91分周回路39で1/91分周されることである。
異なるところは、水平同期信号fHが1/2分周回路38によ
って1/2分周されることと、電圧制御発振回路12の出力
信号f1が1/91分周回路39で1/91分周されることである。
このようにすれば、位相比較回路18の二つの入力端子
にf1/455とfH/2の周波数成分とを供給することができ、
（23）式を満足する回路構成となる。
にf1/455とfH/2の周波数成分とを供給することができ、
（23）式を満足する回路構成となる。
なお、第５図、第７図および第８図に示した実施例を
比較すれば明らかなように、第５図と第７図の実施例に
おいては、分周回路26、37以外のすべての回路が同一で
ある。また第５図と第８図の実施例では、分周回路26、
39、分周回路19、38以外のすべての回路が同一である。
このため本発明によれば、fHロック回路をPAL方式とNTS
C方式に共用することが容易になる。特に第５図、第７
図の実施例によれば、より多くの回路を共用することが
できるから、PAL方式およびNTSC方式に共用される半導
体集積回路を実現する上で非常に有利である。
比較すれば明らかなように、第５図と第７図の実施例に
おいては、分周回路26、37以外のすべての回路が同一で
ある。また第５図と第８図の実施例では、分周回路26、
39、分周回路19、38以外のすべての回路が同一である。
このため本発明によれば、fHロック回路をPAL方式とNTS
C方式に共用することが容易になる。特に第５図、第７
図の実施例によれば、より多くの回路を共用することが
できるから、PAL方式およびNTSC方式に共用される半導
体集積回路を実現する上で非常に有利である。
また、以上の実施例では、すべてに回路機能を論理回
路で構成したが、マイクロコンピュータ等を用いて、一
部あるいはすべての機能をソフトウエアで実現してもよ
いことは言うまでもない。
路で構成したが、マイクロコンピュータ等を用いて、一
部あるいはすべての機能をソフトウエアで実現してもよ
いことは言うまでもない。
発明の効果 本発明は、第１の位相同期ループと第２の位相同期ル
ープとを有し、水晶振動子を有した第１の電圧制御発振
回路も第２の電圧制御発振回路もが水平同期信号と位相
同期されるため、水平同期信号を逓倍した安定な変調信
号が得られ、従来の自動位相制御回路を用いる必要が無
くなる。このため、自動位相制御回路で発生するジッタ
成分が低減変案されて磁気テープに記録されることはな
く、したがってVTRの画質が向上する。
ープとを有し、水晶振動子を有した第１の電圧制御発振
回路も第２の電圧制御発振回路もが水平同期信号と位相
同期されるため、水平同期信号を逓倍した安定な変調信
号が得られ、従来の自動位相制御回路を用いる必要が無
くなる。このため、自動位相制御回路で発生するジッタ
成分が低減変案されて磁気テープに記録されることはな
く、したがってVTRの画質が向上する。
また、本発明は、上記水平同期信号ロック回路を、上
記第１の電圧制御発振回路の出力信号をあらかじめ定め
られた分周比で分周する分周回路と、この分周回路の出
力信号をクロック信号として、水平同期信号の1/4分周
信号または1/2分周信号を所定期間遅延させたリセット
信号を発生する遅延回路と、上記リセット信号によって
周期的にリセットされることにより上記分周回路の出力
信号を1/5分周する1/5分周回路と、上記水平同期信号を
1/4分周または1/2分周した信号の位相と上記1/5分周回
路の出力信号の位相とを比較する位相比較回路とで構成
し、上記位相比較回路の出力信号で上記第１の電圧制御
発振回路の発振周波数を制御するようにしたものであ
る。
記第１の電圧制御発振回路の出力信号をあらかじめ定め
られた分周比で分周する分周回路と、この分周回路の出
力信号をクロック信号として、水平同期信号の1/4分周
信号または1/2分周信号を所定期間遅延させたリセット
信号を発生する遅延回路と、上記リセット信号によって
周期的にリセットされることにより上記分周回路の出力
信号を1/5分周する1/5分周回路と、上記水平同期信号を
1/4分周または1/2分周した信号の位相と上記1/5分周回
路の出力信号の位相とを比較する位相比較回路とで構成
し、上記位相比較回路の出力信号で上記第１の電圧制御
発振回路の発振周波数を制御するようにしたものであ
る。
このように1/5分周回路を周期的にリセットすれば、
位相同期ループのロックが外れてから、通常の位相比較
動作に入るまでの引込み動作時間を短縮することができ
る。その結果、モード切り換え時等に位相同期ループの
ロックが外れた瞬間の色消えを確実に防止することがで
きる。
位相同期ループのロックが外れてから、通常の位相比較
動作に入るまでの引込み動作時間を短縮することができ
る。その結果、モード切り換え時等に位相同期ループの
ロックが外れた瞬間の色消えを確実に防止することがで
きる。
第１図は本発明の第１の実施例における映像信号処理装
置を示すブロック図、第２図は第１図に示したfHロック
回路の具体構成を示すブロック図、第３図は第２図に示
したfHロック回路のさらに具体的な構成を示すブロック
図、第４図は第３図の各部の電圧波形を示すタイミング
チャート、第５図は第２図に示したfHロック回路のPAL
方式の具体構成を示すブロック図、第６図は第５図の各
部の電圧波形を示すタイミングチャート、第７図は第２
図に示したfHロック回路のNTSC方式の具体構成を示すブ
ロック図、第８図は本発明に用いるfHロック回路のNTSC
方式の具体構成を示すブロック図、第９図は従来のカメ
ラ一体型ビデオカセットレコーダに用いられる映像信号
処理装置を示すブロック図である。 １……エンコーダ、４……自動位相制御回路、５……平
衡変調回路、７……自動周波数制御回路、８……電圧制
御発振回路、９……1/8ロータリー、10……副平衡変調
回路、11……水晶振動子、12……電圧制御発振回路、13
……帯域濾波器、14……低域濾波器、15……fHロック回
路、16……クロック間引き回路、17……1/1135分周回
路、18……位相比較回路、19……1/4分周回路、24……
チャージポンプ回路、25……キャパシタ、26……1/227
分周回路、34……遅延回路、36……1/5分周回路、37…
…1/182分周回路、38……1/2分周回路、39……1/91分周
回路。
置を示すブロック図、第２図は第１図に示したfHロック
回路の具体構成を示すブロック図、第３図は第２図に示
したfHロック回路のさらに具体的な構成を示すブロック
図、第４図は第３図の各部の電圧波形を示すタイミング
チャート、第５図は第２図に示したfHロック回路のPAL
方式の具体構成を示すブロック図、第６図は第５図の各
部の電圧波形を示すタイミングチャート、第７図は第２
図に示したfHロック回路のNTSC方式の具体構成を示すブ
ロック図、第８図は本発明に用いるfHロック回路のNTSC
方式の具体構成を示すブロック図、第９図は従来のカメ
ラ一体型ビデオカセットレコーダに用いられる映像信号
処理装置を示すブロック図である。 １……エンコーダ、４……自動位相制御回路、５……平
衡変調回路、７……自動周波数制御回路、８……電圧制
御発振回路、９……1/8ロータリー、10……副平衡変調
回路、11……水晶振動子、12……電圧制御発振回路、13
……帯域濾波器、14……低域濾波器、15……fHロック回
路、16……クロック間引き回路、17……1/1135分周回
路、18……位相比較回路、19……1/4分周回路、24……
チャージポンプ回路、25……キャパシタ、26……1/227
分周回路、34……遅延回路、36……1/5分周回路、37…
…1/182分周回路、38……1/2分周回路、39……1/91分周
回路。
フロントページの続き (72)発明者 ▲吉▼村 宏一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 五百井 俊明 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 金澤 成寿 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭64−4190（ＪＰ，Ａ) 特開 平２−19095（ＪＰ，Ａ) 特開 平４−35390（ＪＰ，Ａ)
Claims (11)
- 【請求項１】水晶振動子によって基本発振周波数が決ま
る第１の電圧制御発振回路と、水平同期信号の位相と上
記第１の電圧制御発振回路の出力信号の位相を比較し、
位相差に応じて上記第１の電圧制御発振回路の発振周波
数を制御する水平同期信号ロック回路とからなる第１の
位相同期ループと、 第２の電圧制御発振回路と、上記水平同期信号の位相と
上記第２の電圧制御発振回路の出力信号の位相を比較
し、位相差に応じて上記第２の電圧制御発振回路の発振
周波数を制御する自動周波数制御回路とからなる第２の
位相同期ループと、 上記第１の電圧制御発振回路の出力信号と上記第２の電
圧制御発振回路の出力信号とを利用して映像信号を変調
する変調手段とを備えた映像信号処理装置。 - 【請求項２】変調手段を、 第１の電圧制御発振回路の出力信号によって色差信号を
平衡変調するエンコーダと、 上記第１の電圧制御発振回路の出力信号と第２の電圧制
御発振回路の出力信号との和信号を得るための副平衡変
調回路と、 上記副平衡変調回路の出力信号によって上記エンコーダ
の出力信号を平衡変調する平衡変調回路とで構成したこ
とを特徴とする請求項１記載の映像信号処理装置。 - 【請求項３】水平同期信号ロック回路を、 第１の電圧制御発振回路の出力信号中から所定のクロッ
クパルスを間引くクロック間引き回路と、 上記クロック間引き回路の出力信号を1/1135分周する1/
1135分周回路と、 水平同期信号を1/4分周する1/4分周回路と、 上記1/1135分周回路の出力信号の位相と上記1/4分周回
路の出力信号の位相とを比較し、位相差に応じて上記第
１の電圧制御発振回路の発振周波数を制御する位相比較
回路とで構成したことを特徴とする請求項１記載の映像
信号処理装置。 - 【請求項４】水平同期信号ロック回路を、 クロック間引き回路の出力信号を1/227分周する1/227分
周回路と、 水平同期信号を1/4分周する1/4分周回路の出力信号を入
力信号とし、上記1/227分周回路の出力信号をクロック
信号として、上記1/4分周回路の出力信号を第１の期間
遅延させた第１のリセット信号を発生する遅延回路と、 上記1/227分周回路の出力信号を入力信号とし、上記第
１のリセット信号により周期的にリセットされることに
よって、上記1/227分周回路の出力信号を1/5分周する1/
5分周回路と、 上記1/4分周回路の出力信号の位相と上記1/5分周回路の
出力信号の位相とを比較し、その位相差に応じた出力信
号を発生する位相比較回路とで構成したことを特徴とす
る請求項３記載の映像信号処理装置。 - 【請求項５】遅延回路が、第１のリセット信号から更に
第２の期間遅延した第２のリセット信号を発生し、上記
第２のリセット信号によって位相比較回路を周期的にリ
セットすることを特徴とする請求項４記載の映像信号処
理装置。 - 【請求項６】水平同期信号ロック回路を、 第１の電圧制御発振回路の出力信号を1/910分周する1/9
10分周回路と、 水平同期信号を1/4分周する1/4分周回路と、 上記1/910分周回路の出力信号の位相と上記1/4分周回路
の出力信号の位相とを比較し、位相差に応じて上記第１
の電圧制御発振回路の発振周波数を制御する位相比較回
路とで構成したことを特徴とする請求項１記載の映像信
号処理装置。 - 【請求項７】水平同期信号ロック回路を、 第１の電圧制御発振回路の出力信号を1/182分周する1/1
82分周回路と、 水平同期信号を1/4分周する1/4分周回路の出力信号を入
力信号とし、上記1/182分周回路の出力信号をクロック
信号として、上記1/4分周回路の出力信号を第１の期間
遅延させた第１のリセット信号を発生する遅延回路と、 上記1/182分周回路の出力信号を入力信号とし、上記第
１のリセット信号により周期的にリセットされることに
よって、上記1/182分周回路の出力信号を1/5分周する1/
5分周回路と、 上記1/4分周回路の出力信号の位相と上記1/5分周回路の
出力信号の位相を比較し、位相差に応じた出力信号を発
生する位相比較回路とで構成したことを特徴とする請求
項６記載の映像信号処理装置。 - 【請求項８】遅延回路が、第１のリセット信号から更に
第２の期間遅延した第２のリセット信号を発生し、上記
第２のリセット信号によって位相比較回路を周期的にリ
セットすることを特徴とする請求項７記載の映像信号処
理装置。 - 【請求項９】水平同期信号ロック回路を、 第１の電圧制御発振回路の出力信号を1/455分周する1/4
55分周回路と、 水平同期信号を1/2分周する1/2分周回路と、 上記1/455分周回路の出力信号の位相と上記1/2分周回路
の出力信号の位相とを比較し、位相差に応じて上記第１
の電圧制御発振回路の発振周波数を制御する位相比較回
路とで構成したことを特徴とする請求項１記載の映像信
号処理装置。 - 【請求項１０】水平同期信号ロック回路を、 第１の電圧制御発振回路の出力信号を1/91分周する1/91
分周回路と、 水平同期信号を1/2分周する1/2分周回路の出力信号を入
力信号とし、上記1/91分周回路の出力信号をクロック信
号として、上記1/2分周回路の出力信号を第１の期間遅
延させた第１のリセット信号を発生する遅延回路と、 上記1/91分周回路の出力信号を入力信号とし、上記第１
のリセット信号により周期的にリセットされることによ
って、上記1/91分周回路の出力信号を1/5分周する1/5分
周回路と、 上記1/2分周回路の出力信号の位相と、上記1/5分周回路
の出力信号の位相を比較し、位相差に応じた出力信号を
発生する位相比較回路とで構成したことを特徴とする請
求項９記載の映像信号処理装置。 - 【請求項１１】遅延回路が、第１のリセット信号から更
に第２の期間遅延した第２のリセット信号を発生し、上
記第２のリセット信号によって位相比較回路を周期的に
リセットすることを特徴とする請求項10記載の映像信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332504A JP2719044B2 (ja) | 1989-12-20 | 1990-11-28 | 映像信号処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33051389 | 1989-12-20 | ||
| JP1-330513 | 1989-12-20 | ||
| JP2332504A JP2719044B2 (ja) | 1989-12-20 | 1990-11-28 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0427276A JPH0427276A (ja) | 1992-01-30 |
| JP2719044B2 true JP2719044B2 (ja) | 1998-02-25 |
Family
ID=26573557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332504A Expired - Fee Related JP2719044B2 (ja) | 1989-12-20 | 1990-11-28 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719044B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101946B2 (ja) * | 1987-06-25 | 1995-11-01 | 三菱電機株式会社 | 磁気記録再生装置の色信号処理装置 |
-
1990
- 1990-11-28 JP JP2332504A patent/JP2719044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427276A (ja) | 1992-01-30 |
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