JP3003776B2

JP3003776B2 - クロック調整回路

Info

Publication number: JP3003776B2
Application number: JP9125858A
Authority: JP
Inventors: 聡真鍋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-15
Filing date: 1997-05-15
Publication date: 2000-01-31
Anticipated expiration: 2017-05-15
Also published as: JPH10322324A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック調整回路
に関し、特に入力データにビット同期するクロック信号
の位相を調整するクロック調整回路に関する。

【０００２】

【従来の技術】デジタルデータの伝送システムでは、受
信デジタルデータの各ビットの値を識別判定するため
に、受信デジタルデータにビット同期したクロック信号
を必要とする。

【０００３】ところが、クロック信号が、単に受信デジ
タルデータにビット同期しているだけでは、このような
識別判定を行うことはできない。つまり、識別判定は、
クロック信号の立上がり（または立下がり）を利用して
行うので、この立上がり（または立下がり）が、図６
（ａ）に示すようにデータの変化点（不確定領域）に一
致してしまうと、データの値を特定することができな
い。

【０００４】そこで、図６（ｂ）に示すようにクロック
信号の立上がり（または立下がり）が、データの確定領
域に位置するように、クロック信号のビット位相を調整
することが行われる。

【０００５】従来、クロック信号の位相を調整する方法
としては、ディレーラインを用いてクロック信号を遅延
させる方法がある。

【０００６】また、受信データの変化点を検出して、そ
の変化点にクロック信号の立上がりまたは立下がりが一
致するように、クロック信号の分周比率を変化させて、
同期クロックを再生する方法がある。このような方法を
採用したクロック位相調整回路は、例えば、特開昭６３
−４５９３４号公報に記載されている。

【０００７】

【発明が解決しようとする課題】第１の問題点は、経済
性が悪いということである。

【０００８】その理由は、ディレーラインを用いてクロ
ック信号を遅延させる方法では、立ち上げ時、点検時、
障害発生時等、しばしば受信データとクロック信号の位
相関係を観測し、適切な遅延時間のディレーラインに交
換する必要があり、作業の手間が掛かるからである。

【０００９】第２の問題点は、動作の安定性にかけるこ
とである。

【００１０】即ち、受信データ変化点を検出してクロッ
クを調整する方法では、調整が１ビット毎に行われるた
め、瞬時的なデータ誤り等によってもクロックの調整が
行われるからである。

【００１１】本発明は、クロック信号の位相調整を自動
的に行う、動作の安定したクロック調整回路を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】本発明のクロック調整回
路は、入力されたデータとクロックよりデータの同期外
れを検出する同期外れ検出回路と、前記同期外れを検出
してから同期引き込み時間よりも長い一定時間後にパル
スを発生するタイマ回路と、前記タイマ回路からのパル
ス発生毎にカウントアップするカウンタ回路と、前記ク
ロックのデューティをそれぞれ調整するn個のデューテ
ィ調整回路と、前記デューティを変化させるために前記
クロックに同期する４ｎ倍の周波数を有するクロックを
発生する発振器と、前記発振器の出力を分周する分周回
路と、前記カウンタ回路のカウントアップに応じて前記
ｎ個のデューティ調整回路の内の１つを所定の順番で選
択する選択回路と、電源投入時に前記タイマ回路、前記
カウンタ回路、及び前記選択回路を初期状態にリセット
するパワーオンリセット回路とを備えることを特徴とす
る。

【００１３】また、本発明のクロック調整回路は、前記
同期外れ検出回路が、前記入力されたデータに含まれる
フレーム同期信号をｘ回連続して検出できなかったとき
に同期外れを検出するようにしたことを特徴とする。

【００１４】

【００１５】さらに、本発明のクロック調整回路は、前
記入力されたクロック信号と、前記分周回路からの出力
に基づいて、反転クロック信号を生成し、前記選択回路
へ供給する反転回路を有することを特徴とする。

【００１６】

【００１７】

【作用】同期外れ検出回路は、データ信号とクロック信
号の位相のずれを検出する。同期外れ検出回路が継続的
にずれを検出して所定時間がすぎると、タイマ回路はパ
ルスを発生する。カウンタ回路は、タイマ回路からのパ
ルスをカウントする。選択回路には、互いに異なるデュ
ーティ比を持つ複数のクロック信号が入力されており、
選択回路が、カウンタのカウント値に応じてその１つを
選択する。これにより、データ信号とクロック信号の位
相のずれが調整される。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１９】図１に本発明の一実施の形態を示す。この
クロック調整回路は、データ信号が入力される入力端子
Ｉ１、入力端子Ｉ１に入力されたデータ信号を出力する
出力端子Ｏ１、入力クロック信号が入力される入力端子
Ｉ２、出力クロック信号を出力する出力端子Ｏ２、入力
クロック信号の周波数を４ｎ逓倍する発振器１１、４ｎ
逓倍されたクロック信号を１分周、２分周、４分周、
…、２ｎ分周する分周回路１２、入力クロック信号と逓
倍され分周されたクロック信号のうちの少なくとも１つ
の信号が入力され、それぞれ、５０（１±１／４ｎ）
％、５０（１±１／２ｎ）％、５０（１±１／ｎ）％、
…、５０（１±１／２）％のデューティ比を持つデュー
ティ比が調整されたクロック信号を出力するデューティ
調整回路１３、入力クロック信号を反転させて出力する
もう一つのデューティ調整回路１４、入力クロック信
号、デューティ比が調整されたクロック信号、及び反転
入力クロック信号の内のいずれか一つを選択して出力ク
ロック信号として出力端子Ｏ２に供給する選択回路１
５、データ信号と出力クロック信号とを用いて同期外れ
を検出する同期外れ検出回路１６、同期外れ検出回路１
６からの同期外れを表わす信号によって起動され、所定
時間を計測したときにパルス信号を出力するタイマ回路
１７、タイマ回路１７からのパルス信号をカウントしカ
ウント値を表わす信号を出力するカウンタ回路１８、こ
のクロック調整回路を起動する際にリセット信号を出力
してカウンタ回路１８をリセットするパワーオンリセッ
ト回路１９、及び、パワーオンリセット回路５からのリ
セット信号とタイマ回路１７からのパルス信号とをタイ
マ回路３へのリセット信号として出力する論理的ＯＲ回
路２０を有している。

【００２０】同期外れ検出回路１６は、例えば、図２の
ように構成される。

【００２１】図２の同期外れ検出回路１６は、入力端子
Ｉ２１に入力されるデータ信号に含まれるフレーム同期
信号（フレームパタン）と、別に入力されるフレーム位
置パルスとの入力タイミングが一致するか否かを検出す
るフレームパタン検出回路２１、同期状態で入力端子Ｉ
２２に入力される出力クロック信号をカウントして所定
周期のフレーム位置パルスを発生し、同期外れ状態でフ
レーム位置パルスを継続的にフレームパタン検出回路２
１へ出力するとともに、ハンチング状態を示す信号を出
力するハンチング回路２２、フレーム検出回路２１から
の一致信号とハンチング回路２２からのハンチング状態
を示す信号の論理積を出力するＡＮＤ回路２３、フレー
ムパタン検出回路２１の不一致信号とハンチング回路２
２からのハンチング状態を示す信号の否定との論理積を
出力するＡＮＤ回路２４、ＡＮＤ回路２３の出力により
クリアされ、ＡＮＤ回路２４の出力をｘ回カウントした
ときに出力信号を出力する前方保護回路２５、ＡＮＤ回
路２４の出力によりクリアされ、ＡＮＤ回路２３の出力
をｙ回カウントしたときに出力信号を出力する後方保護
回路２６、前方保護回路２５の出力でセットされて同期
外れ状態を示す信号を出力し、後方保護回路２６の出力
でリセットされて同期外れ状態を示す信号の出力を停止
するセット／リセット回路２７とを有している。

【００２２】また、フレームパタン検出回路２１、及び
ハンチング回路２２は、例えば、図３に示すように構成
される。

【００２３】図３のフレームパタン検出回路２１は、第
１のｍビットシフトレジスタ３１、１フレーム遅延回路
３２、第２のｍビットシフトレジスタ３３、及び二つの
シフトレジスタ３１、３３が保持するｍビットのデータ
を比較照合するフレームパタン照合回路３４を有してい
る。また、ハンチング回路２２は、クロック信号をカウ
ントするフレーム同期カウンタ３５と、同期外れ状態を
示す信号が入力されているときに、クロック信号のフレ
ーム同期カウンタ３５への入力を抑止する抑止回路３６
とを有している。

【００２４】次に、図１のクロック調整回路の動作につ
いて、図２乃至図５をも参照して説明する。

【００２５】まず、電源がオンされると、パワーオンリ
セット回路１９からリセット信号が出力され、タイマ回
路１７及びカウンタ回路１８がリセットされる。なお、
タイマ回路１７がリセットされることにより、選択回路
１５も初期状態にリセットされる。

【００２６】データ信号は、入力端子Ｉ１に入力され、
そのまま出力端子Ｏ１から次段のデータ判定回路等へ出
力されるとともに、同期外れ検出回路１６へ供給され
る。また、入力クロック信号は、入力端子Ｉ２に入力さ
れ、発振器１１、デューティ調整回路１３、１４、及び
選択回路１５へそれぞれ供給される。

【００２７】発振器１１は、ＰＬＬ回路構成を持ち、入
力クロック信号に同期して、入力クロック信号の４ｎ倍
の周波数を有するクロック信号を発生する。分周回路１
２は、これを所定の分周比で分周する。例えば、ｎ＝４
の場合、発振器１１は、入力クロック信号の１６倍の周
波数のクロック信号を発生する。そして、分周回路１２
は、入力されたクロック信号を２分周、４分周、及び８
分周する。そして、分周回路１２からは、図４（ａ）か
ら（ｄ）に示されるような関係にある４つのクロック信
号が、デューティ調整回路１３、１４へ出力される。

【００２８】デューティ調整回路１３は、分周回路１２
からのクロック信号を基に、それぞれ所定のデューティ
比を持つクロック信号を出力する。例えば、上記例の場
合、第１のデューティ調整回路１３は、図４（ａ）乃至
（ｄ）に示すクロック信号全ての論理積の否定（ＮＡＮ
Ｄ）を求め、図４（ｅ）に示す信号を生成する。第２の
デューティ調整回路１３は、図４（ｂ）乃至（ｄ）に示
すクロック信号の論理積の否定（ＮＡＮＤ）を求め、図
４（ｆ）に示す信号を生成する。第３のデューティ調整
回路１３は、図４（ｃ）乃至（ｄ）に示すクロック信号
の論理積の否定（ＮＡＮＤ）を求め、図４（ｇ）に示す
信号を生成する。第４のデューティ調整回路１３は、図
４（ｄ）に示すクロック信号を反転し、図４（ｈ）に示
す信号を生成する。そして、各デューティ調整回路１３
は、生成した信号と入力クロック信号（図４（ｊ）に示
す）との論理積を求め、図４（ｋ）乃至（ｎ）に示すデ
ューティ比を調整したクロック信号を出力する。なお、
図４では、５０（１−１／１６）％、５０（１−１／
８）％、５０（１−１／４）％、５０（１−１／２）％
のデューティ比を持つクロックを生成する場合を示した
が、得られた信号を反転すれば、５０（１＋１／１６）
％、５０（１＋１／８）％、５０（１＋１／４）％、５
０（１＋１／２）％のデューティ比を持つクロック信号
が得られることは容易に理解できる。

【００２９】また、デューティ調整回路１４は、入力ク
ロック信号を反転させたクロック信号（図４（ｏ）に示
す）を出力する。

【００３０】なお、図４（ｉ）は、入力データ信号を示
すが、これは、各クロック信号との周期関係を示してい
るが、位相関係を示すものではない。

【００３１】以上のようにして、デューティ調整回路１
３及び１４で生成されたクロック信号は、入力クロック
信号とともに選択回路１５へ出力される。選択回路１５
は、セレクタを用いて、入力されたクロック信号のなか
から１つを選択して出力クロック信号として出力する。
選択回路１５は、初期状態では、入力クロック信号を選
択しており、カウンタ回路１８のカウンタ値が１増加す
る毎に、第１のデューティ調整回路１３から第ｎのデュ
ーティ調整回路１３まで順番に選択し、さらにカウンタ
値が１増加するとデューティ調整回路１４を選択する。
そして、さらにまたカウンタ値が１増加すると、元に戻
って入力クロック信号を選択する。

【００３２】同期外れ検出器１６は、図３に示すよう
に、第１のｍビットシフトレジスタで入力されたデータ
信号をｍビット分だけ保持する。また、１フレーム遅延
回路３２で１フレーム分だけ遅延させたデータ信号をｍ
ビット分だけ保持する。そして、各シフトレジスタ３
１、３３は、保持したデータを示す信号をフレームパタ
ン照合回路３４へ出力する。なお、各シフトレジスタ３
１、３３が保持するデータのビット数ｍは、フレーム同
期信号用に割り当てられたビット数ｍに等しいものとす
る。

【００３３】一方、ハンチング回路２２は、同期外れ状
態信号が入力されていない状態で、入力されるクロック
信号をフレーム同期カウンタ３５でカウントして、デー
タ信号のフレーム周期に同期するフレーム位置パルスを
発生し、フレームパタン照合回路３４へ出力する。ま
た、同期外れ状態信号が入力されている状態で、抑止回
路３６が、クロック信号のフレームカウンタ３５への入
力を抑止し、フレーム同期カウンタ３５は、フレーム位
置パルスを継続的に出力し続ける。

【００３４】フレームパタン照合回路３５は、フレーム
位置パルスが入力されいるときは、２つのシフトレジス
タ３１、３３からのデータを比較照合して、一致または
不一致を示す信号をＡＮＤ回路２３または２４へ出力す
る。

【００３５】また、ハンチング回路２２は、同期外れ状
態信号が入力されている間、ハンチング状態を示す信号
をＡＮＤ回路２３、２４へ出力する。

【００３６】ＡＮＤ回路２３は、フレームパタン検出回
路２１から一致信号が出力され、かつハンチング回路２
２からハンチング状態を示す信号が出力されると、出力
信号を出力する。ＡＮＤ回路２３の出力信号は、前方保
護回路２５をクリアし、後方保護回路２６をカウントア
ップさせる。つまり、ＡＮＤ回路２３は、同期外れが検
出されたあと、データ信号と出力クロック信号との同期
が復帰したならば、フレーム同期信号が入力される度に
出力信号を出力して、後方保護回路２６をカウントアッ
プする。後方保護回路２６は、所定値ｙをカウントする
と、リセット信号を出力してセット／リセット回路２７
をリセットし、同期外れ状態を示す信号の出力を停止す
る（同期正常状態を示す信号を出力する）。

【００３７】また、ＡＮＤ回路２４は、フレームパタン
検出回路２１から不一致信号が出力され、かつハンチン
グ回路２２からハンチング状態を示す信号が出力されて
いないとき、出力信号を出力する。ＡＮＤ回路２４の出
力信号は、後方保護回路２６をクリアし、前方保護回路
２５をカウントアップさせる。つまり、ＡＮＤ回路２４
は、同期がとれている状態から、同期外れの状態になっ
たときに、フレーム位置パルスの出力タイミングで、不
一致信号を出力して、前方保護回路２５をカウントアッ
プする。後方保護回路２６は、所定値ｘをカウントする
と、セット信号を出力してセット／リセット回路２７を
セットし、同期外れ状態を示す信号を出力する（同期正
常状態を示す信号の出力を停止する）。

【００３８】以上のようにして、同期外れ検出器１６で
は、入力データ信号からｘ個のフレーム同期信号が連続
して検出されなかった場合に、同期外れ状態を示す信号
が出力され、ｙ個のフレーム同期信号が連続的に検出さ
れた場合に、同期外れ状態を示す信号の出力を停止す
る。これにより、瞬時的なデータ誤りなどにより、同期
が取れているのに、同期外れと判定したり、同期取れて
いないのに同期復帰と判定することを防止できる。な
お、図５に、フレーム位置パルスとハンチング状態を表
わす信号のタイムチャートを示しておく。ここで、図５
（ａ）が前方保護動作の場合（同期状態から同期外れ状
態への変化）を示し、図５（ｂ）が後方保護動作の場合
（同期状態から同期外れ状態への変化）を示す。

【００３９】図１に戻ると、タイマ回路１７は、同期外
れ検出回路１６からの同期外れ状態を示す信号を受けて
起動され、予め設定された時間ｔを経過すると、出力パ
ルス信号を発生する。この出力パルス信号は、カウンタ
回路１８へ出力されるだけでなく、論理的ＯＲ回路２０
を介して自身にも入力される。この構成により、タイマ
回路１７は、同期外れ状態を示す信号が入力されている
間は、予め設定された時間ｔが経過する毎に、出力パル
ス信号を出力する。なお、予め定められた時間ｔは、同
期外れ検出回路１６の後方保護回路２６による後方保護
時間（同期引き込み時間）よりも長い時間とする。ま
た、タイマ回路１７は、同期外れ状態を示す信号の入力
が無くなった場合にもリセットされるものとする。

【００４０】カウンタ回路１８は、タイマ回路１７から
の出力パルス信号をカウントし、カウントした値を示す
信号を選択回路１５へ出力する。

【００４１】選択回路１５は、上述したように、カウン
タ回路１８のカウンタ値が１増加する毎に、入力される
クロック信号を順番に選択して出力する。

【００４２】以上のようにして、例えば、図４（ｊ）乃
至（ｏ）に示されるような、互いに異なるデューティ比
をもつクロック信号を、同期が取れるまで、順番に選択
していくようにしたことで、クロック信号の位相調整を
自動的に行うことができる。

【００４３】

【発明の効果】第１の効果は、経済性が良くなったこと
である。

【００４４】その理由は、データ信号とクロック信号と
の位相にずれがあることを自動的に検出し、互いにデュ
ーティ比の異なる複数のクロック信号を、同期はずれが
解消されるまで順番に選択していくようにしたことで、
波形観測を行って、手作業でクロック調整を行う必要が
なくなり、自動調整が可能になったかからである。

【００４５】第２の効果は、瞬時的なエラーに影響され
ないことである。

【００４６】その理由は、前方保護回路及び後方保護回
路を設け、所定回数、連続してフレーム同期が取れなか
ったとき、またはフレーム同期が取れたときに、同期外
れ、同期復帰と判定するようにしたからである。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すブロック図であ
る。

【図２】図１の同期外れ検出回路の詳細を示すブロック
図である。

【図３】図２のフレームパタン検出回路及びハンチング
回路の詳細を示すブロック図である。

【図４】図１のデューティ調整回路の動作を説明するた
めの波形図である。

【図５】前方保護期間及び後方保護期間におけるフレー
ム位置パルスの波形図である。

【図６】データとクロックの位相関係を示す波形図であ
って、（ａ）は同期が取れていない場合（データ不確
定）、（ｂ）は同期が取れている場合（データ確定）を
示す。

【符号の説明】

１１発振器１２分周回路１３デューティ調整回路１４デューティ調整回路１５選択回路１６同期外れ検出回路１７タイマ回路１８カウンタ回路１９パワーオンリセット回路２０論理的ＯＲ回路２１フレームパタン検出回路２２ハンチング回路２３ＡＮＤ回路２４ＡＮＤ回路２５前方保護回路２６後方保護回路２７セット／リセット回路３１第１のｍビットシフトレジスタ３２１フレーム遅延回路３３第２のｍビットシフトレジスタ３４フレームパタン照合回路３５フレーム同期カウンタ３６抑止回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/06

Claims

(57)【特許請求の範囲】

【請求項１】入力されたデータとクロックよりデータ
の同期外れを検出する同期外れ検出回路と、前記同期外
れを検出してから同期引き込み時間よりも長い一定時間
後にパルスを発生するタイマ回路と、前記タイマ回路か
らのパルス発生毎にカウントアップするカウンタ回路
と、前記クロックのデューティをそれぞれ調整するn個
のデューティ調整回路と、前記デューティを変化させる
ために前記クロックに同期する４ｎ倍の周波数を有する
クロックを発生する発振器と、前記発振器の出力を分周
する分周回路と、前記カウンタ回路のカウントアップに
応じて前記ｎ個のデューティ調整回路の内の１つを所定
の順番で選択する選択回路と、電源投入時に前記タイマ
回路、前記カウンタ回路、及び前記選択回路を初期状態
にリセットするパワーオンリセット回路とを備えること
を特徴とするクロック調整回路。
【請求項２】前記同期外れ検出回路が、前記入力され
たデータに含まれるフレーム同期信号をｘ回連続して検
出できなかったときに同期外れを検出するようにしたこ
とを特徴とする請求項１のクロック調整回路。
【請求項３】前記入力されたクロック信号と、前記分
周回路からの出力に基づいて、反転クロック信号を生成
し、前記選択回路へ供給する反転回路を有することを特
徴とする請求項１または２のクロック調整回路。