JP2007150423A - デジタル復調装置、デジタル受信装置、デジタル復調装置の制御方法、デジタル復調装置の制御プログラム、及び、この制御プログラムを記録した記録媒体 - Google Patents

Abstract

【課題】ＰＬＬ回路がロック状態から外れたときでも、それにより受信信号に含まれることになる誤りを訂正して、正確なデータを取得することが可能なデジタル復調技術を提供すること。
【解決手段】動作制御部５６は、ＰＬＬ回路２３を構成する回路部品への電力を減少させるとともに、ロック検出部５５によりＰＬＬ回路２３がロック状態から外れたことが検出されたときには、回路部品への電力を増加させて、ＰＬＬ回路２３がロック状態から外れたことによって受信信号に含まれることになる誤りの総量が誤り訂正部で訂正可能な範囲内の誤りとなるように、ＰＬＬ回路２３をロック状態に復帰させる。
【選択図】 図４

Description

本発明は、デジタル送信装置から送信された変調信号を受信して復調するデジタル復調技術に関する。

デジタル送信装置から送信された変調信号を受信して復調するデジタル復調装置は、増幅や復調等の処理を行いやすくするために、受信した信号の周波数をより低い中間周波数（ＩＦ：Intermediate Frequency）に変換するように構成されている。即ち、受信した信号に、発振回路であるＰＬＬ（Phase Locked Loop）回路から出力された一定周波数の信号をミキシングしてから、フィルタで不要な周波数成分を除去することにより、受信信号の周波数を中間周波数に変換してＩＦ信号を得る。

ところで、従来のＰＬＬ回路は、出力信号の周波数が変動する不安定な状態になるのを防止することを最優先に設計されている。つまり、出力の周波数が安定したロック状態を維持するために、ＰＬＬ回路には必要以上の電力が常時供給されており、その消費電力がかなり大きいものとなっていた。そこで、このＰＬＬ回路の消費電力を低減することが可能な技術が提案されている。例えば、特許文献１には、半導体集積回路としてのＣＰＵに内蔵されたクロック供給用ＰＬＬ回路が記載されている。ＣＰＵの起動から間もない発振開始期間にはＰＬＬ回路の出力が安定していないことから、このＰＬＬ回路を制御する制御回路は、ＣＰＵ内のＰＬＬ回路に比較的高い電圧Ｖ１を印加する。一方、ＰＬＬ回路の出力が安定した発振安定期間には、ＣＰＵへの印加電圧をＶ１よりも低い電圧Ｖ３へ徐々に低下させる。そのため、ＰＬＬ回路の動作時における消費電力を低減することが可能になっている。

特開２０００−３６７４０号公報

しかし、ＰＬＬ回路への印加電圧を低下させると、ＰＬＬ回路から出力される信号の周波数精度が低くなり、発振が不安定になって所望の周波数の信号を安定的に出力できなくなる虞がある。そして、特に、このようなＰＬＬ回路がデジタル復調装置に組み込まれた場合には、ＰＬＬ回路からの出力信号に周波数及び位相のずれが生じることにより、ＩＦ信号に位相雑音に起因する誤りが生じ、その後の復調において正しいデータが取得できなくなる虞がある。

本発明の目的は、ＰＬＬ回路がロック状態から外れたときでも、それにより受信信号に含まれることになる誤りを訂正して、正確なデータを取得することが可能なデジタル復調技術を提供することである。

課題を解決するための手段及び発明の効果

本発明のデジタル復調装置は、受信信号に選局処理を施すチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備え、前記チューナは、前記受信信号の周波数を変換する周波数変換部と、この周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路と、このＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出手段と、前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの回路部品の動作を制御する動作制御手段とを有し、前記ロック検出手段により前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御手段により前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させるように構成されていることを特徴とするものである。

この構成によれば、ＰＬＬ回路のロック状態が外れて出力が不安定になって、受信信号に含まれる誤りの総量が増加しても、動作制御手段によりＰＬＬ回路を構成する回路部品が制御されて、受信信号に含まれる誤りの総量がその後の誤り訂正により訂正可能な範囲内に収まるように、ＰＬＬ回路が再びロック状態に復帰する。そのため、ＰＬＬ回路がロック状態から外れたときでも、受信信号の誤りを訂正して正確なデータを取得することができる。尚、以下の説明において、「回路部品」とは、ＰＬＬ回路の各部を構成する回路に限られるものではなく、これらの回路を構成する１個のトランジスタに等価な部品等、あらゆる単位の部品が回路部品に相当し得る。

本発明のデジタル復調装置は、前記動作制御手段は、前記回路部品へ供給される電力を制御することにより、前記回路部品の動作を制御することを特徴とするものである。この構成によれば、ＰＬＬ回路の各回路部品に供給される電力を抑制しつつ、受信状況の悪化等によりＰＬＬ回路がロック状態から外れたときには、それにより受信信号に含まれることになる誤りを誤り訂正手段で訂正して、正確なデータを取得することができる。尚、前述した従来技術（特許文献１）のＰＬＬ回路の制御回路は、ＰＬＬ回路への印加電圧を下げることにより消費電力を減らすように構成されているが、本発明のＰＬＬ回路は、デジタル復調装置の高周波回路に組み込まれるものであり、その内部にアナログ回路が含まれていることもあることから、電圧だけでなく電流も低下させることによって、消費電力のさらなる低減を実現可能である。また、電流により電力を制御する場合には、電圧による場合に比べて電力の調整が容易である。

ここで、前記動作制御手段により制御される電力の量は、可変であってもよい。

本発明のデジタル復調装置は、前記ロック検出手段により前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御手段は、前記回路部品の電力を増加させることにより、前記ＰＬＬ回路をロック状態に復帰させることを特徴とするものである。この構成によれば、ＰＬＬ回路がロック状態に外れたときに、ＰＬＬ回路を構成する回路部品の電力が増加することから、ＰＬＬ回路が速やかにロック状態に復帰する。

本発明のデジタル復調装置は、前記ＰＬＬ回路がロック状態から外れたと仮定したときの、このデジタル復調装置による受信に係る所定の状態量を、この状態量に関する所定の閾値と比較することにより、前記ＰＬＬ回路がロック状態から外れたときに前記受信信号を受信可能か否かを判断する受信可否判断手段をさらに備え、前記受信可否判断手段により、前記ＰＬＬ回路がロック状態から外れることによって前記受信信号を受信できなくなると判断されたときには、前記動作制御手段は、ＰＬＬ回路がロック状態から外れないように前記回路部品への電力を増加させることを特徴とするものである。

伝送時に発生するノイズの増大や、周囲温度の上昇、あるいは、電源電圧の低下など、受信信号の状態が悪化する条件が生じている場合には、ＰＬＬ回路がロック状態から外れることによって、デジタル復調装置が信号を正しく受信できなくなる虞がある。そこで、本発明のデジタル復調装置は、ＰＬＬ回路がロック状態から外れることによって、受信が不可能になると予測される場合には、ＰＬＬ回路がロック状態から外れないように、予めＰＬＬ回路の電力を増加させておく。これにより、信号を安定的に受信することが可能となる。

ここで、前記閾値は可変であってもよい。

本発明のデジタル復調装置は、前記ロック検出手段により前記ＰＬＬ回路がロック状態にあることが検出されているときに、前記動作制御手段は、前記回路部品への電力を減少させることを特徴とするものである。この構成によれば、ＰＬＬ回路の消費電力を低減しつつ、ＰＬＬ回路が不安定になるのを防止できる。

本発明のデジタル復調装置は、前記動作制御手段は、一定時間おきに前記回路部品への電力を段階的に減少させることを特徴とするものである。この構成によれば、ＰＬＬ回路の消費電力をさらに低減することができる。また、電力減少制御によりＰＬＬ回路から出力される周波数が急激に変動するのを抑えることができ、ＰＬＬ回路を速やかにロック状態へ復帰させることが可能になる。

本発明のデジタル復調装置は、前記動作制御手段に、その電力減少制御を実行させる制御信号を出力する制御信号出力手段を有することを特徴とするものである。この構成によれば、デジタル復調装置全体を制御する制御部等からなる外部の制御信号出力手段からの制御信号に基づいて、動作制御手段によるＰＬＬ回路の電力制御が行われる。

本発明のデジタル復調装置は、前記動作制御手段に、その電力制御を禁止する禁止信号を出力する禁止信号出力手段を有することを特徴とするものである。起動直後やチャンネル変更後など、ＰＬＬ回路が必ずロック状態から外れているような場合に、ＰＬＬ回路の電力増加制御が実行されるようになっていると、不必要に電力を増加させてしまう虞がある。また、ＰＬＬ回路の電力減少制御が実行されるようになっていると、ＰＬＬ回路がロック状態から外れたまま安定しなくなる虞がある。さらに、受信状態が悪い場合などにＰＬＬ回路の電力減少制御を実行すると、ＰＬＬ回路がロック状態から大きく外れて、受信信号の誤りが誤り訂正手段で訂正不可能な程度まで増加してしまい、正しいデータを取得できなくなる虞がある。そこで、本発明では、電力制御によりＰＬＬ回路がロック状態から大きく外れる虞があるときなどに、禁止信号出力手段から動作制御手段に対して禁止信号を出力して、その電力制御を禁止する。

本発明のデジタル復調装置は、前記ＰＬＬ回路がロック状態から外れたときに、前記受信信号に含まれることとなる誤りの総量を推定する誤り推定手段と、前記誤り推定手段が推定した前記誤りの総量から、前記誤り訂正手段により前記受信信号の誤りを訂正できるか否かを判断する訂正可否判断手段をさらに備え、前記訂正可否判断手段により、前記受信信号の誤りが訂正不可能であると判断されたときに、前記禁止信号出力手段は前記動作制御手段に対して前記禁止信号を出力することを特徴とするものである。この構成によれば、受信状況が悪く受信信号に含まれる誤りが元々大きい場合など、ＰＬＬ回路のロック状態が外れたときには誤り訂正が不可能となる場合には、動作制御手段による電力減少制御が禁止されるため、正確なデータを取得することが可能になる。

本発明のデジタル復調装置は、前記動作制御手段が前記回路部品への電力を制御したときに、その電力制御に関する情報を前記動作制御手段から取得する情報取得手段を有することを特徴とするものである。この構成によれば、動作制御手段によるＰＬＬ回路の電力制御の情報に基づいて、チューナや復調器等における他の制御を適切に行うことが可能になる。

尚、以上のデジタル復調装置は、文字、画像、音声及びデータの少なくともいずれか１つの再現処理を行う携帯電話やデジタルＴＶ等の様々なデジタル受信装置に採用され得る。このようなデジタル受信装置は本発明のデジタル復調装置が復調した受信信号から文字、画像、音声、あるいは、データに係る情報を取得し、これらの再現処理を行う。

本発明のデジタル復調装置の制御方法は、受信信号の周波数を変換する周波数変換部とこの周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路とを有するチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備えたデジタル復調装置の制御方法であって、前記ＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出ステップと、前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの動作を制御する動作制御ステップとを有し、前記ロック検出ステップにおいて前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御ステップにおいて前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させることを特徴とするものである。

この制御方法によれば、ＰＬＬ回路のロック状態が外れて出力の周波数が不安定になっても、ＰＬＬ回路がロック状態から外れたことによって受信信号に含まれることとなる誤りが、その後の誤り訂正により訂正可能な範囲内に収まるように、ＰＬＬ回路が再びロック状態に復帰する。そのため、ＰＬＬ回路がロック状態から外れたときでも、受信信号の誤りを訂正して正確なデータを取得することができる。

本発明のデジタル復調装置の制御プログラムは、受信信号の周波数を変換する周波数変換部とこの周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路とを有するチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備えたデジタル復調装置の制御プログラムであって、前記ＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出ステップと、前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの動作を制御する動作制御ステップとを有し、前記ロック検出ステップにおいて前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御ステップにおいて前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させることを特徴とするものである。

この制御プログラムによれば、ＰＬＬ回路のロック状態が外れて出力の周波数が不安定になっても、ＰＬＬ回路がロック状態から外れたことによって受信信号に含まれることとなる誤りが、その後の誤り訂正により訂正可能な範囲内に収まるように、ＰＬＬ回路が再びロック状態に復帰する。そのため、ＰＬＬ回路がロック状態から外れたときでも、受信信号の誤りを訂正して正確なデータを取得することができる。

本発明の記録媒体は、前述のデジタル復調装置の制御プログラムを記録したことを特徴とするものである。この構成によれば、ＰＬＬ回路がロック状態から外れたときでも、それにより受信信号に含まれることとなる誤りを訂正して正確なデータを取得することができる。

本発明の実施の形態について図面を参照して説明する。本実施形態のデジタル復調装置１は、例えば、図１に示すような携帯電話２０１（デジタル受信装置）に設けられている。そして、携帯電話２０１がアンテナから受信した信号Ｓｒはデジタル復調装置１によって復調され、復調された信号から文字、画像、音声のデータ、あるいは、プログラム等のバイナリデータを含む各種データが再現されて、これらの情報が、携帯電話２０１に設けられた図示されていないディスプレイやスピーカを通じて電話の使用者に提供される。尚、本実施形態では、携帯電話用のデジタル復調装置１を例に挙げて説明するが、携帯電話以外のデジタル受信装置、例えば、デジタルＴＶ、無線ＬＡＮ装置、あるいは、無線ＬＡＮを搭載したＰＣ等に用いられるものであってもよい。

次に、携帯電話２０１のアンテナで受信されて、デジタル復調装置１により復調される信号Ｓｒ（受信信号）について少し説明しておく。以下、特に、日本の地上波デジタル放送に係る方式、即ち、ＩＳＤＢ−Ｔ（Integrated Services Digital Broadcasting-Terrestrial）方式を採用した場合を例に挙げて説明する。

まず、送信される文字、画像、音声のデータはそれぞれ所定の方式に基づいてデジタル化される。さらに、デジタル化されたデータに対して、伝送経路で発生する雑音や干渉波によって発生する誤りを受信側で訂正できるようにするための符号が付加される。このような符号としては、リードソロモン符号（ＲＳ符号）とビタビ符号とが用いられる。地上波デジタル放送で用いられるＲＳ符号においては、伝送される２０４バイトのデータのうち、後ろ１６バイト分がチェックビットであり、２０４バイト中最大８バイトの誤りが訂正可能である。また、ビタビ符号においては、符号化後の伝送されるｎビットに対して、符号化前のデータがｋビットのときの符号化率をｋ／ｎとして、１／２から７／８が規格化されている。そして、受信側のデジタル復調装置１において、これらＲＳ符号化及びビタビ符号化されたデータを元に戻すＲＳ復号及びビタビ復号がそれぞれ行われることにより、伝送時等で生じた誤りが訂正される。

ところで、伝送経路の状態によっては、伝送信号に対して時間的又は周波数的に誤りが集中するバースト誤りが発生する場合がある。また、ビタビ符号化された信号を元に戻すビタビ復号後においては、一般的にバースト誤りが起こることが多い。上記のような誤り訂正によってある長さの信号に発生する誤りを訂正する場合、この長さの信号あたりにおける訂正可能な誤り数には限界がある。したがって、上記のようなバースト誤りが発生すると、誤りの訂正が不可能となる場合がある。そこで、地上波デジタル放送においては、このように伝送信号にバースト誤りが発生した場合にも誤り訂正が可能となるように、送信側において伝送されるデータを時間や周波数的に並べ替える種々のインターリーブ処理が施される。そして、受信側において、データを元に戻すデインターリーブ処理が施されることにより、伝送時に生じたバースト誤りが分散されることになる（図７参照）。これらインターリーブ処理及びデインターリーブ処理については、後ほど詳しく説明する。

さらに、データの偏りによる伝送信号のエネルギーの偏りを防ぐため、エネルギー拡散も行われる。このエネルギー拡散は、擬似ランダムデータと伝送信号に係るデータとのビット単位の排他的論理和をとって、データをランダム化することにより行われる。

このように種々の処理がなされた後にデータが伝送されることになるが、ＩＳＤＢ−Ｔ方式の伝送方式としては、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）方式が採用されている。このＯＦＤＭ方式は、データの搬送に、周波数の異なる複数の搬送波が用いられるマルチキャリア方式の１種である。

まず、送信データに含まれる複数のデータ値の配列順に従って各データ値が異なる搬送波に振り分けられ、振り分けられたデータ値に応じて搬送波が所定の変調方式により変調される。次に、変調された複数の搬送波に高速フーリエ逆変換（Inverse Fast Fourier Transform：ＩＦＦＴ）を施すことにより、これら複数の搬送波が重ね合わされてＯＦＤＭ信号が形成される。ここで、ＯＦＤＭ方式で用いられる搬送波の波形は相互に直交しており、搬送波同士が互いに干渉しないようになっている。尚、「２つの波形が直交する」とは、時間に対する波の振幅を表すそれぞれの関数同士を掛け合わせ、一周期に相当する積分範囲で時間積分したもの（内積）がゼロになることをいう。

さらに、直接波以外の遅延波の影響を削減するため、変調された複数の搬送波が重ね合わされたＯＦＤＭ信号にはさらにガードインターバルが挿入される。このガードインターバルは、ＯＦＤＭ信号において有効シンボル長あたりの信号ごとに、この信号の一端部が複写されて他端部に挿入されたものである。尚、有効シンボル長とは、搬送波に１つのデータを載せる区間のことを言い、ＯＦＤＭ方式で用いられる搬送波の周波数間隔の逆数に相当する。このようにガードインターバルが挿入された信号が伝送経路へ送信される。

以上、受信信号Ｓｒが、ＩＳＤＢ−Ｔ方式で伝送された信号である場合について説明したが、このＩＳＤＢ−Ｔ方式の他、欧州のＤＡＢ（Digital Audio Broadcasting）、ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）、ＤＶＢ−Ｈ（-Handheld）方式、韓国のＤＭＢ（Digital Multimedia Broadcasting）方式、無線ＬＡＮに用いられるIEEE802.11a/b/g方式で伝送された信号であってもよい。

次に、アンテナで受信した前述の信号Ｓｒを復調するデジタル復調装置１について詳細に説明する。図２に示すように、このデジタル復調装置１は、チューナ２、復調器３及び制御部４を有する。チューナ２は携帯電話２０１（図１参照）のアンテナから信号Ｓｒを受信し、この信号Ｓｒの増幅等を行い、さらに、信号ＳｒをＩＦ（Intermediate Frequency：中間周波数）信号Ｓｉに変換して復調器３へと送信する。また、復調器３はチューナ２から送信されるＩＦ信号Ｓｉを受信し、ＩＦ信号Ｓｉから復調信号、例えばＴＳ（Transport Stream）信号を生成する。制御部４はチューナ２及び復調器３の動作をそれぞれ制御する。

まず、チューナ２について説明する。図３に示すように、チューナ２は、ＲＦアンプ部２１、周波数変換部２６、ＰＬＬ（Phase Locked Loop：位相同期ループ）回路２３、及び、ＩＦアンプ部２５を有する。アンテナで受信された信号Ｓｒは、ＲＦアンプ部２１により増幅されて周波数変換部２６に送られる。周波数変換部２６は、ミキサ部２２及びフィルタ部２４を有し、信号Ｓｒの周波数を変換してＩＦ信号Ｓｉを生成するものである。また、ＰＬＬ回路２３は、制御部４から送られたチャンネル制御信号に従って、選択された特定のチャンネルに対応する一定周波数のミキシング信号を生成し、周波数変換部２６に出力する。

ＰＬＬ回路２３で生成されたミキシング信号は周波数変換部２６のミキサ部２２に送られ、ミキサ部２２において信号Ｓｒとミキシング信号が混合される。さらに、フィルタ部２４において、混合された信号から不要な周波数の信号成分が除去されて、選択されたチャンネルに対応するＩＦ信号Ｓｉが生成される（選局処理）。さらに、このＩＦ信号Ｓｉは、ＩＦアンプ部２５において増幅されて、復調器３へ送られる。

さらに、ＰＬＬ回路２３について詳しく説明する。図４に示すように、ＰＬＬ回路２３は、位相差検出部５１、ＬＰＦ（Low Pass Filter：低域通過フィルタ）５２、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振回路）５３、及び、分周回路５４を有する。位相差検出部５１は、水晶発振回路から出力された基準クロックと分周回路５４の出力の位相差と周波数差を検出し、位相差と周波数差に基づく誤差信号を出力する。この誤差信号は、ＬＰＦ５２で平滑化されて、ＶＣＯ５３に入力される。ＶＣＯ５３は、ＬＰＦ５２から入力された誤差信号に従って出力信号の周波数を制御する。このＶＣＯ５３から出力された信号は、ミキシング信号としてミキサ部２２（図３参照）へ入力される。また、このＶＣＯ５３の出力は分周回路５４にも入力され、分周回路５４において任意の分周比に分周された後、位相差検出部５１に入力される。そして、ＰＬＬ回路２３は、位相差検出部５１により検出された位相と周波数の誤差によりＶＣＯ５３の出力の周波数を制御することで、一定周波数の信号を出力するように構成されている。

さらに、図４に示すように、ＰＬＬ回路２３には、ロック検出部５５（ロック検出手段）と動作制御部５６（動作制御手段）が電気的に接続されている。尚、これらロック検出部５５及び動作制御部５６は、それぞれの機能を果たすように特化された回路からなる部品であってもよいし、あるいは、汎用のＣＰＵ、ＲＯＭ、ＲＡＭ等を備え、ＲＯＭに記録されたプログラムをＣＰＵで実行させることにより、それぞれの機能を果たすように構成されていてもよい。

ロック検出部５５は、ＰＬＬ回路２３が一定周波数の信号を安定的に出力するロック状態にあるか否かを検出して、ロック検出信号を動作制御部５６へ出力する。具体的には、位相差検出部５１で検出された、基準クロックと分周回路５４の出力の位相差と周波数差が安定している（例えば、位相差と周波数差が共にある範囲内に収まっている）場合にはＰＬＬ回路２３がロック状態にあると判定し、そうでない場合にはロック状態から外れている（非ロック状態である）と判定する。

また、動作制御部５６は、ロック検出部５５から入力されたロック検出信号に基づいて、ＰＬＬ回路２３のＶＣＯ５３や分周回路５４等を構成する回路部品のうちの少なくとも１つの動作を制御する。尚、本実施形態において、「回路部品」とは、ＶＣＯ５３や分周回路５４などのＰＬＬ回路２３の各部を構成する回路に限られるものではなく、これらの回路を構成する１個のトランジスタに等価な部品等、あらゆる単位の部品が回路部品に相当し得る。この動作制御の一例として、動作制御部５６が、回路部品に供給される電力を制御することにより、回路部品の動作を制御する場合について、図５を参照して以下説明する。尚、動作制御部５６は、回路部品に供給される電流と回路部品に印加される電圧の何れか一方、又は、両方を制御することにより電力を制御する。

図５（ａ）に示すように、ロック検出部５５によりＰＬＬ回路２３がロック状態にあることが一定時間（Ｔ０）検出されているときには、動作制御部５６は、制御対象の回路部品に供給される電力を減少させて、ＰＬＬ回路２３の消費電力を抑制する。このように、ＰＬＬ回路２３が一定時間ロック状態にあるときに回路部品への電力を減少させることから、ＰＬＬ回路２３が不安定になるのを極力防止できる。

また、回路部品の電力を減少させた後において、さらに一定時間Ｔ０に亙ってＰＬＬ回路２３がロック状態であることが検出されたときには、回路部品の電力をさらに減少させる。このように、一定時間Ｔ０おきに回路部品への電力を段階的に減少させることにより、ＰＬＬ回路２３全体の消費電力を確実に低減することができる。尚、このように複数回に分けて電力を減少させる場合には、複数回の電力減少量をそれぞれ同じにしてもよいが、電力を減少させたときのＰＬＬ回路２３の出力の周波数変動をできるだけ小さくするために、電力減少量を徐々に小さくしてもよい。

ところで、ＰＬＬ回路２３を構成する回路部品の電力を減少させていくと、ＰＬＬ回路２３から出力される信号の周波数は徐々に不安定になり、最終的にはＰＬＬ回路２３がロック状態から外れてしまう。このように、ＰＬＬ回路２３から出力されるミキシング信号の周波数がふらつくと、周波数変換部２６のミキサ部２２で信号Ｓｒにミキシングされたときに、周波数のずれに起因するノイズが信号Ｓｉに発生してしまう。そこで、図５（ｂ）に示すように、ＰＬＬ回路２３がロック状態から外れたことがロック検出部５５により検出されたときには、動作制御部５６は、制御対象である回路部品への電力をすぐに増加させる。

ここで、図５（ｂ）において点線の矢印で示すように、ＰＬＬ回路２３が非ロック状態となってから回路部品の電力が増加し始めるまでの間と、電力が増加してからＰＬＬ回路２３がロック状態に復帰するまでの間には、それぞれタイムラグがあり、ＰＬＬ回路２３が非ロック状態となってからロック状態に復帰させるまでには、ある所定の時間（Ｔ１）がかかる。尚、この時間Ｔ１は、ＰＬＬ回路２３の回路構成によりほぼ一義的に決定される。この時間Ｔ１の間、ＰＬＬ回路２３は非ロック状態となっていることから、ＰＬＬ回路２３から出力されるミキシング信号の周波数が本来の周波数からずれ、この周波数のずれに起因してノイズが発生し、その分、信号Ｓｉに含まれる誤りが増加する。しかし、この誤りは、後述する復調器３の誤り訂正部３６（図６参照）で訂正される。そのため、ＰＬＬ回路２３が一時的に非ロック状態になっても、復調器３において正確なデータが取得されるようになっている。

尚、ロック状態への復帰に要する時間Ｔ１が小さいほど増加する誤りは小さくなり、誤り訂正が容易になるため、ＰＬＬ回路２３は、時間Ｔ１が極力小さくなるように設計される。また、前述したように、回路部品への電力は、一定時間おきに段階的に減少するように制御されるため（図５（ａ））、ＰＬＬ回路２３から出力されるミキシング信号の周波数が急激に変動するのを抑えることができ、ＰＬＬ回路２３を速やかにロック状態へ復帰させることが可能になる。

ところで、受信状況が悪い場合には、前述した回路部品の動作制御が行われることによりＰＬＬ回路２３が非ロック状態になったときには、ＰＬＬ回路２３を短い時間でロック状態に復帰させたとしても、受信信号Ｓｒに元々含まれる誤りが大きいことから、復調器３の誤り訂正部３６で訂正不可能になることがありえる。つまり、ロック外れにより信号Ｓｉに含まれることとなる誤りの総量が誤り訂正部３６で訂正可能な範囲内の誤りとなるように、ＰＬＬ回路２３をロック状態に時間内に復帰させることは困難になる。また、チューナ２の起動時やチャンネルの設定変更時など、元々ＰＬＬ回路２３が不安定になる場合にも、さらにＰＬＬ回路２３を不安定にさせる制御を行うことは好ましくない。そこで、このような場合には、制御部４から動作制御部５６に、回路部品の動作制御を禁止する禁止信号が入力される。これについては後ほど詳しく説明する。

次に、復調器３について説明する。図６に示すように、復調器３は、ＡＤＣ部３１、ＡＦＣ・シンボル同期部３２、ＦＦＴ部３３、フレーム同期部３４、検波部３５、波形等化部３７及び誤り訂正部３６を有する。そして、この復調器３は、チューナ２から送られたＩＦ信号Ｓｉに復調処理及び誤り訂正処理を施す。

チューナ２から送信されたＩＦ信号ＳｉはＡＤＣ部３１に入力される。ＡＤＣ部３１は、アナログ信号であるＩＦ信号Ｓｉをデジタル信号に変換し、変換したデジタル信号をＡＦＣ・シンボル同期部３２へと送る。ＡＦＣ・シンボル同期部３２は、ＡＤＣ部から送られたデジタル信号に対してフィルタ処理などの補正処理等を行う。そして、ＡＦＣ・シンボル同期部３２は、後述のＦＦＴ部３３によるフーリエ変換の開始点、つまり、シンボル同期点を決定する。そして、同期が取られたデジタル信号をＦＦＴ部３３へと送る。

なお、シンボル同期点の決定においては、遅延して到達する遅延波等の影響が最も少ない最適な受信が可能な点が同期点として設定される。また、このような同期点の決定方法として、信号の相関を参照する方法や、パイロット信号を用いて位相のずれを補正する方法等が用いられる。また、信号の相関からモードに係る情報を導出する。

ＦＦＴ（Fast Fourier Transform：高速フーリエ変換）部３３は、ＡＦＣ・シンボル同期部３２から送られたデジタル信号をフーリエ（時間−周波数）変換する。ＦＦＴ部３３に入力されるデジタル信号はＯＦＤＭ信号であることから、逆フーリエ変換された波形、即ち、データ値に応じて変調された複数の搬送波が重ね合わされた波形を有する。そして、ＦＦＴ部３３は、このように重ね合わされた波形から、データ値に従って変調された複数の搬送波をフーリエ変換によって取り出す。そして、ＦＦＴ部３３は、各搬送波に振り分けられた各データ値に対応するデジタル信号を、データの元の配列順で時間的に並ぶように並べ替えて、ＯＦＤＭ信号形成前のデータに対応するデジタル信号を再生成する。そして、ＦＦＴ部３３はこのデジタル信号をフレーム同期部３４へと送る。

フレーム同期部３４は、ＦＦＴ部３３から送られたデジタル信号におけるフレーム単位での同期をとる。１フレームは例えば２０４のシンボルからなり、１フレームの信号から１まとまりのＴＭＣＣ情報が取得される。フレーム同期部３４によって同期が取られたデジタル信号は波形等化部３７へと送られると同時に、検波部３５へも送られる。

波形等化部３７は、デジタル信号に含まれるスキャッタードパイロット信号等に基づき、フレーム同期部３４によって同期が取られたデジタル信号に対して波形等化を行う。そして、波形等化によって信号補正を施した後、データ値に相当するデジタル信号に復調し、復調したデジタル信号を誤り訂正部３６へと送る。また、波形等化部３７は、波形等化が施されたデジタル信号に含まれるスキャッタードパイロット信号等に基づき各搬送波のコンスタレーションと規定値との差を導出する。そして、導出したコンスタレーションと規定値との差から、受信信号のＭＥＲ（Modulation Error Ratio）あるいはＣＮ比に係る情報を取り出す。さらに、波形等化部３７はＡＦＣ・シンボル同期部３２で導出したモードに係る情報及びＭＥＲあるいはＣＮ比を制御部４へと送る。

一方、検波部３５はデジタル信号に含まれるＴＭＣＣ情報を取り出す。そして、波形等化部３７から取り出したＭＥＲあるいはＣＮ比と検波部３５から取り出したＴＭＣＣに係る情報とを制御部４へと送る。ＴＭＣＣ情報には、６４ＱＡＭ、１６ＱＡＭ、ＱＰＳＫ等のキャリア変調方式、畳み込み符号化率（１／２、２／３、３／４、５／６、７／８）、ガードインターバル長等の伝送方式に係る情報が含まれる。有効シンボル長のモードには、モード１（有効シンボル長２５２μｓ）、モード２（有効シンボル長５０４μｓ）及びモード３（有効シンボル長１００８μｓ）がある。また、ガードインターバル長として、有効シンボルの１／４，１／８，１／１６及び１／３２の長さが採用される。

誤り訂正部３６は、デインターリーブ部４１、復号部４２及びエネルギー逆拡散部４３を有している。デインターリーブ部４１は波形等化部３７から送られたデジタル信号にデインターリーブ処理を施す。デインターリーブには、送信側で行われた種々のインターリーブに対応する、周波数デインターリーブ、時間デインターリーブ、ビットデインターリーブ、及び、バイトデインターリーブがある。そして、種々のインターリーブ処理が施されたデジタル信号が、これらのデインターリーブ処理によりインターリーブ前のデジタル信号に戻される。

ここで、送信側のインターリーブ処理と受信側の誤り訂正部によるデインターリーブ処理について説明する。例えば、時間インターリーブ及び時間インターリーブが行われたデータを元に戻す時間デインターリーブは以下のように行われる。図７は、時間インターリーブ及び時間デインターリーブの一例を示す模式図である。この図７においては、インターリーブ及びデインターリーブ処理が施される前後の３つの信号が示されている。これらの信号は、それぞれ、時間的に連続する複数のシンボルＳｂからなる。

変調された複数の搬送波からなるＯＦＤＭ信号Ｓｉは、時間インターリーブにより、シンボルＳｂの長さに対応するデータごとに、あらかじめ決められた順序に従って、図７のように並べ替えられる。このように並べ替えられたデータに対応する信号が送信されたときに、伝送経路の状態によって、信号の一部に連続的なバースト誤り１０１が発生したとする。

このバースト誤り１０１を含む信号Ｓｒが携帯電話２０１で受信されると、復調器３のデインターリーブ部４１において、時間インターリーブによりいったん並べ替えられたデータが、時間デインターリーブにより再び元の順序に戻される。このとき、伝送経路において複数のシンボルに跨って発生したバースト誤り１０１は、時間デインターリーブによりシンボルごとの誤り１０２のように分散される。

即ち、図３に示すように、時間インターリーブによって各シンボルは時間インターリーブ前の時間的な位置よりも後ろの位置に移動するように並べ替えが行われる。また、各シンボルにおける周波数の異なる搬送波に含まれる信号は、並べ替え後の信号におけるそれぞれ別の時間的な位置に含まれることとなる。このように、時間的に誤りが集中するバースト誤りが発生した場合でも、時間デインターリーブ後には誤りが分散されるため、誤り訂正が可能となる。

また、送信側のバイトインターリーブでは、２０４バイトのＲＳ符号化の単位でデータが分散されるように、バイト単位の信号の並べ替えが行われる。また、ビットインターリーブでは、ビット単位で信号の並べ替えが行われる。さらに、周波数インターリーブでは、ＯＦＤＭ信号Ｓｉに含まれる複数の搬送波間でシンボルの並べ替えが行われる。そして、受信側のバイトデインターリーブ、ビットデインターリーブ、及び、周波数デインターリーブにより、それぞれ、インターリーブ前のデータに戻される。

復号部４２は、波形等化部３７から送られたデジタル信号を復号する。前述したように、復号方式にはビタビ復号及びＲＳ復号があり、ビタビ符号化及びＲＳ符号化が施されたデジタル信号が、これらの復号により符号化前のデジタル信号に戻される。このように、送信側でＲＳ符号化及びビタビ符号化されたデータを元に戻すＲＳ復号及びビタビ復号がそれぞれ行われることにより、伝送時等で生じた誤りが訂正される。尚、本実施形態において、「誤り訂正が可能」とは、復号の後でのビット誤り率が所定値以下となる場合をいう。例えば、ＲＳ復号後のビット誤り率が１×１０^−１１以下となる場合が、ＲＳ復号及びビタビ復号による誤り訂正が可能な場合である。

エネルギー逆拡散部４３は、波形等化部３７から送られたデジタル信号を、エネルギー拡散される前のデジタル信号に戻す。

これら種々のデインターリーブ、復号及びエネルギー逆拡散は、送信側で行われた種々のインターリーブ、符号化及びエネルギー拡散の順番に対応する順番で行われる。一般的には、周波数デインターリーブ、時間デインターリーブ、ビットデインターリーブ、ビタビ復号、バイトデインターリーブ、エネルギー逆拡散及びＲＳ復号の順に行われる。

尚、誤り訂正部３６は、訂正した誤りの数に基づき、デジタル信号のビット誤り率を算出する。そして、算出したビット誤り率を制御部４へと送る。このビット誤り率は、ビットデインターリーブ処理が施された直後の信号のビット数に対する、ビタビ復号及びＲＳ復号によって訂正されたビット数の割合であってよい。あるいは、バイトデインターリーブ処理が施された直後の信号のビット数に対する、ＲＳ復号によって訂正されたビット数の割合であってもよい。

次に、制御部４について説明する。この制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備え、ＲＯＭに記録された種々のプログラムをＣＰＵで実行させることにより、チューナ２及び復調器３の各部の動作に係る種々の制御を行うように構成されている。その中でも、前述したチューナ２のＰＬＬ回路２３に係る制御について特に説明する。

前述したように、ＰＬＬ回路２３を構成する回路部品の動作制御（例えば、電力減少制御）が動作制御部５６により行われたときに、ＰＬＬ回路２３のロック状態が外れると（図５（ｂ）参照）、ノイズが発生して信号Ｓｉに含まれる誤りが増加する。ここで、受信状況が極端に悪い場合などには、受信された信号Ｓｒに元々含まれる誤りが大きい上に、さらに、ロック外れに起因する誤りが生じることがから、信号Ｓｉに含まれることになる誤りを復調器３の誤り訂正部３６で訂正することが不可能となることもあり、その場合には、復調器３においてデータを正確に取得することができなくなる。そこで、このような場合には、制御部４は、動作制御部５６による回路部品の動作制御を禁止する。この禁止制御について、以下、具体的に説明する。

図８は、ＰＬＬ回路２３の動作制御による信号Ｓｉへの影響を示すタイミングチャートである。曲線７１は、ＰＬＬ回路２３のロック外れによって発生するノイズの大きさを示している。尚、この図８においては、信号ＳｉのシンボルＳｂのうち１つのシンボル７３の範囲内でノイズ７４が発生する場合を想定している。このようなノイズ７４が発生することにより、信号Ｓｉに誤りが生じることになる。

このようなノイズの影響を考慮するために、数式１で示されるＣＮ比が導入される。ここで、Ｃｄ及びＮｄはそれぞれ１シンボルあたりの搬送波及びノイズの電力である。

この数式１におけるノイズの電力Ｎｄには、前述したＰＬＬ回路２３を構成する回路部品の動作制御を行っていない場合の定常的なノイズの電力Ｎｏ（チューナ２が信号Ｓｒを受信するまでに発生するノイズの電力と、チューナ２や復調器３において発生するノイズの電力）と、ＰＬＬ回路２３を構成する回路部品の動作制御によって発生するノイズの電力Ｎｉとがある。したがって、図８の曲線７１によって示されるノイズ７４を含めたシンボル７３のＣＮ比は、数式２で示される。

また、図８において、曲線７２ａは、数式２から求められる信号ＳｒのＣＮ比を示している。尚、以下の説明に当たっては、特に断りがない限り、チューナ２が信号Ｓｒを受信するまでに発生するノイズに時間的な変化がなく、受信状態が安定している場合が想定されている。したがって、曲線７２ａが示すＣＮ比は、ノイズ７４によってシンボル７３の範囲において低下し、その他の範囲では一定の値となる。

ところで、前述したように、誤り訂正部３６による誤り訂正がなされる際には、信号Ｓｉにはデインターリーブ処理が施される。このうちの時間デインターリーブによって、曲線７２ａに現れたノイズ７４による影響は、図８の一点鎖線の矢印が示す範囲にわたって均一に分散される。これにより、デインターリーブ処理が行われた後の信号の等価的なＣＮ比（以下、等価ＣＮ比という）は曲線７２ｂのようになる。ここで、ノイズ７４による影響が分散される範囲は、シンボル７３に含まれる信号が時間デインターリーブによって分散される範囲、つまり時間インターリーブ長Ｌｉの範囲に一致する。

このように時間インターリーブ長Ｌｉにわたってノイズ７４による影響が分散されることにより、曲線７２ｂが示す等価ＣＮ比は数式３のように表されることとなる。ここで、ｎは時間インターリーブ長Ｌｉの範囲に含まれるシンボル数を表す。

このように、ＰＬＬ回路２３のロック外れに起因する誤りが時間デインターリーブによって分散されることを踏まえ、制御部４は、その誤りが誤り訂正部３６により訂正可能か否かを判断する。さらに、制御部４は、その判断結果に基づいて動作制御部５６による回路部品の動作制御を禁止する。図９に示すように、制御部４は、誤り推定部９１、推定値算出部９２、訂正可否判断部９３（訂正可否判断手段）、及び、禁止信号出力部９４（禁止信号出力手段）を備えている。

誤り推定部９１は、動作制御部５６がＰＬＬ回路２３を構成する回路部品の動作を制御することにより、ＰＬＬ回路２３がロック状態から外れたと仮定した場合に、信号Ｓｉに含まれることとなる仮想的な誤りの総量を推定する。具体的には、ＰＬＬ回路２３のロック外れに起因する誤りの量の基となる、ロック外れにより生じるノイズの電力Ｎｉは、ＰＬＬ回路２３が非ロック状態となってからロック状態に復帰するまでの時間Ｔ１（図５（ｂ）参照）から導出される。

推定値算出部９２は、誤り推定部９１が導出したノイズの量Ｎｉ、検波部３５から送られたＣＮ比に係る情報、有効シンボル長のモード、及び、ＴＭＣＣ情報から数式３によって示される等価ＣＮ比を算出する。具体的には、推定値算出部９２は、復調器３から送られたＣＮ比に係る情報、有効シンボル長のモード及びＴＭＣＣ情報に含まれる時間インターリーブに係る情報から、Ｃｄ及びＮｏの時間インターリーブ長での平均を取得する。そして、推定値算出部９２は、Ｃｄ及びＮｏの平均値及び誤り推定部９１で導出されたノイズ量Ｎｉから、数式３に従って等価ＣＮ比を算出する。

訂正可否判断部９３は、推定値算出部９２が算出した等価ＣＮ比に基づいて、誤り訂正部３６の復号部４２によるＲＳ復号及びビタビ復号によって信号Ｓｉの誤りを訂正できるか否かを判断する。具体的には、訂正可否判断部９３は、等価ＣＮ比に係る閾値を保持しており、推定値算出部９２が算出した等価ＣＮ比がこの閾値を超えた場合には訂正可能であると判断し、この閾値以下である場合には訂正不可能と判断する。

訂正可否判断部９３が保持する等価ＣＮ比の閾値は、ＲＳ復号及びビタビ復号によって誤りが訂正可能な最小値になるように設定される。但し、訂正可能な値はキャリア変調方式や畳み込み符号の符号化率等によって異なる。このため、訂正可否判断部９３は、キャリア変調方式等と種々の閾値との対応関係を示すテーブルを保持しており、このようなテーブルとＴＭＣＣ情報とから適正な閾値を求める。

また、信号Ｓｉの受信状況が不安定な場合には、等価ＣＮ比の閾値が上記のような訂正可能な最小値と比べて大きく設定されていてもよい。この場合、短時間にＣＮ比が変化したり信号の強度が小さくなったりするような場合においても、より確実に訂正可能かどうかの判断がなされることとなる。逆に、信号Ｓｉの受信状況が安定している場合には、短時間にＣＮ比が変化しないと考えられるため、訂正可能な最小値に近い値に設定されていればよい。

尚、推定値算出部９２が、波形等化部３７から送られたＣＮ比に係る情報でなく、ＦＦＴ部３３から送られたコンスタレーションの規定値からのずれを示すＭＥＲを用いてもよい。または、ノイズ成分がガウス雑音であると仮定して、数式２に示されるＣＮ比をＭＥＲから等価的に求めてもよい。あるいは、誤り訂正部３６から送られた誤り率と誤り推定部９１で導出されたノイズの量とから、訂正可否判断部９３が訂正の可否を判断してもよい。

禁止信号出力部９４は、訂正可否判断部９３により、誤り推定部９１で推定された誤りが訂正不可能であると判断されたときには、動作制御部５６に対して、ＰＬＬ回路２３を構成する回路部品の動作制御を禁止する禁止信号を出力する。つまり、受信状況が悪く、チューナ２で受信された受信信号に誤りが多く含まれている場合には、さらに誤りを増加させる虞のある、回路部品への電力を減少させるなどの動作制御が行われない。そのため、ＰＬＬ回路２３のロック状態が外れて受信信号に含まれる誤りが増加することはなく、復調器３において正確なデータを取得することが可能になる。尚、禁止信号出力部９４は、動作制御部５６が行う全ての制御を禁止する信号を出力してもよいが、一部の回路部品の制御だけを禁止する信号を出力してもよい。

一方、訂正可否判断部９３により、誤り推定部９１で推定された誤りが訂正可能であると判断されたときには、禁止信号出力部９４は動作制御部５６に対して禁止信号を出力しない。従って、動作制御部５６によりＰＬＬ回路２３の回路部品の動作が制御されることになるが、電力減少等の制御によりＰＬＬ回路２３のロック状態が一時的に外れて、受信信号の誤りが増加しても、その誤りは誤り訂正部３６で訂正される。従って、ＰＬＬ回路２３の消費電力を抑えつつも、復調器３において正確なデータを取得できるようになる。

つまり、禁止信号出力部９４は、ＰＬＬ回路２３が非ロック状態となっても、受信信号に含まれる誤りの総量が誤り訂正部３６で訂正可能な範囲内の誤りとなるような時間内で、ＰＬＬ回路２３をロック状態に復帰させることができる場合には、動作制御部５６による動作制御を許可し、そうでない場合には、ＰＬＬ回路２３のロック状態が外れて誤りを増加させる虞のある動作制御を禁止する。

また、禁止信号出力部９４は、推定された誤りが訂正不可能である場合だけでなく、それ以外の条件でＰＬＬ回路２３のロックが外れる虞がある場合にも、動作制御部５６に対して禁止信号を出力するように構成されていてもよい。このような動作制御の禁止条件の例としては、チューナ２の起動時やチャンネルの設定変更時が挙げられる。このような場合には、ＰＬＬ回路２３のロック状態が必ず外れるため、電力増加制御による不要な電力増加が生じる可能性がある。また、電力減少制御によって長期間ＰＬＬ回路２３のロックが外れたままになる虞がある。そのため、電力増加制御、電力減少制御を禁止する必要がある。また、高温低電圧や低温高電圧といった厳しい動作条件にある場合も、動作制御の禁止条件に相当する。このような場合にも、ＰＬＬ回路２３のロック状態を外す可能性のある電力減少制御などを禁止し、ＰＬＬ回路２３がロック状態から外れることを回避する必要がある。

さらに、制御部４が、ＰＬＬ回路２３以外の、チューナ２及び復調器３の各部の動作に係る種々の制御（例えば、各部の消費電力を減少させる制御や、受信信号の強さに応じてＲＦアンプ部２１やＩＦアンプ部２５の増幅度を変化させる制御など）を行う場合には、これらの制御により信号Ｓｉに含まれる誤りが増加する場合がある。そこで、制御部４がこのような制御を行う場合にも、禁止信号出力部９４が、動作制御部５６に対して、誤りを増加させる虞のある動作制御を禁止する禁止信号を出力するように構成されていてもよい。

次に、動作制御部５６による回路部品の動作制御を含む一連の制御について、図１０のフローチャートを参照して説明する。ここで、回路部品の動作制御として、前述した回路部品の電力制御（図５参照）を例に挙げて説明する。尚、図 において、Ｓｉ（ｉ＝１，２，３・・・）は各ステップを示す。

まず、チューナ２の起動時やチャンネルの設定変更時といった、ＰＬＬ回路２３の電力増加制御及び電力減少制御の禁止条件が当てはまらない場合には（Ｓ１：Ｎｏ）、制御部４により、復調器３から有効シンボル長のモード、受信信号の伝送方式等のＴＭＣＣ情報が取得される（Ｓ２）。次に、制御部４の誤り推定部９１により、動作制御部５６によるＰＬＬ回路２３の回路部品の電力制御が行われることによってＰＬＬ回路２３のロック状態が外れたときに、信号Ｓｉに含まれることになる誤りの総量が推定される（Ｓ３）。さらに、推定値算出部９２により、誤り推定部９１で推定された誤りの量から等価ＣＮ比が算出される（Ｓ４）。そして、訂正可否判断部９３により、信号Ｓｉに含まれることになる誤りの総量を誤り訂正部３６が訂正可能か否かが判断される（Ｓ５）。

訂正可否判断部９３において、誤り訂正部３６により信号Ｓｉに含まれることになる誤りの訂正が可能であると判断された場合には（Ｓ５：Ｙｅｓ）、動作制御部５６によりＰＬＬ回路２３の電力減少制御が実行される。即ち、ロック検出部５５によりＰＬＬ回路２３のロック状態が検出されているときに（Ｓ６：Ｙｅｓ）、動作制御部５６によりＰＬＬ回路２３の回路部品の電力を減少させる（Ｓ７）。その後、ＰＬＬ回路２３のロック状態が検出される場合には（Ｓ８：Ｙｅｓ）、電力制御を終了する。そして、これら一連の処理が一定時間おきに行われて、回路部品の電力が段階的に減少することになる。一方、ロック検出部５５によりＰＬＬ回路２３のロック状態が外れたことが検出されたときには（Ｓ６：Ｎｏ、Ｓ８：Ｎｏ）、動作制御部５６によりすぐに回路部品の電力を増加させ（Ｓ９）、ＰＬＬ回路２３をロック状態に復帰させて、電力制御を終了する。

また、チューナ２の起動時やチャンネルの設定変更時といった、ＰＬＬ回路２３の電力増加制御及び電力減少制御の禁止条件に当てはまる場合（Ｓ１：Ｙｅｓ）には、禁止信号出力部９４から動作制御部５６へ電力増加制御及び電力減少制御の禁止信号が出力され（Ｓ１０）、動作制御部５６による電力制御が禁止される。あるいは、訂正可否判断部９３において、信号Ｓｉに含まれることになる誤りの訂正が不可能であると判断された場合には（Ｓ５：Ｎｏ）、禁止信号出力部９４から動作制御部５６へ電力減少制御の禁止信号が出力され（Ｓ１１）、動作制御部５６による電力減少制御が禁止される。

尚、以上の説明においては、ＰＬＬ回路２３がロック状態から外れたときに発生するノイズが、信号ＳｉのシンボルＳｂのうち１つのシンボル７３の範囲内に収まっている場合（図８参照）を例に挙げて説明したが、連続する複数のシンボル７３に亙ってノイズが発生する場合であっても同様の制御を行うことができる。例えば、図１１においては、１回の制御による影響が２つのシンボル１０３ａ，１０３ｂに跨って信号Ｓｉに及んでいる。ここで、曲線１０２ａは、ノイズ８４による影響を受けたシンボル１０３ａ及び１０３ｂにおけるＣＮ比を示している。この場合、ＰＬＬ回路２３がロック状態から外れたことに起因して生じるシンボル１０３ａの範囲のノイズの影響とシンボル１０３ｂの範囲のノイズの影響とが、時間デインターリーブ後に曲線１０２ｂのように重複して現れる。このような場合においても、制御部４は、曲線１０２ｂが示す等価ＣＮ比を算出して、誤り訂正部３６において訂正可能かどうかの判断を行い、訂正不可能な場合には動作制御部５６へ禁止信号を出力する。

次に、前記実施形態に種々の変更を加えた変更形態について説明する。但し、前記実施形態と同様の構成を有するものについては、同じ符号を付して適宜その説明を省略する。

１］前記実施形態におけるＰＬＬ回路２３に関する一連の制御（図１０参照）においては、訂正可否判断部９３において、誤り訂正部３６により信号Ｓｉに含まれることになる誤りの訂正が不可能であると判断された場合に（Ｓ５：Ｙｅｓ）、電力減少制御を禁止することによって、ＰＬＬ回路２３がロック状態から外れた影響によって誤りが増加することを回避している。しかし、伝送時に発生するノイズの増大や、周囲温度の上昇、あるいは、電源電圧の低下など、受信信号の状態が悪化する条件が生じている場合には、ＰＬＬ回路がロック状態から外れることによって、デジタル復調装置が信号を正しく受信できなくなる虞がある。そこで、このような場合には、電力減少制御を禁止するのみでなく、ＰＬＬ回路の電力を増加させる制御も合わせて行うことが好ましい。その構成について以下説明する。

図１２に示すように、この変更形態においては、制御部４は、誤り推定部９１、推定値算出部９２、訂正可否判断部９３、及び、禁止信号出力部９４に加えて、さらに、受信状態判断部９７を備えている。

受信可否判断部９７（受信可否判断手段）は、ＰＬＬ回路２３がロック状態から外れたと仮定したときに、信号Ｓｒを正常に受信できるか否かを判断する。具体的には、受信可否判断部９７は、ＣＮ比に関する所定の閾値を保持しており、推定値算出部９２で推定された、受信に係る状態量の１つである等価ＣＮ比をこの閾値と比較する。そして、推定された等価ＣＮ比が閾値を超える（下回る）場合には、ＰＬＬ回路２３がロック状態から外れてしまったときに、受信状態が悪化して信号Ｓｒに含まれるデータを正常に取得できない状態と判定する。この状態は、言い換えれば、何らかの原因（動作制御部５６による電力制御以外の要因も含む）により、ＰＬＬ回路２３がロック状態から外れてしまうと、信号Ｓｉに含まれることとなる誤りを誤り訂正部３６で訂正できなくなる状態である。

尚、この受信可否判断部９７による判断においては、前述した動作制御部５６による回路部品の電力制御だけでなく、伝送時に発生するノイズの増大（ＣＮ比の低下）や、周囲の温度上昇、あるいは、電源電圧低下等の他の要因によってＰＬＬ回路２３がロック状態から外れてしまうことも考慮される必要がある。そのため、ここで用いられるＣＮ比に関する閾値は、前述の訂正可否判断部９３による訂正可否の判断において用いられるＣＮ比に関する閾値と同じ値、または、より大きな値（より厳しい条件）に設定される。

そして、受信可否判断部９７により、ＰＬＬ回路２３がロック状態から外れることによって、信号Ｓｒを正しく受信できない程度まで状態が悪化すると判定された場合には、動作制御部５６は、ＰＬＬ回路２３がロック状態から外れないように回路部品への電力を増加させる。これにより、ＰＬＬ回路２３が、受信信号Ｓｒの状態悪化や、周囲の温度上昇、あるいは、電源電圧低下等の影響を受けてロック状態から外れることをより確実に防ぐことが可能となる。

尚、受信可否判断部９７による受信状態の判断基準としては、前述したＣＮ比の他にも、温度や電源電圧等の状態量を用いることもできる。また、判断基準の閾値、又は、電力の増加量は、デジタル復調装置１の動作状態に応じて可変となるよう構成しても良い。例えば、温度が高くなり、ＰＬＬ回路２３の動作が不安定になっているような場合は、そのような特殊条件に応じて設定された適切な電力となるように制御を行う。

この変更形態における一連の制御について、図１３のフローチャートを参照して説明する。まず、ＰＬＬ回路２３の電力増加制御及び電力減少制御の禁止条件が当てはまらない場合には（Ｓ２１：Ｎｏ）、制御部４によりＴＭＣＣ情報が取得される（Ｓ２２）。次に、制御部４の誤り推定部９１により、動作制御部５６によるＰＬＬ回路２３の回路部品の電力制御が行われることによってＰＬＬ回路２３のロック状態が外れたときに、信号Ｓｉに含まれることになる誤りの総量が推定される（Ｓ２３）。さらに、推定値算出部９２により、誤り推定部９１で推定された誤りの量から等価ＣＮ比が算出される（Ｓ２４）。そして、訂正可否判断部９３により、信号Ｓｉに含まれることになる誤りの総量を誤り訂正部３６が訂正可能か否かが判断される（Ｓ２５）。

訂正可否判断部９３において、誤り訂正部３６により信号Ｓｉに含まれることになる誤りの訂正が可能であると判断された場合には（Ｓ２５：Ｙｅｓ）、動作制御部５６によりＰＬＬ回路２３の電力減少制御が実行される。即ち、ロック検出部５５によりＰＬＬ回路２３のロック状態が検出されているときに（Ｓ２６：Ｙｅｓ）、動作制御部５６によりＰＬＬ回路２３の回路部品の電力を減少させる（Ｓ２７）。その後、ＰＬＬ回路２３のロック状態が検出される場合には（Ｓ２８：Ｙｅｓ）、電力制御を終了する。これら一連の処理が一定時間おきに行われて、回路部品の電力が段階的に減少することになる。一方、ロック検出部５５によりＰＬＬ回路２３のロック状態が外れたことが検出されたときには（Ｓ２６：Ｎｏ、Ｓ２８：Ｎｏ）、動作制御部５６によりすぐに回路部品の電力を増加させ（Ｓ２９）、ＰＬＬ回路２３をロック状態に復帰させて、電力制御を終了する。

また、電力増加制御及び電力減少制御の禁止条件に当てはまる場合（Ｓ２１：Ｙｅｓ）には、禁止信号出力部９４から動作制御部５６へ電力増加制御及び電力減少制御の禁止信号が出力され（Ｓ３０）、動作制御部５６による電力制御が禁止される。

また、訂正可否判断部９３において、信号Ｓｉに含まれることになる誤りの訂正が不可能であると判断された場合には（Ｓ２５：Ｎｏ）、禁止信号出力部９４から動作制御部５６へ電力減少制御の禁止信号が出力され（Ｓ３１）、動作制御部５６による電力減少制御が禁止される。

さらに、推定値算出部９２により推定されたＣＮ比が所定の閾値よりも低く、受信可否判断部９７により信号を正しく受信できないと判断されたときには（Ｓ ３２：Ｙｅｓ）、ＰＬＬ回路がロック状態から外れたときには、信号を正しく受信できなくなる虞があることから、動作制御部５６によりＰＬＬ回路２３を構成する回路部品への電力が増加される（Ｓ３３）。ここで、このＳ３３の電力増加後において、本来設定されるべき電力設定値よりも高い値が設定されることによる、過剰な電力増加を防止するため、その後の電力増加制御を禁止するように構成されていてもよい。また、Ｓ３３における電力の増加量は、ＰＬＬ回路２３のロック外れが検出された場合の電力増加量（Ｓ２９）とは異なる値に設定されてもよい。

２］ロック検出部５５により、ＰＬＬ回路２３がロック状態から外れたことが検出されたときに、動作制御部５６による１回の電力増加制御によりＰＬＬ回路２３がロック状態に復帰しない場合には、図１４に示すように、ＰＬＬ回路２３がロック状態に復帰するまで、回路部品への電力を繰り返し増加させるように構成されていてもよい。

３］図１５に示すように、制御部４が、動作制御部５６に対して、ＰＬＬ回路２３の電力減少制御を実行させる外部制御信号を出力する制御信号出力部９５（制御信号出力部）を備えていてもよい。この構成では、図１６（ａ）に示すように、外部制御信号が入力されたタイミングで、動作制御部５６は回路部品の電力を減少させる制御を実行する。また、図１６（ｂ）に示すように、この制御が実行されたことにより、ＰＬＬ回路２３のロック状態が外れた場合には、動作制御部５６は、回路部品の電力を増加させて、ＰＬＬ回路２３をロック状態に復帰させる。

あるいは、図１７に示すように、制御部４は、動作制御部５６が回路部品への電力を制御したときに、その電力制御に関する情報を動作制御部５６から取得する情報取得部９６（情報取得手段）を備えていてもよい。この情報取得部９６が動作制御部５６から取得する情報としては、回路部品への供給電力量、ＰＬＬ回路２３のロック状態、あるいは、ＰＬＬ回路２３が非ロック状態となったときの電力増加制御が行われたことを示す信号などがある。この構成によれば、制御部４が、動作制御部５６によるＰＬＬ回路２３の電力制御の状態を把握することができることから、例えば、その電力制御の情報に基づいて、チューナ２や復調器３等における他の制御を適切なタイミングで行うことが可能になる。

尚、制御部４は、前述した制御信号出力部９５と情報取得部９６の両方を備えていてもよい。この構成では、例えば、制御部４が、チューナ２や復調器３を構成する他の回路部品の動作をも制御する場合に、これらの他の回路部品の動作制御とＰＬＬ回路２３の動作制御とを、これらの制御の結果、信号Ｓｉに含まれることになる誤りの総量が極力小さくなるような適切なタイミングで行うことなどが可能になる。

４］前記実施形態では、制御部４がチューナ２及び復調器３の外部に構築されているが、制御部４の機能を有する各部がチューナ２や復調器３の内部に構築されていてもよい。あるいは、前述した実施形態のデジタル復調装置を備えた携帯電話等のデジタル受信装置を制御するホストＣＰＵとこのＣＰＵを機能させるプログラムとによって、制御部４が構築されていてもよい。さらに、ＰＬＬ回路２３の回路部品を制御する動作制御部５６が、チューナ２の外部に構築されていてもよい。

本発明の実施形態に係るデジタル受信装置の一例である携帯電話を示す図である。 デジタル復調装置の概略構成を示すブロック図である。 チューナのブロック図である。 ＰＬＬ回路のブロック図である。 ＰＬＬ回路の回路部品の電力制御のタイミングチャートであり、（ａ）はロック状態が維持されている場合、（ｂ）はロック状態が一旦外れて再度復帰する場合をそれぞれ示す。 復調器のブロック図である。 時間インターリーブ及び時間デインターリーブの説明図である。 ＰＬＬ回路がロック状態から外れたときの、受信信号に与える影響を示すタイミングチャートである。 制御部のブロック図である。 ＰＬＬ回路を構成する回路部品の電力制御を含む一連の制御のフローチャートである。 ＰＬＬ回路がロック状態から外れたときの、複数のシンボルに跨って受信信号に与える影響を示すタイミングチャートである。 変更形態に係る制御部のブロック図である。 図１２に係る一連の制御のフローチャートである。 別の変更形態に係るＰＬＬ回路の回路部品の電力制御のタイミングチャートである。 さらに別の変更形態に係るＰＬＬ回路のブロック図である。 図１３のＰＬＬ回路の回路部品の電力制御のタイミングチャートである。 さらに別の変更形態に係るＰＬＬ回路のブロック図である。

符号の説明

Ｓｒ 受信信号
１ デジタル復調装置
２ チューナ
３ 復調器
４ 制御部
２３ ＰＬＬ回路
２６ 周波数変換部
３６ 誤り訂正部
５５ ロック検出部
５６ 動作制御部
９１ 誤り推定部
９３ 訂正可否判断部
９４ 禁止信号出力部
９５ 制御信号出力部
９６ 情報取得部
９７ 受信可否判断部
２０１ 携帯電話（デジタル受信装置）

Claims (16)

1. 受信信号に選局処理を施すチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備え、
   前記チューナは、前記受信信号の周波数を変換する周波数変換部と、この周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路と、このＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出手段とを有し、
   前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの動作を制御する動作制御手段を備え、
   前記ロック検出手段により前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御手段により前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させるように構成されていることを特徴とするデジタル復調装置。
2. 前記動作制御手段は、前記回路部品へ供給される電力を制御することにより、前記回路部品の動作を制御することを特徴とする請求項１に記載のデジタル復調装置。
3. 前記動作制御手段により制御される電力の量は、可変であることを特徴とする請求項２に記載のデジタル復調装置。
4. 前記ロック検出手段により前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御手段は、前記回路部品の電力を増加させることにより、前記ＰＬＬ回路をロック状態に復帰させることを特徴とする請求項２又は３に記載のデジタル復調装置。
5. 前記ＰＬＬ回路がロック状態から外れたと仮定したときの、このデジタル復調装置による受信に係る所定の状態量を、この状態量に関する所定の閾値と比較することにより、前記ＰＬＬ回路がロック状態から外れたときに前記受信信号を受信可能か否かを判断する受信可否判断手段をさらに備え、
   前記受信可否判断手段により、前記ＰＬＬ回路がロック状態から外れることによって前記受信信号を受信できなくなると判断されたときには、前記動作制御手段は、ＰＬＬ回路がロック状態から外れないように前記回路部品への電力を増加させることを特徴とする請求項２〜４の何れかに記載のデジタル復調装置。
6. 前記閾値は、可変であることを特徴とする請求項５に記載のデジタル復調装置。
7. 前記ロック検出手段により前記ＰＬＬ回路がロック状態にあることが検出されているときに、前記動作制御手段は、前記回路部品への電力を減少させることを特徴とする請求項２〜６の何れかに記載のデジタル復調装置。
8. 前記動作制御手段は、一定時間おきに前記回路部品への電力を段階的に減少させることを特徴とする請求項７に記載のデジタル復調装置。
9. 前記動作制御手段に、その電力減少制御を実行させる制御信号を出力する制御信号出力手段を有することを特徴とする請求項７又は８に記載のデジタル復調装置。
10. 前記動作制御手段に、その電力制御を禁止する禁止信号を出力する禁止信号出力手段を有することを特徴とする請求項２〜９の何れかに記載のデジタル復調装置。
11. 前記ＰＬＬ回路がロック状態から外れたときに、前記受信信号に含まれることとなる誤りの総量を推定する誤り推定手段と、
    前記誤り推定手段が推定した前記誤りの総量から、前記誤り訂正手段により前記受信信号の誤りを訂正できるか否かを判断する訂正可否判断手段をさらに備え、
    前記訂正可否判断手段により、前記受信信号の誤りが訂正不可能であると判断されたときに、前記禁止信号出力手段は前記動作制御手段に対して前記禁止信号を出力することを特徴とする請求項１０に記載のデジタル復調装置。
12. 前記動作制御手段が前記回路部品への電力を制御したときに、その電力制御に関する情報を前記動作制御手段から取得する情報取得手段を有することを特徴とする請求項１〜１１に記載のデジタル復調装置。
13. 請求項１〜１２の何れかに記載のデジタル復調装置を備えており、
    前記デジタル復調装置が復調した受信信号に基づいて、文字、画像、音声及びデータの少なくともいずれか１つの再現処理を行うことを特徴とするデジタル受信装置。
14. 受信信号の周波数を変換する周波数変換部とこの周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路とを有するチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備えたデジタル復調装置の制御方法であって、
    前記ＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出ステップと、
    前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの動作を制御する動作制御ステップとを有し、
    前記ロック検出ステップにおいて前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御ステップにおいて前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させることを特徴とするデジタル復調装置の制御方法。
15. 受信信号の周波数を変換する周波数変換部とこの周波数変換部へ一定周波数の信号を出力可能なＰＬＬ回路とを有するチューナと、このチューナからの受信信号に含まれる誤りを訂正する誤り訂正手段を有し、前記受信信号に復調処理を施す復調器とを備えたデジタル復調装置の制御プログラムであって、
    前記ＰＬＬ回路が安定して前記一定周波数の信号を出力するロック状態にあるか否かを検出するロック検出ステップと、
    前記ＰＬＬ回路を構成する回路部品のうちの少なくとも１つの動作を制御する動作制御ステップとを有し、
    前記ロック検出ステップにおいて前記ＰＬＬ回路がロック状態から外れたことが検出されたときには、前記動作制御ステップにおいて前記回路部品の動作を制御して、ＰＬＬ回路がロック状態から外れたことによって前記受信信号に含まれることになる誤りの総量が前記誤り訂正手段で訂正可能な範囲内の誤りとなるように、前記ＰＬＬ回路をロック状態に復帰させることを特徴とするデジタル復調装置の制御プログラム。
16. 請求項１５に記載のデジタル復調装置の制御プログラムを記録したことを特徴とする記録媒体。

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