JPH11234126A - 周波数シンセサイザ及びフェーズロックドループ装置 - Google Patents
周波数シンセサイザ及びフェーズロックドループ装置Info
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- JPH11234126A JPH11234126A JP10034771A JP3477198A JPH11234126A JP H11234126 A JPH11234126 A JP H11234126A JP 10034771 A JP10034771 A JP 10034771A JP 3477198 A JP3477198 A JP 3477198A JP H11234126 A JPH11234126 A JP H11234126A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従来の周波数シンセサイザは、ロックアップ
タイム及びＳ／Ｎ比を共に向上させることができなかっ
た。 【解決手段】 位相比較器１１において基準信号と分周
器１１の出力した内部信号との位相が比較され、位相差
が所定範囲内であるとロック検出信号がロック検出回路
１２から出力される。この信号がチャージポンプ１３に
与えられると切替えスイッチＳＷにより出力電流が小さ
く切り替えられ、ループフィルタ１４を充電又は放電す
る時間が長くなる。これにより、ノイズ帯域が狭くなり
Ｓ／Ｎ比が向上する。ロックアップしておらずロック検
出信号を与えられない間は、チャージポンプ１３の出力
電流は大きく、ロックアップタイムが縮小される。
タイム及びＳ／Ｎ比を共に向上させることができなかっ
た。 【解決手段】 位相比較器１１において基準信号と分周
器１１の出力した内部信号との位相が比較され、位相差
が所定範囲内であるとロック検出信号がロック検出回路
１２から出力される。この信号がチャージポンプ１３に
与えられると切替えスイッチＳＷにより出力電流が小さ
く切り替えられ、ループフィルタ１４を充電又は放電す
る時間が長くなる。これにより、ノイズ帯域が狭くなり
Ｓ／Ｎ比が向上する。ロックアップしておらずロック検
出信号を与えられない間は、チャージポンプ１３の出力
電流は大きく、ロックアップタイムが縮小される。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ、及び周波数シンセサイザを含むフェーズロックドル
ープ装置に関する。
ザ、及び周波数シンセサイザを含むフェーズロックドル
ープ装置に関する。
【０００２】
【従来の技術】テレビ受信機等に内蔵されている選曲部
において、選曲された周波数を生成するために周波数シ
ンセサイザが用いられている。図８に、従来の周波数シ
ンセサイザＦＳ１１と、この周波数シンセサイザＦＳ１
１を含むフェーズロックドループ（PHASE LOCKED LOOP
、以下、ＰＬＬという）装置の構成を示す。ここで、
周波数シンセサイザＦＳ１１は１チップで構成され、ル
ープフィルタ１４及び電圧制御発信器（VOLTAGE CONTRO
LED OSCILLATOR、以下、ＶＣＯという）は、外付け部品
として接続されている。
において、選曲された周波数を生成するために周波数シ
ンセサイザが用いられている。図８に、従来の周波数シ
ンセサイザＦＳ１１と、この周波数シンセサイザＦＳ１
１を含むフェーズロックドループ（PHASE LOCKED LOOP
、以下、ＰＬＬという）装置の構成を示す。ここで、
周波数シンセサイザＦＳ１１は１チップで構成され、ル
ープフィルタ１４及び電圧制御発信器（VOLTAGE CONTRO
LED OSCILLATOR、以下、ＶＣＯという）は、外付け部品
として接続されている。
【０００３】位相比較器１１には、外部から基準信号が
入力され、分周器１６からは分周された内部信号が与え
られる。位相比較器１１において、基準信号と内部信号
との位相が比較され、位相差を示す位相差信号が生成さ
れて、ロック検出回路１２及びチャージポンプ２１に出
力される。
入力され、分周器１６からは分周された内部信号が与え
られる。位相比較器１１において、基準信号と内部信号
との位相が比較され、位相差を示す位相差信号が生成さ
れて、ロック検出回路１２及びチャージポンプ２１に出
力される。
【０００４】ロック検出回路１２は位相差信号を用い
て、基準信号と内部信号との位相差が所定値の範囲内に
ある場合に、内部信号が基準信号に同期したと判定し、
同期したことを示すロック検出信号を外部に出力する。
チャージポンプ２１は位相差信号を与えられ、この位相
差に基づいてループフィルタ１４に内蔵された図示され
てない容量に電荷を充電し又は放電させるための充電制
御信号を生成して出力する。
て、基準信号と内部信号との位相差が所定値の範囲内に
ある場合に、内部信号が基準信号に同期したと判定し、
同期したことを示すロック検出信号を外部に出力する。
チャージポンプ２１は位相差信号を与えられ、この位相
差に基づいてループフィルタ１４に内蔵された図示され
てない容量に電荷を充電し又は放電させるための充電制
御信号を生成して出力する。
【０００５】ループフィルタ１４は充放電信号を与えら
れ、図示されていない内蔵する容量に電荷を充電又は放
電し、電荷の蓄積量に対応したレベルを有する電圧信号
を出力する。ＶＣＯ１５は電圧信号を与えられ、電圧信
号のレベルに比例した周波数を有する信号を生成して出
力する。分周器１６は、選択されたチャネルに対応する
所定数Ｎ（Ｎは、１以上の整数）にＶＣＯ１５の出力信
号の周波数を分周し、内部信号として出力する。
れ、図示されていない内蔵する容量に電荷を充電又は放
電し、電荷の蓄積量に対応したレベルを有する電圧信号
を出力する。ＶＣＯ１５は電圧信号を与えられ、電圧信
号のレベルに比例した周波数を有する信号を生成して出
力する。分周器１６は、選択されたチャネルに対応する
所定数Ｎ（Ｎは、１以上の整数）にＶＣＯ１５の出力信
号の周波数を分周し、内部信号として出力する。
【０００６】
【発明が解決しようとする課題】しかし、従来の周波数
シンセサイザ及びＰＬＬ装置には、次のような問題があ
った。同期するまでに要する時間（以下、ロックアップ
タイムという）を短縮させるためには、チャージポンプ
２１から出力される充放電信号の電流値を大きく設定
し、ループフィルタの内蔵容量に充電又は放電を行う速
度を速める必要がある。しかし、この場合にはＰＬＬル
ープのノイズ帯域が広がりＳ／Ｎ比が悪化するという問
題が生じる。
シンセサイザ及びＰＬＬ装置には、次のような問題があ
った。同期するまでに要する時間（以下、ロックアップ
タイムという）を短縮させるためには、チャージポンプ
２１から出力される充放電信号の電流値を大きく設定
し、ループフィルタの内蔵容量に充電又は放電を行う速
度を速める必要がある。しかし、この場合にはＰＬＬル
ープのノイズ帯域が広がりＳ／Ｎ比が悪化するという問
題が生じる。
【０００７】逆に、ＰＬＬループのノイズ帯域を狭めよ
うとして充放電信号の電流値を小さくすると、充電又は
放電速度が低速化し、ロックアップタイムが増加する。
このように、従来はロックアップタイムの減少とノイズ
帯域の縮小とを共に実現することができないという問題
があった。
うとして充放電信号の電流値を小さくすると、充電又は
放電速度が低速化し、ロックアップタイムが増加する。
このように、従来はロックアップタイムの減少とノイズ
帯域の縮小とを共に実現することができないという問題
があった。
【０００８】本発明は上記事情に鑑み、ロックアップタ
イム及びＳ／Ｎ比を共に向上させることが可能な周波数
シンセサイザ及びＰＬＬ装置を提供することを目的とす
る。
イム及びＳ／Ｎ比を共に向上させることが可能な周波数
シンセサイザ及びＰＬＬ装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、内部信号と基準信号とを与えられ、この内部信
号と基準信号との位相差に応じた位相差信号を出力する
位相比較器と、前記位相差信号を与えられ、前記位相差
が所定値の範囲内にある場合に同期したと判定し、ロッ
ク検出信号を出力するロック検出回路と、前記位相差信
号と前記ロック検出信号とを与えられ、前記位相差信号
に基づいて充放電信号を出力するチャージポンプであっ
て、前記ロック検出信号に基づいて、前記充放電信号の
電流値を変える前記チャージポンプと、前記充放電信号
に対応した周波数を有する信号を外部から与えられ、所
定周波数に分周して前記内部信号を出力する分周器とを
備えたことを特徴としている。
イザは、内部信号と基準信号とを与えられ、この内部信
号と基準信号との位相差に応じた位相差信号を出力する
位相比較器と、前記位相差信号を与えられ、前記位相差
が所定値の範囲内にある場合に同期したと判定し、ロッ
ク検出信号を出力するロック検出回路と、前記位相差信
号と前記ロック検出信号とを与えられ、前記位相差信号
に基づいて充放電信号を出力するチャージポンプであっ
て、前記ロック検出信号に基づいて、前記充放電信号の
電流値を変える前記チャージポンプと、前記充放電信号
に対応した周波数を有する信号を外部から与えられ、所
定周波数に分周して前記内部信号を出力する分周器とを
備えたことを特徴としている。
【００１０】また、本発明のＰＬＬ装置は、基準信号と
内部信号とを与えられ、この内部信号と基準信号との位
相差に応じた位相差信号を出力する位相比較器と、前記
位相差信号を与えられ、前記位相差が所定値の範囲内に
ある場合にロック検出信号を出力するロック検出回路
と、前記位相差信号と前記ロック検出信号とを与えら
れ、前記位相差信号に基づいて充放電信号を出力するチ
ャージポンプであって、前記ロック検出信号に基づい
て、前記充放電信号の電流値を変える前記チャージポン
プと、前記充放電信号を与えられ、この充放電信号に応
じて充電又は放電を行い、電圧信号を生成して出力する
ループフィルタと、前記電圧信号を与えられ、この電圧
信号に対応する周波数を有する信号を出力する電圧制御
発振器と、前記信号を与えられ、所定周波数に分周する
分周器とを備えたことを特徴とする。
内部信号とを与えられ、この内部信号と基準信号との位
相差に応じた位相差信号を出力する位相比較器と、前記
位相差信号を与えられ、前記位相差が所定値の範囲内に
ある場合にロック検出信号を出力するロック検出回路
と、前記位相差信号と前記ロック検出信号とを与えら
れ、前記位相差信号に基づいて充放電信号を出力するチ
ャージポンプであって、前記ロック検出信号に基づい
て、前記充放電信号の電流値を変える前記チャージポン
プと、前記充放電信号を与えられ、この充放電信号に応
じて充電又は放電を行い、電圧信号を生成して出力する
ループフィルタと、前記電圧信号を与えられ、この電圧
信号に対応する周波数を有する信号を出力する電圧制御
発振器と、前記信号を与えられ、所定周波数に分周する
分周器とを備えたことを特徴とする。
【００１１】ここで、前記チャージポンプは、前記ロッ
ク検出信号を与えられた場合には、前記ロック検出信号
を与えられない場合よりも前記充放電信号の電流値を小
さくする電流切替スイッチを有するものであってよい。
ク検出信号を与えられた場合には、前記ロック検出信号
を与えられない場合よりも前記充放電信号の電流値を小
さくする電流切替スイッチを有するものであってよい。
【００１２】あるいはまた、前記チャージポンプは、電
源端子と第１のノードとの間に接続された第１の電流源
と、前記第１のノードと前記充放電信号を出力する出力
端子との間に接続された第１のスイッチと、前記出力端
子と第２のノードとの間に接続された第２のスイッチ
と、前記第２のノードと接地端子との間に接続された第
２の電流源と、電源端子と前記第１のノードとの間に直
列に接続された第３の電流源及び第３のスイッチと、前
記第２のノードと接地端子との間に直列に接続された第
４のスイッチと第４の電流源を有し、前記第１及び第２
のスイッチは前記充放電信号に基づいて開閉し、前記第
３及び第４のスイッチは前記ロック検出信号を与えられ
ない場合は閉じており、前記ロック検出信号を与えられ
ると開くものであってもよい。
源端子と第１のノードとの間に接続された第１の電流源
と、前記第１のノードと前記充放電信号を出力する出力
端子との間に接続された第１のスイッチと、前記出力端
子と第２のノードとの間に接続された第２のスイッチ
と、前記第２のノードと接地端子との間に接続された第
２の電流源と、電源端子と前記第１のノードとの間に直
列に接続された第３の電流源及び第３のスイッチと、前
記第２のノードと接地端子との間に直列に接続された第
４のスイッチと第４の電流源を有し、前記第１及び第２
のスイッチは前記充放電信号に基づいて開閉し、前記第
３及び第４のスイッチは前記ロック検出信号を与えられ
ない場合は閉じており、前記ロック検出信号を与えられ
ると開くものであってもよい。
【００１３】
【発明の実施の形態】以下に、本発明の一実施の形態に
ついて図面を参照して説明する。図１に、第１の実施の
形態による周波数シンセサイザＦＳ１の構成、及びこの
周波数シンセサイザＦＳ１を含むＰＬＬ装置の構成を示
す。図８に示された周波数シンセサイザＦＳ１１と比較
し、本実施の形態による周波数シンセサイザＦＳ１は、
チャージポンプ１３が出力電流切替スイッチＳＷを有
し、ロック検出回路１２が出力したロック検出信号に基
づいてチャージポンプ１３の出力電流がＩ１又はＩ２
（Ｉ１＞Ｉ２、電流Ｉ１はゲインＡ１、Ｉ２はゲインＡ
２にそれぞれ対応）に切り換わる点に特徴がある。図８
に示された構成要素と同一の要素には、同一の番号を付
して説明を省略する。
ついて図面を参照して説明する。図１に、第１の実施の
形態による周波数シンセサイザＦＳ１の構成、及びこの
周波数シンセサイザＦＳ１を含むＰＬＬ装置の構成を示
す。図８に示された周波数シンセサイザＦＳ１１と比較
し、本実施の形態による周波数シンセサイザＦＳ１は、
チャージポンプ１３が出力電流切替スイッチＳＷを有
し、ロック検出回路１２が出力したロック検出信号に基
づいてチャージポンプ１３の出力電流がＩ１又はＩ２
（Ｉ１＞Ｉ２、電流Ｉ１はゲインＡ１、Ｉ２はゲインＡ
２にそれぞれ対応）に切り換わる点に特徴がある。図８
に示された構成要素と同一の要素には、同一の番号を付
して説明を省略する。
【００１４】位相比較器１１が、外部から入力され又は
ロック検出回路１２により生成された基準信号の位相と
分周器１６から出力された内部信号の位相とを比較し、
位相差信号を出力する。ロック検出回路１２は、位相差
信号に基づき、基準信号と内部信号との位相差が所定値
の範囲内にあると判断すると、周期したと判定し、ロッ
ク検出信号を出力する。このロック検出信号がチャージ
ポンプ１３における出力電流切替スイッチＳＷに与えら
れる。
ロック検出回路１２により生成された基準信号の位相と
分周器１６から出力された内部信号の位相とを比較し、
位相差信号を出力する。ロック検出回路１２は、位相差
信号に基づき、基準信号と内部信号との位相差が所定値
の範囲内にあると判断すると、周期したと判定し、ロッ
ク検出信号を出力する。このロック検出信号がチャージ
ポンプ１３における出力電流切替スイッチＳＷに与えら
れる。
【００１５】基準信号と内部信号との位相差が所定値の
範囲内になく、所定レベルのロック検出信号が出力され
ない場合は、出力電流切替スイッチＳＷはより大きい電
流Ｉ１がチャージポンプ１３から出力されるように電流
経路を切り替える。逆に、基準信号と内部信号との位相
差が所定値の範囲内にあり、ロック検出信号が出力され
た場合は、出力電流切替スイッチＳＷはチャージポンプ
１３からより小さい電流Ｉ２が出力されるように電流経
路を切り替える。チャージポンプ１３から出力された電
流Ｉ１又はＩ２により、ループフィルタ１４内の容量が
充電又は放電されて、容量の蓄積電荷が変化する。この
蓄積電荷に対応した直流電圧がループフィルタ１４から
出力され、この電圧に対応した周波数を有する信号がＶ
ＣＯ１５から出力される。分周器１６は、ＶＣＯ１５か
ら出力された信号の周波数をＮ（Ｎは１以上の整数）倍
に分周し、内部信号として位相比較器１１に出力する。
範囲内になく、所定レベルのロック検出信号が出力され
ない場合は、出力電流切替スイッチＳＷはより大きい電
流Ｉ１がチャージポンプ１３から出力されるように電流
経路を切り替える。逆に、基準信号と内部信号との位相
差が所定値の範囲内にあり、ロック検出信号が出力され
た場合は、出力電流切替スイッチＳＷはチャージポンプ
１３からより小さい電流Ｉ２が出力されるように電流経
路を切り替える。チャージポンプ１３から出力された電
流Ｉ１又はＩ２により、ループフィルタ１４内の容量が
充電又は放電されて、容量の蓄積電荷が変化する。この
蓄積電荷に対応した直流電圧がループフィルタ１４から
出力され、この電圧に対応した周波数を有する信号がＶ
ＣＯ１５から出力される。分周器１６は、ＶＣＯ１５か
ら出力された信号の周波数をＮ（Ｎは１以上の整数）倍
に分周し、内部信号として位相比較器１１に出力する。
【００１６】このように、本実施の形態ではＰＬＬルー
プがロックしていない間は、チャージポンプ１３の出力
電流を大きくしてロックアップタイムを高速化し、ロッ
クした後は出力電流を小さく切り替えてＰＬＬループの
ノイズ帯域を縮小することができる。即ち、本実施の形
態によれば、ロックアップタイムの減少及びノイズ帯域
の縮小を共に実現することが可能である。
プがロックしていない間は、チャージポンプ１３の出力
電流を大きくしてロックアップタイムを高速化し、ロッ
クした後は出力電流を小さく切り替えてＰＬＬループの
ノイズ帯域を縮小することができる。即ち、本実施の形
態によれば、ロックアップタイムの減少及びノイズ帯域
の縮小を共に実現することが可能である。
【００１７】ここで、ループフィルタ１４として図７に
示すような構成を有するアクティブＰＩ（Proportional
Integral ）フィルタを用いた場合のノイズ帯域につい
て述べる。このフィルタは、演算増幅器ＯＰの反転入力
端子にチャージポンプ１３の出力電流Ｉを入力され、非
反転入力端子に基準電圧ＶF を入力され、直流電圧を出
力する出力端子と反転入力端子との間に抵抗ＲF と容量
ＣF とが直列に接続され、この抵抗ＲF 及び容量ＣF と
並列に、容量Ｃ1 が接続されている。
示すような構成を有するアクティブＰＩ（Proportional
Integral ）フィルタを用いた場合のノイズ帯域につい
て述べる。このフィルタは、演算増幅器ＯＰの反転入力
端子にチャージポンプ１３の出力電流Ｉを入力され、非
反転入力端子に基準電圧ＶF を入力され、直流電圧を出
力する出力端子と反転入力端子との間に抵抗ＲF と容量
ＣF とが直列に接続され、この抵抗ＲF 及び容量ＣF と
並列に、容量Ｃ1 が接続されている。
【００１８】このようなフィルタを用いた場合、固有角
周波数ωn 及び減衰率ζは、それぞれ以下の（１）及び
（２）式で表される。
周波数ωn 及び減衰率ζは、それぞれ以下の（１）及び
（２）式で表される。
【００１９】
【数１】 但し、Ｋp は位相比較器のゲイン（Ａ／rad ）、 Ｋv はＶＣＯの制御感度（rad ／Ｖ・sec ）、 とする。
【００２０】この（１）及び（２）式を用いることによ
り、ＰＬＬループのノイズ帯域ＢLは以下の（３）式の
ように表すことができる。
り、ＰＬＬループのノイズ帯域ＢLは以下の（３）式の
ように表すことができる。
【００２１】
【数２】 ＰＬＬがロックしたことが検出された場合は位相比較器
のゲインＫp を小さくするが、（１）及び（２）式から
明らかなように、固有角周波数ωn 及び減衰率ζが共に
減少する。固有角周波数ωn 及び減衰率ζが減少する
と、（３）式からわかるようにノイズ帯域ＢL が狭くな
る。ここで、ノイズ帯域ＢL とＰＬＬループのＳ／Ｎ比
との間には比例関係が成立する。従って、位相比較器の
ゲインＫpを小さくすると、ノイズ帯域ＢL が狭くなる
と共に、ＰＬＬループのＳ／Ｎ比が向上することにな
る。
のゲインＫp を小さくするが、（１）及び（２）式から
明らかなように、固有角周波数ωn 及び減衰率ζが共に
減少する。固有角周波数ωn 及び減衰率ζが減少する
と、（３）式からわかるようにノイズ帯域ＢL が狭くな
る。ここで、ノイズ帯域ＢL とＰＬＬループのＳ／Ｎ比
との間には比例関係が成立する。従って、位相比較器の
ゲインＫpを小さくすると、ノイズ帯域ＢL が狭くなる
と共に、ＰＬＬループのＳ／Ｎ比が向上することにな
る。
【００２２】ＰＬＬがロックしていないときは、上述し
たように位相比較器のゲインＫp を大きくする。この場
合は、ノイズ帯域ＢL が広帯域化し、ＰＬＬループのＳ
／Ｎ比が悪化するが、ロックアップタイムは短縮され
る。
たように位相比較器のゲインＫp を大きくする。この場
合は、ノイズ帯域ＢL が広帯域化し、ＰＬＬループのＳ
／Ｎ比が悪化するが、ロックアップタイムは短縮され
る。
【００２３】次に、上記第１の実施の形態における位相
比較器１１、ロック検出回路１２及びチャージポンプ１
３のより具体的な回路を有する本発明の第２の実施の形
態によるＰＬＬ装置の構成を図２に示す。また、各信号
の波形を図３〜図５のタイムチャートに示す。
比較器１１、ロック検出回路１２及びチャージポンプ１
３のより具体的な回路を有する本発明の第２の実施の形
態によるＰＬＬ装置の構成を図２に示す。また、各信号
の波形を図３〜図５のタイムチャートに示す。
【００２４】位相比較器１１は、ＤフリップフロップＦ
Ｆ１及びＦＦ２とＡＮＤ回路ＡＮ１とを有し、Ｄフリッ
プフロップＦＦ１及びＦＦ２のデータ端子Ｄにハイレベ
ルの信号を入力され、ＤフリップフロップＦＦ１のクロ
ック端子ＣＫに分周器１６から出力された内部信号ＦＤ
ＩＶ（Ｓ７）が入力され、ＤフリップフロップＦＦ２の
クロック端子ＣＫにロック検出回路１２から出力された
基準信号ＦＲＥＦ（Ｓ６）が入力される。
Ｆ１及びＦＦ２とＡＮＤ回路ＡＮ１とを有し、Ｄフリッ
プフロップＦＦ１及びＦＦ２のデータ端子Ｄにハイレベ
ルの信号を入力され、ＤフリップフロップＦＦ１のクロ
ック端子ＣＫに分周器１６から出力された内部信号ＦＤ
ＩＶ（Ｓ７）が入力され、ＤフリップフロップＦＦ２の
クロック端子ＣＫにロック検出回路１２から出力された
基準信号ＦＲＥＦ（Ｓ６）が入力される。
【００２５】ここで、基準信号ＦＲＥＦは、ロック検出
回路１２内において生成されている。ロック検出回路１
２は、ＤフリップフロップＦＦ３〜ＦＦ７とＮＡＮＤ回
路ＮＡ１及びＮＡ２、ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮ
２及びＡＮ３を有している。ＤフリップフロップＦＦ３
のデータ端子Ｄに、図示されていないクリスタル発振回
路から出力されたクロックが分周された信号ＲＦ（Ｓ
１）が入力される。さらに、このＤフリップフロップＦ
Ｆ３のクロック端子ＣＫには、位相差が所定値の範囲内
にあるかどうかを判断するための所定値を設定するのに
用いられる信号ＣＫ（Ｓ２）が入力される。この回路で
は、位相差が信号ＣＫの２周期分の範囲内にある場合
に、ＰＬＬループがロックしたと判断する。
回路１２内において生成されている。ロック検出回路１
２は、ＤフリップフロップＦＦ３〜ＦＦ７とＮＡＮＤ回
路ＮＡ１及びＮＡ２、ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮ
２及びＡＮ３を有している。ＤフリップフロップＦＦ３
のデータ端子Ｄに、図示されていないクリスタル発振回
路から出力されたクロックが分周された信号ＲＦ（Ｓ
１）が入力される。さらに、このＤフリップフロップＦ
Ｆ３のクロック端子ＣＫには、位相差が所定値の範囲内
にあるかどうかを判断するための所定値を設定するのに
用いられる信号ＣＫ（Ｓ２）が入力される。この回路で
は、位相差が信号ＣＫの２周期分の範囲内にある場合
に、ＰＬＬループがロックしたと判断する。
【００２６】このＤフリップフロップＦＦ３に信号ＲＦ
及びＣＫが入力されると、出力端子Ｑから図３に示され
たような信号Ｓ３が出力される。この反転信号／Ｓ３が
ＤフリップフロップＦＦ４のデータ端子Ｄに入力され、
クロック端子ＣＫに信号ＣＫが入力されると、反転出力
端子／Ｑから基準信号ＦＲＥＦが出力される。
及びＣＫが入力されると、出力端子Ｑから図３に示され
たような信号Ｓ３が出力される。この反転信号／Ｓ３が
ＤフリップフロップＦＦ４のデータ端子Ｄに入力され、
クロック端子ＣＫに信号ＣＫが入力されると、反転出力
端子／Ｑから基準信号ＦＲＥＦが出力される。
【００２７】このようにして生成された基準信号ＦＲＥ
Ｆと内部信号ＦＤＩＶとが位相比較器１１において比較
され、ＤフリップフロップＦＦ１の出力端子Ｑから信号
ＵＰ（／Ｓ８）が出力され、ＤフリップフロップＦＦ２
の出力端子Ｑから信号ＤＮ（／Ｓ９）が出力される。基
準信号ＦＲＥＦと内部信号ＦＤＩＶとの位相差が同相で
あると判断される場合は、信号／ＵＰ及び／ＤＮ共にハ
イレベルである。信号ＦＲＥＦが信号ＦＤＩＶよりも位
相が進んでいる場合は、位相差分だけ信号／ＤＮがロウ
レベルとなる。信号ＦＲＥＦが信号ＦＤＩＶよりも位相
が遅れている場合は、位相差分だけ信号／ＵＰがロウレ
ベルとなる。充電信号ＵＰ（／Ｓ８）及び放電信号ＤＮ
（／Ｓ９）は、後述するようにチャージポンプ１３に与
えられて、スイッチＳＷ１及びＳＷ２の開閉の制御に用
いられる。
Ｆと内部信号ＦＤＩＶとが位相比較器１１において比較
され、ＤフリップフロップＦＦ１の出力端子Ｑから信号
ＵＰ（／Ｓ８）が出力され、ＤフリップフロップＦＦ２
の出力端子Ｑから信号ＤＮ（／Ｓ９）が出力される。基
準信号ＦＲＥＦと内部信号ＦＤＩＶとの位相差が同相で
あると判断される場合は、信号／ＵＰ及び／ＤＮ共にハ
イレベルである。信号ＦＲＥＦが信号ＦＤＩＶよりも位
相が進んでいる場合は、位相差分だけ信号／ＤＮがロウ
レベルとなる。信号ＦＲＥＦが信号ＦＤＩＶよりも位相
が遅れている場合は、位相差分だけ信号／ＵＰがロウレ
ベルとなる。充電信号ＵＰ（／Ｓ８）及び放電信号ＤＮ
（／Ｓ９）は、後述するようにチャージポンプ１３に与
えられて、スイッチＳＷ１及びＳＷ２の開閉の制御に用
いられる。
【００２８】また、ロック検出回路１２において、Ｄフ
リップフロップＦＦ３の出力端子Ｑから信号Ｓ３が出力
され、ＤフリップフロップＦＦ５の出力端子Ｑから信号
Ｓ４され、この信号Ｓ３及びＳ４がＮＡＮＤ回路ＮＡ１
に入力されて、信号Ｓ５が出力される。この信号Ｓ５
が、信号ＣＫの二周期分のパルス幅を有している。
リップフロップＦＦ３の出力端子Ｑから信号Ｓ３が出力
され、ＤフリップフロップＦＦ５の出力端子Ｑから信号
Ｓ４され、この信号Ｓ３及びＳ４がＮＡＮＤ回路ＮＡ１
に入力されて、信号Ｓ５が出力される。この信号Ｓ５
が、信号ＣＫの二周期分のパルス幅を有している。
【００２９】さらに、充電信号ＵＰと放電信号ＤＮとが
ＯＲ回路ＯＲ１に入力されて信号／Ｓ１０が出力され
る。この信号／Ｓ１０は、充電信号ＵＰ及び放電信号Ｄ
Ｎの論理和をとったものであるため、信号ＦＲＥＦと信
号ＦＤＩＶの位相差の絶対値に相当するパルス幅を有し
ている。信号Ｓ５と信号／Ｓ１０とがＡＮＤ回路ＡＮ２
に入力され、出力信号Ｓ１１がＤフリップフロップＦＦ
６及びＦＦ７のリセット端子Ｒに入力される。Ｄフリッ
プフロップＦＦ４の出力信号／Ｓ６と、後述するＮＡＮ
Ｄ回路ＮＡ２から出力されるロック検出信号ＬＯＣＫ
ＤＥＴとがＡＮＤ回路ＡＮ３に入力され、その出力信号
がＤフリップフロップＦＦ６のクロック端子ＣＫに入力
される。ＤフリップフロップＦＦ６のデータ端子Ｄには
反転出力信号／Ｑが入力され、ＤフリップフロップＦＦ
７のクロック端子にはＤフリップフロップＦＦ６の反転
出力信号／Ｑが入力される。ＤフリップフロップＦＦ７
のデータ端子Ｄには、反転出力／Ｑが入力される。Ｄフ
リップフロップＦＦ６及びＦＦ７の出力信号ＱはＮＡＮ
Ｄ回路ＮＡ２に入力され、ロック検出信号ＬＯＣＫＤＥ
Ｔ（Ｓ１２）として出力される。
ＯＲ回路ＯＲ１に入力されて信号／Ｓ１０が出力され
る。この信号／Ｓ１０は、充電信号ＵＰ及び放電信号Ｄ
Ｎの論理和をとったものであるため、信号ＦＲＥＦと信
号ＦＤＩＶの位相差の絶対値に相当するパルス幅を有し
ている。信号Ｓ５と信号／Ｓ１０とがＡＮＤ回路ＡＮ２
に入力され、出力信号Ｓ１１がＤフリップフロップＦＦ
６及びＦＦ７のリセット端子Ｒに入力される。Ｄフリッ
プフロップＦＦ４の出力信号／Ｓ６と、後述するＮＡＮ
Ｄ回路ＮＡ２から出力されるロック検出信号ＬＯＣＫ
ＤＥＴとがＡＮＤ回路ＡＮ３に入力され、その出力信号
がＤフリップフロップＦＦ６のクロック端子ＣＫに入力
される。ＤフリップフロップＦＦ６のデータ端子Ｄには
反転出力信号／Ｑが入力され、ＤフリップフロップＦＦ
７のクロック端子にはＤフリップフロップＦＦ６の反転
出力信号／Ｑが入力される。ＤフリップフロップＦＦ７
のデータ端子Ｄには、反転出力／Ｑが入力される。Ｄフ
リップフロップＦＦ６及びＦＦ７の出力信号ＱはＮＡＮ
Ｄ回路ＮＡ２に入力され、ロック検出信号ＬＯＣＫＤＥ
Ｔ（Ｓ１２）として出力される。
【００３０】ここで、ＤフリップフロップＦＦ６及びＦ
Ｆ７は、二ビットのカウンタを構成している。信号ＦＲ
ＥＦとＦＤＩＶとの位相差が信号Ｓ５のパルス幅以内で
ある期間をカウントし、この期間が三周期継続した場合
にＰＬＬループがロックしたと判断し、ロウレベルのロ
ック検出信号ＬＯＣＫ ＤＥＴが出力される。位相差が
信号Ｓ５のパルス幅を越えると、このＤフリップフロッ
プＦＦ６及びＦＦ７から成るカウンタはリセットされ、
信号ＬＯＣＫ ＤＥＴはハイレベルになる。
Ｆ７は、二ビットのカウンタを構成している。信号ＦＲ
ＥＦとＦＤＩＶとの位相差が信号Ｓ５のパルス幅以内で
ある期間をカウントし、この期間が三周期継続した場合
にＰＬＬループがロックしたと判断し、ロウレベルのロ
ック検出信号ＬＯＣＫ ＤＥＴが出力される。位相差が
信号Ｓ５のパルス幅を越えると、このＤフリップフロッ
プＦＦ６及びＦＦ７から成るカウンタはリセットされ、
信号ＬＯＣＫ ＤＥＴはハイレベルになる。
【００３１】チャージポンプ１３において、電源電圧Ｖ
cc端子と接地端子との間に、定電流源Ｉ１、充電切替ス
イッチＳＷ１、放電切替スイッチＳＷ２及び定電流源Ｉ
２が直列に接続されている。さらに、定電流源Ｉ１とス
イッチＳＷ１との接続ノードと、電源電圧Ｖcc端子との
間に、スイッチＳＷ３及び定電流源Ｉ３が直列に接続さ
れており、定電流源Ｉ２とスイッチＳＷ２との接続ノー
ドと、接地端子との間に、スイッチＳＷ４と定電流源Ｉ
４とが接続されている。スイッチＳＷ１は、位相比較器
１１から充電信号ＵＰを与えられるとオンし、スイッチ
ＳＷ２は放電信号ＤＮとを与えられるとオンする。スイ
ッチＳＷ３は、上述したロウレベルのロック検出信号Ｌ
ＯＣＫ ＤＥＴを与えられた場合、即ち、ＰＬＬループ
がロックした場合にオフし、ＰＬＬループがロックして
いない間はオンする。
cc端子と接地端子との間に、定電流源Ｉ１、充電切替ス
イッチＳＷ１、放電切替スイッチＳＷ２及び定電流源Ｉ
２が直列に接続されている。さらに、定電流源Ｉ１とス
イッチＳＷ１との接続ノードと、電源電圧Ｖcc端子との
間に、スイッチＳＷ３及び定電流源Ｉ３が直列に接続さ
れており、定電流源Ｉ２とスイッチＳＷ２との接続ノー
ドと、接地端子との間に、スイッチＳＷ４と定電流源Ｉ
４とが接続されている。スイッチＳＷ１は、位相比較器
１１から充電信号ＵＰを与えられるとオンし、スイッチ
ＳＷ２は放電信号ＤＮとを与えられるとオンする。スイ
ッチＳＷ３は、上述したロウレベルのロック検出信号Ｌ
ＯＣＫ ＤＥＴを与えられた場合、即ち、ＰＬＬループ
がロックした場合にオフし、ＰＬＬループがロックして
いない間はオンする。
【００３２】このように、ＰＬＬループがロックしてい
ない間、スイッチＳＷ３がオンしてチャージポンプ１３
からの出力電流が加算される。ハイレベルの充電信号Ｕ
Ｐ（／Ｓ８）が与えられるとスイッチＳＷ１がオンし、
定電流源Ｉ１及びＩ３の充電電流が端子ＮＦより出力さ
れる。これにより、ループフィルタ１４の内蔵容量が高
速に充電される。ハイレベルの放電信号ＤＮ（／Ｓ９）
が与えられるとスイッチＳＷ２がオンし、定電流源Ｉ２
及びＩ４の放電電流が端子ＮＦから接地端子へ流れ、ル
ープフィルタ１４の内蔵容量が高速に放電される。この
結果、ロックタイムが高速化される。信号ＵＰ及びＤＮ
が共にロウレベルである時は、スイッチＳＷ１及びＳＷ
２ともオフしており、いずれの電流も流れない。
ない間、スイッチＳＷ３がオンしてチャージポンプ１３
からの出力電流が加算される。ハイレベルの充電信号Ｕ
Ｐ（／Ｓ８）が与えられるとスイッチＳＷ１がオンし、
定電流源Ｉ１及びＩ３の充電電流が端子ＮＦより出力さ
れる。これにより、ループフィルタ１４の内蔵容量が高
速に充電される。ハイレベルの放電信号ＤＮ（／Ｓ９）
が与えられるとスイッチＳＷ２がオンし、定電流源Ｉ２
及びＩ４の放電電流が端子ＮＦから接地端子へ流れ、ル
ープフィルタ１４の内蔵容量が高速に放電される。この
結果、ロックタイムが高速化される。信号ＵＰ及びＤＮ
が共にロウレベルである時は、スイッチＳＷ１及びＳＷ
２ともオフしており、いずれの電流も流れない。
【００３３】ＰＬＬループがロックしている場合は、ハ
イレベルのロック検出信号は与えられずスイッチＳＷ３
がオフする。よって、充電する場合は定電流源Ｉ１のみ
から流れる電流によってループフィルタ１４の容量が充
電され、放電する場合は定電流源Ｉ２のみにより流れる
電流により容量が放電される。出力電流が減少すること
により、雑音帯域が縮小されＳＮ比が向上する。信号Ｕ
Ｐ及びＤＮが共にロウレベルである時は、スイッチＳＷ
１及びＳＷ２ともオフしており、いずれの電流も流れな
い。
イレベルのロック検出信号は与えられずスイッチＳＷ３
がオフする。よって、充電する場合は定電流源Ｉ１のみ
から流れる電流によってループフィルタ１４の容量が充
電され、放電する場合は定電流源Ｉ２のみにより流れる
電流により容量が放電される。出力電流が減少すること
により、雑音帯域が縮小されＳＮ比が向上する。信号Ｕ
Ｐ及びＤＮが共にロウレベルである時は、スイッチＳＷ
１及びＳＷ２ともオフしており、いずれの電流も流れな
い。
【００３４】チャージポンプ１３の具体的な回路構成
は、例えば図６に示されるようであってもよい。このチ
ャージポンプ１３は、ＮＰＮ型バイポーラトランジスタ
Ｑ１〜Ｑ１５、定電流源ＣＳ及び抵抗Ｒ１〜Ｒ１６を備
えている。先ず、ＰＬＬループがロックしておらず、反
転ロック検出信号／ＬＯＣＫ ＤＥＴがロウレベルであ
る場合、トランジスタＱ４がオフする。これにより、ト
ランジスタＱ３及びＱ７から成るカレントミラー回路の
みならず、トランジスタ及びＱ５から成るカレントミラ
ー回路も共に動作状態になる。これにより、出力端子Ｎ
Ｆにおける充電電流又は放電電流が共に増加する。
は、例えば図６に示されるようであってもよい。このチ
ャージポンプ１３は、ＮＰＮ型バイポーラトランジスタ
Ｑ１〜Ｑ１５、定電流源ＣＳ及び抵抗Ｒ１〜Ｒ１６を備
えている。先ず、ＰＬＬループがロックしておらず、反
転ロック検出信号／ＬＯＣＫ ＤＥＴがロウレベルであ
る場合、トランジスタＱ４がオフする。これにより、ト
ランジスタＱ３及びＱ７から成るカレントミラー回路の
みならず、トランジスタ及びＱ５から成るカレントミラ
ー回路も共に動作状態になる。これにより、出力端子Ｎ
Ｆにおける充電電流又は放電電流が共に増加する。
【００３５】ループフィルタ１４の容量を充電するとき
は、反転充電信号／ＵＰがロウレベルで反転放電信号／
ＤＮがハイレベルになる。これにより、トランジスタＱ
２がオフする。トランジスタＱ１０からトランジスタＱ
２へ流れる経路が遮断され、トランジスタＱ１０からト
ランジスタＱ１１へ電流が流れる。これにより、トラン
ジスタＱ１１と共にカレントミラー回路を構成するトラ
ンジスタＱ１３に電流が流れ、トランジスタＱ１２と共
にカレントミラー回路を構成するトランジスタＱ１４に
電流が流れる。一方、トランジスタＱ１がオンすること
で、トランジスタＱ８からトランジスタＱ１へ電流が流
れ、トランジスタＱ１５と共にカレントミラー回路を構
成するトランジスタＱ９には電流が流れない。これによ
り、トランジスタＱ１５には電流が流れず、出力端子Ｎ
ＦにはトランジスタＱ１４からの充電電流が流れ、出力
端子ＮＦに接続されたループフィルタ１４の容量が充電
される。
は、反転充電信号／ＵＰがロウレベルで反転放電信号／
ＤＮがハイレベルになる。これにより、トランジスタＱ
２がオフする。トランジスタＱ１０からトランジスタＱ
２へ流れる経路が遮断され、トランジスタＱ１０からト
ランジスタＱ１１へ電流が流れる。これにより、トラン
ジスタＱ１１と共にカレントミラー回路を構成するトラ
ンジスタＱ１３に電流が流れ、トランジスタＱ１２と共
にカレントミラー回路を構成するトランジスタＱ１４に
電流が流れる。一方、トランジスタＱ１がオンすること
で、トランジスタＱ８からトランジスタＱ１へ電流が流
れ、トランジスタＱ１５と共にカレントミラー回路を構
成するトランジスタＱ９には電流が流れない。これによ
り、トランジスタＱ１５には電流が流れず、出力端子Ｎ
ＦにはトランジスタＱ１４からの充電電流が流れ、出力
端子ＮＦに接続されたループフィルタ１４の容量が充電
される。
【００３６】反転充電信号／ＵＰがハイレベルで反転放
電信号／ＤＮがロウレベルになると、トランジスタＱ１
がオンし、トランジスタＱ２がオフする。トランジスタ
Ｑ１０からトランジスタＱ２へ電流が流れ、トランジス
タＱ１１及びＱ１３から成るカレントミラー回路と、ト
ランジスタＱ１２及びＱ１４から成るカレントミラー回
路は共に非動作状態になり、トランジスタＱ１４には電
流が流れない。トランジスタＱ１がオフすることで、ト
ランジスタＱ８からトランジスタＱ９へ電流が流れ、ト
ランジスタＱ９及びＱ１５から成るカレントミラー回路
が動作し、出力端子ＮＦからトランジスタＱ１５へ向か
って放電電流が流れる。これにより、ループフィルタ１
４の容量が放電される。
電信号／ＤＮがロウレベルになると、トランジスタＱ１
がオンし、トランジスタＱ２がオフする。トランジスタ
Ｑ１０からトランジスタＱ２へ電流が流れ、トランジス
タＱ１１及びＱ１３から成るカレントミラー回路と、ト
ランジスタＱ１２及びＱ１４から成るカレントミラー回
路は共に非動作状態になり、トランジスタＱ１４には電
流が流れない。トランジスタＱ１がオフすることで、ト
ランジスタＱ８からトランジスタＱ９へ電流が流れ、ト
ランジスタＱ９及びＱ１５から成るカレントミラー回路
が動作し、出力端子ＮＦからトランジスタＱ１５へ向か
って放電電流が流れる。これにより、ループフィルタ１
４の容量が放電される。
【００３７】信号／ＵＰ及び／ＤＮが共にハイレベルで
あるときは、トランジスタＱ２及びＱ１が共にオンし、
その結果として出力端子ＮＦはハイインピーダンス状態
になる。
あるときは、トランジスタＱ２及びＱ１が共にオンし、
その結果として出力端子ＮＦはハイインピーダンス状態
になる。
【００３８】ＰＬＬループがロックし、ハイレベルのロ
ック検出信号／ＬＯＣＫ ＤＥＴが出力されると、トラ
ンジスタＱ４がオンする。トランジスタＱ５がオフし、
トランジスタＱ５及びＱ３から成るカレントミラー回路
は非動作状態となる。これにより、トランジスタＱ７及
びＱ３から成るカレントミラー回路のみが動作し、結果
として出力端子ＮＦの充電又は放電電流が減少する。
ック検出信号／ＬＯＣＫ ＤＥＴが出力されると、トラ
ンジスタＱ４がオンする。トランジスタＱ５がオフし、
トランジスタＱ５及びＱ３から成るカレントミラー回路
は非動作状態となる。これにより、トランジスタＱ７及
びＱ３から成るカレントミラー回路のみが動作し、結果
として出力端子ＮＦの充電又は放電電流が減少する。
【００３９】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、位相比較
器、ロック検出回路、チャージポンプの具体的な構成の
一例を図２、図６に示したが、これには限定されず様々
な変形が可能である。また、図１に示された第１の実施
の形態における周波数シンセサイザＦＳ１は１チップで
構成されているが、必ずしも１チップに集積化されてい
る必要はない。
り、本発明を限定するものではない。例えば、位相比較
器、ロック検出回路、チャージポンプの具体的な構成の
一例を図２、図６に示したが、これには限定されず様々
な変形が可能である。また、図１に示された第１の実施
の形態における周波数シンセサイザＦＳ１は１チップで
構成されているが、必ずしも１チップに集積化されてい
る必要はない。
【００４０】
【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザ及びＰＬＬ装置は、内部信号と基準信号との
位相差が所定値の範囲内にあるか否かに基づいてロック
検出信号を生成し、この信号に基づいてチャージポンプ
から出力される充電又は放電信号の電流値を変えること
により、ロックアップタイムの向上と雑音帯域の縮小に
よるＳ／Ｎ比の向上とを共に実現することができる。
ンセサイザ及びＰＬＬ装置は、内部信号と基準信号との
位相差が所定値の範囲内にあるか否かに基づいてロック
検出信号を生成し、この信号に基づいてチャージポンプ
から出力される充電又は放電信号の電流値を変えること
により、ロックアップタイムの向上と雑音帯域の縮小に
よるＳ／Ｎ比の向上とを共に実現することができる。
【図１】本発明の第１の実施の形態による周波数シンセ
サイザ及びこの周波数シンセサイザを含むＰＬＬ回路の
構成を示したブロック図。
サイザ及びこの周波数シンセサイザを含むＰＬＬ回路の
構成を示したブロック図。
【図２】本発明の第２の実施の形態によるＰＬＬ回路に
おける位相比較器、ロック検出回路及びチャージポンプ
の具体的な構成の一例を示したブロック図。
おける位相比較器、ロック検出回路及びチャージポンプ
の具体的な構成の一例を示したブロック図。
【図３】同ＰＬＬ回路における各信号の波形を示したタ
イムチャート。
イムチャート。
【図４】同ＰＬＬ回路における各信号の波形を示したタ
イムチャート。
イムチャート。
【図５】同ＰＬＬ回路における各信号の波形を示したタ
イムチャート。
イムチャート。
【図６】同ＰＬＬ回路におけるチャージポンプの具体的
な構成の一例を示したブロック図。
な構成の一例を示したブロック図。
【図７】同ＰＬＬ回路におけるループフィルタの構成の
一例を示した回路図。
一例を示した回路図。
【図８】従来の周波数シンセサイザ及びこの周波数シン
セサイザを含むＰＬＬ回路の構成を示したブロック図。
セサイザを含むＰＬＬ回路の構成を示したブロック図。
１１ 位相比較器 １２ ロック検出回路 １３ チャージポンプ １４ ループフィルタ １５ ＶＣＯ １６ 分周器 ＦＳ１ 周波数シンセサイザ ＯＰ 演算増幅器 ＲF 抵抗 Ｃ1 、ＣF 容量 ＶＣＯ 電圧制御発振器 ＦＦ１〜ＦＦ７ Ｄフリップフロップ ＡＮ１〜ＡＮ３ ＡＮＤ回路 ＮＡ１ ＮＡＮＤ回路 ＯＲ１ ＯＲ回路 Ｉ１〜Ｉ３、ＣＳ 定電流源 ＳＷ１〜ＳＷ３ スイッチ Ｑ１〜Ｑ１５ ＮＰＮ型バイポーラトランジスタ Ｒ１〜Ｒ１５ 抵抗
Claims (4)
- 【請求項１】内部信号と基準信号とを与えられ、この内
部信号と基準信号との位相差に応じた位相差信号を出力
する位相比較器と、 前記位相差信号を与えられ、前記位相差が所定値の範囲
内にある場合にロック検出信号を出力するロック検出回
路と、 前記位相差信号と前記ロック検出信号とを与えられ、前
記位相差信号に基づいて充放電信号を出力するチャージ
ポンプであって、前記ロック検出信号に基づいて、前記
充放電信号の電流値を変える前記チャージポンプと、 前記充放電信号に対応した周波数を有する信号を外部か
ら与えられ、所定周波数に分周して前記内部信号を出力
する分周器と、 を備えたことを特徴とする周波数シンセサイザ。 - 【請求項２】前記チャージポンプは、前記ロック検出信
号を与えられた場合には、前記ロック検出信号を与えら
れない場合よりも前記充放電信号の電流値を小さくする
電流切替スイッチを有することを特徴とする請求項１記
載の周波数シンセサイザ。 - 【請求項３】前記チャージポンプは、電源端子と第１の
ノードとの間に接続された第１の電流源と、前記第１の
ノードと前記充放電信号を出力する出力端子との間に接
続された第１のスイッチと、前記出力端子と第２のノー
ドとの間に接続された第２のスイッチと、前記第２のノ
ードと接地端子との間に接続された第２の電流源と、電
源端子と前記第１のノードとの間に直列に接続された第
３の電流源及び第３のスイッチと、前記第２のノードと
接地端子との間に直列に接続された第４のスイッチと第
４の電流源とを有し、前記第１及び第２のスイッチは前
記充放電信号に基づいて開閉し、前記第３及び第４のス
イッチは前記ロック検出信号を与えられない場合は閉じ
ており、前記ロック検出信号を与えられると開くことを
特徴とする請求項１記載の周波数シンセサイザ。 - 【請求項４】請求項１乃至３のいずれかに記載の周波数
シンセサイザと、 前記チャージポンプから出力された前記充放電信号を与
えられ、この充放電信号に応じて充電又は放電を行い、
電圧信号を生成して出力するループフィルタと、 前記電圧信号を与えられ、この電圧信号に対応する周波
数を有する信号を生成して前記分周器に出力する電圧制
御発振器とを備え、 前記分周器はこの信号を与えられて前記所定周波数に分
周することを特徴とするフェーズロックドループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034771A JPH11234126A (ja) | 1998-02-17 | 1998-02-17 | 周波数シンセサイザ及びフェーズロックドループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034771A JPH11234126A (ja) | 1998-02-17 | 1998-02-17 | 周波数シンセサイザ及びフェーズロックドループ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234126A true JPH11234126A (ja) | 1999-08-27 |
Family
ID=12423578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034771A Pending JPH11234126A (ja) | 1998-02-17 | 1998-02-17 | 周波数シンセサイザ及びフェーズロックドループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003529246A (ja) * | 2000-01-11 | 2003-09-30 | エリクソン インコーポレイテッド | Ｐｌｌにおける節電用バイアス切断 |
| JP2007150423A (ja) * | 2005-11-24 | 2007-06-14 | Sharp Corp | デジタル復調装置、デジタル受信装置、デジタル復調装置の制御方法、デジタル復調装置の制御プログラム、及び、この制御プログラムを記録した記録媒体 |
-
1998
- 1998-02-17 JP JP10034771A patent/JPH11234126A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003529246A (ja) * | 2000-01-11 | 2003-09-30 | エリクソン インコーポレイテッド | Ｐｌｌにおける節電用バイアス切断 |
| JP2007150423A (ja) * | 2005-11-24 | 2007-06-14 | Sharp Corp | デジタル復調装置、デジタル受信装置、デジタル復調装置の制御方法、デジタル復調装置の制御プログラム、及び、この制御プログラムを記録した記録媒体 |
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