JPS63316929A - Pll回路のフリ−ラン周波数調整回路 - Google Patents
Pll回路のフリ−ラン周波数調整回路Info
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- JPS63316929A JPS63316929A JP62152710A JP15271087A JPS63316929A JP S63316929 A JPS63316929 A JP S63316929A JP 62152710 A JP62152710 A JP 62152710A JP 15271087 A JP15271087 A JP 15271087A JP S63316929 A JPS63316929 A JP S63316929A
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- circuit
- frequency
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- variable
- oscillation
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- 230000010355 oscillation Effects 0.000 claims abstract description 41
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 101001099542 Aspergillus niger Pectin lyase A Proteins 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明はPLL (位相同期制@)回路においてVC
O(it圧制御発撮)回路のフリーラン周波数が入力周
波数の平均周波数となるように調整するためのフリーラ
ン周波数調整回路に関する。
O(it圧制御発撮)回路のフリーラン周波数が入力周
波数の平均周波数となるように調整するためのフリーラ
ン周波数調整回路に関する。
(従来の技術)
周知のように、電子機器にあっては第5図に示すような
PLL回路がよく用いられる。このPLL回路は入力周
波数信号finとVCO回路11の発成周波数信号fo
utとをPD(位相比較)回路12で比較して誤差電圧
を検出し、この誤差電圧をLF(ループフィルタ)回路
14を介して制御0 電圧vOとしてvCO回路11に
帰還することにより、入力周波数finに追従した発振
周波数f 0tltを冑るものである。
PLL回路がよく用いられる。このPLL回路は入力周
波数信号finとVCO回路11の発成周波数信号fo
utとをPD(位相比較)回路12で比較して誤差電圧
を検出し、この誤差電圧をLF(ループフィルタ)回路
14を介して制御0 電圧vOとしてvCO回路11に
帰還することにより、入力周波数finに追従した発振
周波数f 0tltを冑るものである。
ここで、vCO回路11におけるフリーラン周波数f〇
一般的にPD回路12の出力電圧がその出力電圧範囲の
中央(自となるときの光(顕周波¥2)は入力周波数f
inの平均周波数tこ一致しでいることが好ましい。し
かし、通常PLL回路は種々のばらつきをもっているた
め、一般的【こは第6図に示すように帰還ループ内にフ
リーラン周波数調整回路13を設け、この調整によりフ
リーラン周波数fOが入力周波数finの平均周波数と
なるようにばらつきの補正を行なっている。
一般的にPD回路12の出力電圧がその出力電圧範囲の
中央(自となるときの光(顕周波¥2)は入力周波数f
inの平均周波数tこ一致しでいることが好ましい。し
かし、通常PLL回路は種々のばらつきをもっているた
め、一般的【こは第6図に示すように帰還ループ内にフ
リーラン周波数調整回路13を設け、この調整によりフ
リーラン周波数fOが入力周波数finの平均周波数と
なるようにばらつきの補正を行なっている。
従来のフリーラン周波数調整回路13の構成を第6図に
示す。この回路13は差動接続のトランジスタQi 、
Q2 、バイアス電圧aVe、可変電流源IAで構成
されるもので、VCC電源及びトランジスタQ2のコレ
クタ間には抵抗R1、R2、コンデンサC1,C2で構
成されるLF回路14が接続されている。ここで、バイ
アス電圧源v8の電圧をPD回路12の出力電圧範囲の
略中央随に設定しておき、トランジスタQ1のベースに
PD回路12の出力電圧V1を入力する。このとき、L
F回路14から出力される直流電圧VOは、VO=XR
+I A (f旦 し O≦ X ≦ 1 )
・・・(1) となる。(1)式において、X = 17’ 2のとき
はPD回路12の出力電圧V1がその範囲の中央値の場
合(7)VO(Vi =Ve ) ’Fr示L T #
リ、XがOまたは1のときはPD回路12の出力電圧
V1がそれぞれその中央値より正または負方向の値どな
った場合のVOの変化量の最大値を示している。したが
って、上記VCO回路11の発(辰周波数folJtが
VOの値と比例関係にあるとすれば、 fout =kxR11・・・(2 (kはVCO回路11で決定される定数)となる。ここ
でフリーラン周波数rOは(2)式てx=1/2のとき
であるから、 fo=kR11A/2 ・・・(3)と
なる。(3)式かられかるように、可変電流tA I
Aの電流量を調整することによってフリーラン周波数f
Oを調整することができる。
示す。この回路13は差動接続のトランジスタQi 、
Q2 、バイアス電圧aVe、可変電流源IAで構成
されるもので、VCC電源及びトランジスタQ2のコレ
クタ間には抵抗R1、R2、コンデンサC1,C2で構
成されるLF回路14が接続されている。ここで、バイ
アス電圧源v8の電圧をPD回路12の出力電圧範囲の
略中央随に設定しておき、トランジスタQ1のベースに
PD回路12の出力電圧V1を入力する。このとき、L
F回路14から出力される直流電圧VOは、VO=XR
+I A (f旦 し O≦ X ≦ 1 )
・・・(1) となる。(1)式において、X = 17’ 2のとき
はPD回路12の出力電圧V1がその範囲の中央値の場
合(7)VO(Vi =Ve ) ’Fr示L T #
リ、XがOまたは1のときはPD回路12の出力電圧
V1がそれぞれその中央値より正または負方向の値どな
った場合のVOの変化量の最大値を示している。したが
って、上記VCO回路11の発(辰周波数folJtが
VOの値と比例関係にあるとすれば、 fout =kxR11・・・(2 (kはVCO回路11で決定される定数)となる。ここ
でフリーラン周波数rOは(2)式てx=1/2のとき
であるから、 fo=kR11A/2 ・・・(3)と
なる。(3)式かられかるように、可変電流tA I
Aの電流量を調整することによってフリーラン周波数f
Oを調整することができる。
しかしながら、上記構成によるフリーラン周波数調整回
路は以下のような問題を有する。すなわち、12式でO
≦X≦1の範囲てXが変化した場合、発振周波数fOL
I[はfo±100%の範囲で変化する。このようにP
D回路12の出力電圧Viに対するvCO回路11の発
振周波数foutの変化幅が極めて広い場合には、例え
ば電源スィッチのオン操作時にVCO回路11の発振周
波数foutがPLLの引込み範囲を逸IIRgること
かあり、また定常動作時の外乱によってvCO回路11
の発振周波数foutがPLLの保持範囲を逸脱するこ
ともある。これに対し、上記フリーラン周波数調整回路
によりVCO回路11の発振周波数の変化幅を小さくし
ようとすれば、必然的にPLLの他の特性を犠11にし
なければならなくなる。
路は以下のような問題を有する。すなわち、12式でO
≦X≦1の範囲てXが変化した場合、発振周波数fOL
I[はfo±100%の範囲で変化する。このようにP
D回路12の出力電圧Viに対するvCO回路11の発
振周波数foutの変化幅が極めて広い場合には、例え
ば電源スィッチのオン操作時にVCO回路11の発振周
波数foutがPLLの引込み範囲を逸IIRgること
かあり、また定常動作時の外乱によってvCO回路11
の発振周波数foutがPLLの保持範囲を逸脱するこ
ともある。これに対し、上記フリーラン周波数調整回路
によりVCO回路11の発振周波数の変化幅を小さくし
ようとすれば、必然的にPLLの他の特性を犠11にし
なければならなくなる。
(発明か解決しようとする問題点)
以上i4べたように、従来のPLL回路のフリーラン周
波数調整回路は、誤差電圧に対する発振周波数変化幅を
広くすると、PLL回路に対する外乱等によって位相ロ
ックがはずれるおそれがあり、その変化幅を小さくする
とPLLの他の特性を犠牲にしなければならない。
波数調整回路は、誤差電圧に対する発振周波数変化幅を
広くすると、PLL回路に対する外乱等によって位相ロ
ックがはずれるおそれがあり、その変化幅を小さくする
とPLLの他の特性を犠牲にしなければならない。
この発明は上記のような問題を解決するためになされた
もので、PLL特性を17! l’fにすることなく、
安定したPLII)1作を行なうことのできるPLL回
路のフリーラン周波数調整回路を提供することを目的と
する。
もので、PLL特性を17! l’fにすることなく、
安定したPLII)1作を行なうことのできるPLL回
路のフリーラン周波数調整回路を提供することを目的と
する。
[発明の構成]
(問題点を解決するための手段)
上記目的を達成するためにこの弁明は、可変発振回路の
発振周波数を入力周波数と比較しその誤差信号に応じて
前記可変発振回路を制御することにより発振周波数を入
力周波数に追従させるPLL回路の帰還ループ内に設け
られ、前記可変発振回路のフリーラン周波数が入力周波
数の平均周波数となるように調整するためのフリーラン
周波数調整回路において、一方の入力端に前記誤差信号
が供給され他方の入力端に基準電圧が供給され両者の差
分を前記可変発振回路の制η口信号として増幅出力する
ものであって、前記誤差信号が基準電圧に等しいとき前
記可変発振回路の可変節回の中心値となるように前記基
準電圧値を設定してなる差動増幅回路と、この差動増幅
回路の動作電流量と同時に該差動増幅回路の出力電流量
を比例して変化させることにより前記可変発振回路のフ
リーラン周波数を調整する調整手段とを具備して構成し
たことを特徴とする。
発振周波数を入力周波数と比較しその誤差信号に応じて
前記可変発振回路を制御することにより発振周波数を入
力周波数に追従させるPLL回路の帰還ループ内に設け
られ、前記可変発振回路のフリーラン周波数が入力周波
数の平均周波数となるように調整するためのフリーラン
周波数調整回路において、一方の入力端に前記誤差信号
が供給され他方の入力端に基準電圧が供給され両者の差
分を前記可変発振回路の制η口信号として増幅出力する
ものであって、前記誤差信号が基準電圧に等しいとき前
記可変発振回路の可変節回の中心値となるように前記基
準電圧値を設定してなる差動増幅回路と、この差動増幅
回路の動作電流量と同時に該差動増幅回路の出力電流量
を比例して変化させることにより前記可変発振回路のフ
リーラン周波数を調整する調整手段とを具備して構成し
たことを特徴とする。
(作用)
上記構成によるPLL回路のフリーラン周波数調整回路
は、差動増幅回路の動作電流量の調整と同時に出力電流
量を比例して調整するので、PLL特性を損うことなく
可変発振回路の発振周波数の変化範囲幅を小さくするこ
とができ、これによって5!振周波数がPLLの引込み
馳囲あるいは保持範囲を逸IIRすることを防止するこ
とができる。
は、差動増幅回路の動作電流量の調整と同時に出力電流
量を比例して調整するので、PLL特性を損うことなく
可変発振回路の発振周波数の変化範囲幅を小さくするこ
とができ、これによって5!振周波数がPLLの引込み
馳囲あるいは保持範囲を逸IIRすることを防止するこ
とができる。
(実施例)
以下、第1図及び第2図を参照してこの発明の一実施例
を説明する。
を説明する。
第1図は第6図に示したフリーラン周波数調整回路13
にこの発明を適用した場合の構成を示すものである。第
1図において第6図と同一部分には同一符号を付して示
す。すなわち、差動対回路のトランジスタQl 、 C
2、バイアス電圧II! V e、しF回路14の抵抗
R1,R2、コンデンサC1゜C2は第7図に示した回
路と同じである。ここではトランジスタQ1 、C2の
共通エミッタとアースGND間に電流源IA2を接続し
、トランジスタQ2のコレクタとアースGND間に電流
源IAIを接続する。電流源IA1.142はともに可
変電流源IAOとカレントミラー回路を構成する。
にこの発明を適用した場合の構成を示すものである。第
1図において第6図と同一部分には同一符号を付して示
す。すなわち、差動対回路のトランジスタQl 、 C
2、バイアス電圧II! V e、しF回路14の抵抗
R1,R2、コンデンサC1゜C2は第7図に示した回
路と同じである。ここではトランジスタQ1 、C2の
共通エミッタとアースGND間に電流源IA2を接続し
、トランジスタQ2のコレクタとアースGND間に電流
源IAIを接続する。電流源IA1.142はともに可
変電流源IAOとカレントミラー回路を構成する。
第2図に電流源IAO,IAI、IA2のカレントミラ
ー構成を示す。すなわち、可変抵抗RO、ダイオード接
続トランジスタQ5、抵抗R3の直列回路は可変電流源
1aOを構成する。トランジスタQ5とベースを共通接
続されるトランジスタQ6及び抵抗R4は電流源IA1
を構成する。トランジスタQ5とベースを共通接続され
るトランジスタQ7及び抵抗R5は電流源IA2を構成
する。
ー構成を示す。すなわち、可変抵抗RO、ダイオード接
続トランジスタQ5、抵抗R3の直列回路は可変電流源
1aOを構成する。トランジスタQ5とベースを共通接
続されるトランジスタQ6及び抵抗R4は電流源IA1
を構成する。トランジスタQ5とベースを共通接続され
るトランジスタQ7及び抵抗R5は電流源IA2を構成
する。
上記回路において、IAO,Ial、IA2の電流値の
関係を IA2−y−IAO=y−IAl ・・・(4)(但
し、Q<y<1> とする。 この関係は、第2図において、R3=R4=
R5,QE5=V−QE6−QE7 (QEは各トラ
ンジスタのエミッタ面積)で得られる。
関係を IA2−y−IAO=y−IAl ・・・(4)(但
し、Q<y<1> とする。 この関係は、第2図において、R3=R4=
R5,QE5=V−QE6−QE7 (QEは各トラ
ンジスタのエミッタ面積)で得られる。
このとき、LF回路14から得られる制(社)電圧VO
は VO= (x IA2 + IA I )
R・(51となる。(5)式に(4)式を代入する
と、vo = (1+xy)IAO’−(6)となる。
は VO= (x IA2 + IA I )
R・(51となる。(5)式に(4)式を代入する
と、vo = (1+xy)IAO’−(6)となる。
したがって、VCO回路11の発振周波数foutは
foul =k (1+xy)L AO−(7)と
なる。ここで、例えばV=0.2とすれば、fout
=k (1+0.2’/) IAO−(81となり、x
=Q、5(fouτ=fOのとぎ)に対するQ<x<l
でのfoutの変化幅はfout=fO±10% となる。
なる。ここで、例えばV=0.2とすれば、fout
=k (1+0.2’/) IAO−(81となり、x
=Q、5(fouτ=fOのとぎ)に対するQ<x<l
でのfoutの変化幅はfout=fO±10% となる。
また、8)式かられかるように、いかなるIAOの値に
対してもyの値を設定すればフリーラン周波数fOに対
する発振周波数foutの変化幅の割合は一定である。
対してもyの値を設定すればフリーラン周波数fOに対
する発振周波数foutの変化幅の割合は一定である。
これをPLLで考えると、各素子のばらつき(LF回路
14の定数ばらつき、VCO回路11の発振周波数のば
らつき等)に起因するVCO回路11のフリーラン周波
数fOのばらつきに対して可変電流源IAOを調整して
規定のfOt!1に設定すれば、vCO回路11の発振
周波数foutの変化幅もyの値によって一義的に定ま
る。
14の定数ばらつき、VCO回路11の発振周波数のば
らつき等)に起因するVCO回路11のフリーラン周波
数fOのばらつきに対して可変電流源IAOを調整して
規定のfOt!1に設定すれば、vCO回路11の発振
周波数foutの変化幅もyの値によって一義的に定ま
る。
一般的にyの値はPLLに必要とされる周波数変化幅(
入力周波数foutの周波数変化幅)とvCO回路11
の発振周波数f’ outの変化幅と一致するように設
定すればよい。
入力周波数foutの周波数変化幅)とvCO回路11
の発振周波数f’ outの変化幅と一致するように設
定すればよい。
したがって、上記のように構成したフリーラン周波数調
整回路は、可変電流源の調整だけで■CO回路の発振周
波数の制−変化幅をフリーラン周波数fOに対して一定
の割合でかつ任意に設定することができる。このため、
目的にあった周波数変化幅のPLLが構成できるので、
電源オン時または外乱が生じたとき等にPLL特性を損
うことなく、PLLの保持節回または引込み筒路を逸I
IRLないようにすることかできる。
整回路は、可変電流源の調整だけで■CO回路の発振周
波数の制−変化幅をフリーラン周波数fOに対して一定
の割合でかつ任意に設定することができる。このため、
目的にあった周波数変化幅のPLLが構成できるので、
電源オン時または外乱が生じたとき等にPLL特性を損
うことなく、PLLの保持節回または引込み筒路を逸I
IRLないようにすることかできる。
第3図はこの発明に係る他の実施例を示すもので、差動
対トランジスタQ1 、Q2にトランジスタQ3 、Q
4よりなる能動負荷を付jOLだ場合の構成を示すもの
である。第4図もこの発明に係る他の実施例を示すもの
で、トランジスタ010〜015によるPD回路にこの
発明に係るフリーラン周波数調整機能を組込んだ場合の
構成を示すものである。いずれもその作用は上記実施例
と同様なので、その説明は省略する。
対トランジスタQ1 、Q2にトランジスタQ3 、Q
4よりなる能動負荷を付jOLだ場合の構成を示すもの
である。第4図もこの発明に係る他の実施例を示すもの
で、トランジスタ010〜015によるPD回路にこの
発明に係るフリーラン周波数調整機能を組込んだ場合の
構成を示すものである。いずれもその作用は上記実施例
と同様なので、その説明は省略する。
[発明の効果]
以上のようにこの発明によれば、PLL特性を犠牲にす
ることなく、安定したPLL初作を行なうことのできる
PLL回路のフリーラン周波数調整回路を提供すること
ができる。
ることなく、安定したPLL初作を行なうことのできる
PLL回路のフリーラン周波数調整回路を提供すること
ができる。
第1図はこの発明に係るPLL回路のフリーラン周波数
調整回路の一実施例を示す回路図、第2図は同実施例の
具体的な構成を示す回路図、第3図及び第4図はそれぞ
れこの発明に係る他の実施例を示す回路図、第5図はこ
の発明が適用されるPLL回路の構成を示すブロック回
路図、第6図は従来のフリーラン周波数調整回路の構成
を示す回路図である。 11・・・電圧制御発振回路、12・・・位相比較回路
、13・・・フリーラン周波¥iW整回路、14・・・
ルー7フイルタ回路、Ql 、Q2・・・差動対トラン
ジスタ、Ve・・・バイアス電圧源、IAO・・・可変
電流源、IAl、IA2・・・電流源。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 out 第5図 13−1 1.714 第6因
調整回路の一実施例を示す回路図、第2図は同実施例の
具体的な構成を示す回路図、第3図及び第4図はそれぞ
れこの発明に係る他の実施例を示す回路図、第5図はこ
の発明が適用されるPLL回路の構成を示すブロック回
路図、第6図は従来のフリーラン周波数調整回路の構成
を示す回路図である。 11・・・電圧制御発振回路、12・・・位相比較回路
、13・・・フリーラン周波¥iW整回路、14・・・
ルー7フイルタ回路、Ql 、Q2・・・差動対トラン
ジスタ、Ve・・・バイアス電圧源、IAO・・・可変
電流源、IAl、IA2・・・電流源。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 out 第5図 13−1 1.714 第6因
Claims (1)
- 可変発振回路の発振周波数を入力周波数と比較しその誤
差信号に応じて前記可変発振回路を制御することにより
発振周波数を入力周波数に追従させるPLL回路の帰還
ループ内に設けられ、前記可変発振回路のフリーラン周
波数が入力周波数の平均周波数となるように調整するた
めのフリーラン周波数調整回路において、一方の入力端
に前記誤差信号が供給され他方の入力端に基準電圧が供
給され両者の差分を前記可変発振回路の制御信号として
増幅出力するものであつて、前記誤差信号が基準電圧に
等しいとき前記可変発振回路の可変範囲の中心値となる
ように前記基準電圧値を設定してなる差動増幅回路と、
この差動増幅回路の動作電流量と同時に該差動増幅回路
の出力電流量を比例して変化させることにより前記可変
発振回路のフリーラン周波数を調整する調整手段とを具
備するPLL回路のフリーラン周波数調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62152710A JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Pll回路のフリ−ラン周波数調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62152710A JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Pll回路のフリ−ラン周波数調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63316929A true JPS63316929A (ja) | 1988-12-26 |
Family
ID=15546462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62152710A Pending JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Pll回路のフリ−ラン周波数調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63316929A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
JP2008141302A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 増幅回路、液晶駆動装置、半導体装置、表示装置 |
-
1987
- 1987-06-19 JP JP62152710A patent/JPS63316929A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
JP2008141302A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 増幅回路、液晶駆動装置、半導体装置、表示装置 |
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