JPS63316929A - Ｐｌｌ回路のフリ−ラン周波数調整回路 - Google Patents
Ｐｌｌ回路のフリ−ラン周波数調整回路Info
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- JPS63316929A JPS63316929A JP62152710A JP15271087A JPS63316929A JP S63316929 A JPS63316929 A JP S63316929A JP 62152710 A JP62152710 A JP 62152710A JP 15271087 A JP15271087 A JP 15271087A JP S63316929 A JPS63316929 A JP S63316929A
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- 230000010355 oscillation Effects 0.000 claims abstract description 41
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 101001099542 Aspergillus niger Pectin lyase A Proteins 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はＰＬＬ （位相同期制＠）回路においてＶＣ
Ｏ（ｉｔ圧制御発撮）回路のフリーラン周波数が入力周
波数の平均周波数となるように調整するためのフリーラ
ン周波数調整回路に関する。
Ｏ（ｉｔ圧制御発撮）回路のフリーラン周波数が入力周
波数の平均周波数となるように調整するためのフリーラ
ン周波数調整回路に関する。
（従来の技術）
周知のように、電子機器にあっては第５図に示すような
ＰＬＬ回路がよく用いられる。このＰＬＬ回路は入力周
波数信号ｆｉｎとＶＣＯ回路１１の発成周波数信号ｆｏ
ｕｔとをＰＤ（位相比較）回路１２で比較して誤差電圧
を検出し、この誤差電圧をＬＦ（ループフィルタ）回路
１４を介して制御０ 電圧ｖＯとしてｖＣＯ回路１１に
帰還することにより、入力周波数ｆｉｎに追従した発振
周波数ｆ ０ｔｌｔを冑るものである。
ＰＬＬ回路がよく用いられる。このＰＬＬ回路は入力周
波数信号ｆｉｎとＶＣＯ回路１１の発成周波数信号ｆｏ
ｕｔとをＰＤ（位相比較）回路１２で比較して誤差電圧
を検出し、この誤差電圧をＬＦ（ループフィルタ）回路
１４を介して制御０ 電圧ｖＯとしてｖＣＯ回路１１に
帰還することにより、入力周波数ｆｉｎに追従した発振
周波数ｆ ０ｔｌｔを冑るものである。
ここで、ｖＣＯ回路１１におけるフリーラン周波数ｆ〇
一般的にＰＤ回路１２の出力電圧がその出力電圧範囲の
中央（自となるときの光（顕周波￥２）は入力周波数ｆ
ｉｎの平均周波数ｔこ一致しでいることが好ましい。し
かし、通常ＰＬＬ回路は種々のばらつきをもっているた
め、一般的【こは第６図に示すように帰還ループ内にフ
リーラン周波数調整回路１３を設け、この調整によりフ
リーラン周波数ｆＯが入力周波数ｆｉｎの平均周波数と
なるようにばらつきの補正を行なっている。
一般的にＰＤ回路１２の出力電圧がその出力電圧範囲の
中央（自となるときの光（顕周波￥２）は入力周波数ｆ
ｉｎの平均周波数ｔこ一致しでいることが好ましい。し
かし、通常ＰＬＬ回路は種々のばらつきをもっているた
め、一般的【こは第６図に示すように帰還ループ内にフ
リーラン周波数調整回路１３を設け、この調整によりフ
リーラン周波数ｆＯが入力周波数ｆｉｎの平均周波数と
なるようにばらつきの補正を行なっている。
従来のフリーラン周波数調整回路１３の構成を第６図に
示す。この回路１３は差動接続のトランジスタＱｉ 、
Ｑ２ 、バイアス電圧ａＶｅ、可変電流源ＩＡで構成
されるもので、ＶＣＣ電源及びトランジスタＱ２のコレ
クタ間には抵抗Ｒ１、Ｒ２、コンデンサＣ１，Ｃ２で構
成されるＬＦ回路１４が接続されている。ここで、バイ
アス電圧源ｖ８の電圧をＰＤ回路１２の出力電圧範囲の
略中央随に設定しておき、トランジスタＱ１のベースに
ＰＤ回路１２の出力電圧Ｖ１を入力する。このとき、Ｌ
Ｆ回路１４から出力される直流電圧ＶＯは、ＶＯ＝ＸＲ
＋Ｉ Ａ （ｆ旦 し Ｏ≦ Ｘ ≦ １ ）
・・・（１） となる。（１）式において、Ｘ ＝ １７’ ２のとき
はＰＤ回路１２の出力電圧Ｖ１がその範囲の中央値の場
合（７）ＶＯ（Ｖｉ ＝Ｖｅ ） ’Ｆｒ示Ｌ Ｔ ＃
リ、ＸがＯまたは１のときはＰＤ回路１２の出力電圧
Ｖ１がそれぞれその中央値より正または負方向の値どな
った場合のＶＯの変化量の最大値を示している。したが
って、上記ＶＣＯ回路１１の発（辰周波数ｆｏｌＪｔが
ＶＯの値と比例関係にあるとすれば、 ｆｏｕｔ ＝ｋｘＲ１１・・・（２ （ｋはＶＣＯ回路１１で決定される定数）となる。ここ
でフリーラン周波数ｒＯは（２）式てｘ＝１／２のとき
であるから、 ｆｏ＝ｋＲ１１Ａ／２ ・・・（３）と
なる。（３）式かられかるように、可変電流ｔＡ Ｉ
Ａの電流量を調整することによってフリーラン周波数ｆ
Ｏを調整することができる。
示す。この回路１３は差動接続のトランジスタＱｉ 、
Ｑ２ 、バイアス電圧ａＶｅ、可変電流源ＩＡで構成
されるもので、ＶＣＣ電源及びトランジスタＱ２のコレ
クタ間には抵抗Ｒ１、Ｒ２、コンデンサＣ１，Ｃ２で構
成されるＬＦ回路１４が接続されている。ここで、バイ
アス電圧源ｖ８の電圧をＰＤ回路１２の出力電圧範囲の
略中央随に設定しておき、トランジスタＱ１のベースに
ＰＤ回路１２の出力電圧Ｖ１を入力する。このとき、Ｌ
Ｆ回路１４から出力される直流電圧ＶＯは、ＶＯ＝ＸＲ
＋Ｉ Ａ （ｆ旦 し Ｏ≦ Ｘ ≦ １ ）
・・・（１） となる。（１）式において、Ｘ ＝ １７’ ２のとき
はＰＤ回路１２の出力電圧Ｖ１がその範囲の中央値の場
合（７）ＶＯ（Ｖｉ ＝Ｖｅ ） ’Ｆｒ示Ｌ Ｔ ＃
リ、ＸがＯまたは１のときはＰＤ回路１２の出力電圧
Ｖ１がそれぞれその中央値より正または負方向の値どな
った場合のＶＯの変化量の最大値を示している。したが
って、上記ＶＣＯ回路１１の発（辰周波数ｆｏｌＪｔが
ＶＯの値と比例関係にあるとすれば、 ｆｏｕｔ ＝ｋｘＲ１１・・・（２ （ｋはＶＣＯ回路１１で決定される定数）となる。ここ
でフリーラン周波数ｒＯは（２）式てｘ＝１／２のとき
であるから、 ｆｏ＝ｋＲ１１Ａ／２ ・・・（３）と
なる。（３）式かられかるように、可変電流ｔＡ Ｉ
Ａの電流量を調整することによってフリーラン周波数ｆ
Ｏを調整することができる。
しかしながら、上記構成によるフリーラン周波数調整回
路は以下のような問題を有する。すなわち、１２式でＯ
≦Ｘ≦１の範囲てＸが変化した場合、発振周波数ｆＯＬ
Ｉ［はｆｏ±１００％の範囲で変化する。このようにＰ
Ｄ回路１２の出力電圧Ｖｉに対するｖＣＯ回路１１の発
振周波数ｆｏｕｔの変化幅が極めて広い場合には、例え
ば電源スィッチのオン操作時にＶＣＯ回路１１の発振周
波数ｆｏｕｔがＰＬＬの引込み範囲を逸ＩＩＲｇること
かあり、また定常動作時の外乱によってｖＣＯ回路１１
の発振周波数ｆｏｕｔがＰＬＬの保持範囲を逸脱するこ
ともある。これに対し、上記フリーラン周波数調整回路
によりＶＣＯ回路１１の発振周波数の変化幅を小さくし
ようとすれば、必然的にＰＬＬの他の特性を犠１１にし
なければならなくなる。
路は以下のような問題を有する。すなわち、１２式でＯ
≦Ｘ≦１の範囲てＸが変化した場合、発振周波数ｆＯＬ
Ｉ［はｆｏ±１００％の範囲で変化する。このようにＰ
Ｄ回路１２の出力電圧Ｖｉに対するｖＣＯ回路１１の発
振周波数ｆｏｕｔの変化幅が極めて広い場合には、例え
ば電源スィッチのオン操作時にＶＣＯ回路１１の発振周
波数ｆｏｕｔがＰＬＬの引込み範囲を逸ＩＩＲｇること
かあり、また定常動作時の外乱によってｖＣＯ回路１１
の発振周波数ｆｏｕｔがＰＬＬの保持範囲を逸脱するこ
ともある。これに対し、上記フリーラン周波数調整回路
によりＶＣＯ回路１１の発振周波数の変化幅を小さくし
ようとすれば、必然的にＰＬＬの他の特性を犠１１にし
なければならなくなる。
（発明か解決しようとする問題点）
以上ｉ４べたように、従来のＰＬＬ回路のフリーラン周
波数調整回路は、誤差電圧に対する発振周波数変化幅を
広くすると、ＰＬＬ回路に対する外乱等によって位相ロ
ックがはずれるおそれがあり、その変化幅を小さくする
とＰＬＬの他の特性を犠牲にしなければならない。
波数調整回路は、誤差電圧に対する発振周波数変化幅を
広くすると、ＰＬＬ回路に対する外乱等によって位相ロ
ックがはずれるおそれがあり、その変化幅を小さくする
とＰＬＬの他の特性を犠牲にしなければならない。
この発明は上記のような問題を解決するためになされた
もので、ＰＬＬ特性を１７！ ｌ’ｆにすることなく、
安定したＰＬＩＩ）１作を行なうことのできるＰＬＬ回
路のフリーラン周波数調整回路を提供することを目的と
する。
もので、ＰＬＬ特性を１７！ ｌ’ｆにすることなく、
安定したＰＬＩＩ）１作を行なうことのできるＰＬＬ回
路のフリーラン周波数調整回路を提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するためにこの弁明は、可変発振回路の
発振周波数を入力周波数と比較しその誤差信号に応じて
前記可変発振回路を制御することにより発振周波数を入
力周波数に追従させるＰＬＬ回路の帰還ループ内に設け
られ、前記可変発振回路のフリーラン周波数が入力周波
数の平均周波数となるように調整するためのフリーラン
周波数調整回路において、一方の入力端に前記誤差信号
が供給され他方の入力端に基準電圧が供給され両者の差
分を前記可変発振回路の制η口信号として増幅出力する
ものであって、前記誤差信号が基準電圧に等しいとき前
記可変発振回路の可変節回の中心値となるように前記基
準電圧値を設定してなる差動増幅回路と、この差動増幅
回路の動作電流量と同時に該差動増幅回路の出力電流量
を比例して変化させることにより前記可変発振回路のフ
リーラン周波数を調整する調整手段とを具備して構成し
たことを特徴とする。
発振周波数を入力周波数と比較しその誤差信号に応じて
前記可変発振回路を制御することにより発振周波数を入
力周波数に追従させるＰＬＬ回路の帰還ループ内に設け
られ、前記可変発振回路のフリーラン周波数が入力周波
数の平均周波数となるように調整するためのフリーラン
周波数調整回路において、一方の入力端に前記誤差信号
が供給され他方の入力端に基準電圧が供給され両者の差
分を前記可変発振回路の制η口信号として増幅出力する
ものであって、前記誤差信号が基準電圧に等しいとき前
記可変発振回路の可変節回の中心値となるように前記基
準電圧値を設定してなる差動増幅回路と、この差動増幅
回路の動作電流量と同時に該差動増幅回路の出力電流量
を比例して変化させることにより前記可変発振回路のフ
リーラン周波数を調整する調整手段とを具備して構成し
たことを特徴とする。
（作用）
上記構成によるＰＬＬ回路のフリーラン周波数調整回路
は、差動増幅回路の動作電流量の調整と同時に出力電流
量を比例して調整するので、ＰＬＬ特性を損うことなく
可変発振回路の発振周波数の変化範囲幅を小さくするこ
とができ、これによって５！振周波数がＰＬＬの引込み
馳囲あるいは保持範囲を逸ＩＩＲすることを防止するこ
とができる。
は、差動増幅回路の動作電流量の調整と同時に出力電流
量を比例して調整するので、ＰＬＬ特性を損うことなく
可変発振回路の発振周波数の変化範囲幅を小さくするこ
とができ、これによって５！振周波数がＰＬＬの引込み
馳囲あるいは保持範囲を逸ＩＩＲすることを防止するこ
とができる。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。
を説明する。
第１図は第６図に示したフリーラン周波数調整回路１３
にこの発明を適用した場合の構成を示すものである。第
１図において第６図と同一部分には同一符号を付して示
す。すなわち、差動対回路のトランジスタＱｌ 、 Ｃ
２、バイアス電圧ＩＩ！ Ｖ ｅ、しＦ回路１４の抵抗
Ｒ１，Ｒ２、コンデンサＣ１゜Ｃ２は第７図に示した回
路と同じである。ここではトランジスタＱ１ 、Ｃ２の
共通エミッタとアースＧＮＤ間に電流源ＩＡ２を接続し
、トランジスタＱ２のコレクタとアースＧＮＤ間に電流
源ＩＡＩを接続する。電流源ＩＡ１．１４２はともに可
変電流源ＩＡＯとカレントミラー回路を構成する。
にこの発明を適用した場合の構成を示すものである。第
１図において第６図と同一部分には同一符号を付して示
す。すなわち、差動対回路のトランジスタＱｌ 、 Ｃ
２、バイアス電圧ＩＩ！ Ｖ ｅ、しＦ回路１４の抵抗
Ｒ１，Ｒ２、コンデンサＣ１゜Ｃ２は第７図に示した回
路と同じである。ここではトランジスタＱ１ 、Ｃ２の
共通エミッタとアースＧＮＤ間に電流源ＩＡ２を接続し
、トランジスタＱ２のコレクタとアースＧＮＤ間に電流
源ＩＡＩを接続する。電流源ＩＡ１．１４２はともに可
変電流源ＩＡＯとカレントミラー回路を構成する。
第２図に電流源ＩＡＯ，ＩＡＩ、ＩＡ２のカレントミラ
ー構成を示す。すなわち、可変抵抗ＲＯ、ダイオード接
続トランジスタＱ５、抵抗Ｒ３の直列回路は可変電流源
１ａＯを構成する。トランジスタＱ５とベースを共通接
続されるトランジスタＱ６及び抵抗Ｒ４は電流源ＩＡ１
を構成する。トランジスタＱ５とベースを共通接続され
るトランジスタＱ７及び抵抗Ｒ５は電流源ＩＡ２を構成
する。
ー構成を示す。すなわち、可変抵抗ＲＯ、ダイオード接
続トランジスタＱ５、抵抗Ｒ３の直列回路は可変電流源
１ａＯを構成する。トランジスタＱ５とベースを共通接
続されるトランジスタＱ６及び抵抗Ｒ４は電流源ＩＡ１
を構成する。トランジスタＱ５とベースを共通接続され
るトランジスタＱ７及び抵抗Ｒ５は電流源ＩＡ２を構成
する。
上記回路において、ＩＡＯ，Ｉａｌ、ＩＡ２の電流値の
関係を ＩＡ２−ｙ−ＩＡＯ＝ｙ−ＩＡｌ ・・・（４）（但
し、Ｑ＜ｙ＜１＞ とする。 この関係は、第２図において、Ｒ３＝Ｒ４＝
Ｒ５，ＱＥ５＝Ｖ−ＱＥ６−ＱＥ７ （ＱＥは各トラ
ンジスタのエミッタ面積）で得られる。
関係を ＩＡ２−ｙ−ＩＡＯ＝ｙ−ＩＡｌ ・・・（４）（但
し、Ｑ＜ｙ＜１＞ とする。 この関係は、第２図において、Ｒ３＝Ｒ４＝
Ｒ５，ＱＥ５＝Ｖ−ＱＥ６−ＱＥ７ （ＱＥは各トラ
ンジスタのエミッタ面積）で得られる。
このとき、ＬＦ回路１４から得られる制（社）電圧ＶＯ
は ＶＯ＝ （ｘ ＩＡ２ ＋ ＩＡ Ｉ ）
Ｒ・（５１となる。（５）式に（４）式を代入する
と、ｖｏ ＝ （１＋ｘｙ）ＩＡＯ’−（６）となる。
は ＶＯ＝ （ｘ ＩＡ２ ＋ ＩＡ Ｉ ）
Ｒ・（５１となる。（５）式に（４）式を代入する
と、ｖｏ ＝ （１＋ｘｙ）ＩＡＯ’−（６）となる。
したがって、ＶＣＯ回路１１の発振周波数ｆｏｕｔは
ｆｏｕｌ ＝ｋ （１＋ｘｙ）Ｌ ＡＯ−（７）と
なる。ここで、例えばＶ＝０．２とすれば、ｆｏｕｔ
＝ｋ （１＋０．２’／） ＩＡＯ−（８１となり、ｘ
＝Ｑ、５（ｆｏｕτ＝ｆＯのとぎ）に対するＱ＜ｘ＜ｌ
でのｆｏｕｔの変化幅はｆｏｕｔ＝ｆＯ±１０％ となる。
なる。ここで、例えばＶ＝０．２とすれば、ｆｏｕｔ
＝ｋ （１＋０．２’／） ＩＡＯ−（８１となり、ｘ
＝Ｑ、５（ｆｏｕτ＝ｆＯのとぎ）に対するＱ＜ｘ＜ｌ
でのｆｏｕｔの変化幅はｆｏｕｔ＝ｆＯ±１０％ となる。
また、８）式かられかるように、いかなるＩＡＯの値に
対してもｙの値を設定すればフリーラン周波数ｆＯに対
する発振周波数ｆｏｕｔの変化幅の割合は一定である。
対してもｙの値を設定すればフリーラン周波数ｆＯに対
する発振周波数ｆｏｕｔの変化幅の割合は一定である。
これをＰＬＬで考えると、各素子のばらつき（ＬＦ回路
１４の定数ばらつき、ＶＣＯ回路１１の発振周波数のば
らつき等）に起因するＶＣＯ回路１１のフリーラン周波
数ｆＯのばらつきに対して可変電流源ＩＡＯを調整して
規定のｆＯｔ！１に設定すれば、ｖＣＯ回路１１の発振
周波数ｆｏｕｔの変化幅もｙの値によって一義的に定ま
る。
１４の定数ばらつき、ＶＣＯ回路１１の発振周波数のば
らつき等）に起因するＶＣＯ回路１１のフリーラン周波
数ｆＯのばらつきに対して可変電流源ＩＡＯを調整して
規定のｆＯｔ！１に設定すれば、ｖＣＯ回路１１の発振
周波数ｆｏｕｔの変化幅もｙの値によって一義的に定ま
る。
一般的にｙの値はＰＬＬに必要とされる周波数変化幅（
入力周波数ｆｏｕｔの周波数変化幅）とｖＣＯ回路１１
の発振周波数ｆ’ ｏｕｔの変化幅と一致するように設
定すればよい。
入力周波数ｆｏｕｔの周波数変化幅）とｖＣＯ回路１１
の発振周波数ｆ’ ｏｕｔの変化幅と一致するように設
定すればよい。
したがって、上記のように構成したフリーラン周波数調
整回路は、可変電流源の調整だけで■ＣＯ回路の発振周
波数の制−変化幅をフリーラン周波数ｆＯに対して一定
の割合でかつ任意に設定することができる。このため、
目的にあった周波数変化幅のＰＬＬが構成できるので、
電源オン時または外乱が生じたとき等にＰＬＬ特性を損
うことなく、ＰＬＬの保持節回または引込み筒路を逸Ｉ
ＩＲＬないようにすることかできる。
整回路は、可変電流源の調整だけで■ＣＯ回路の発振周
波数の制−変化幅をフリーラン周波数ｆＯに対して一定
の割合でかつ任意に設定することができる。このため、
目的にあった周波数変化幅のＰＬＬが構成できるので、
電源オン時または外乱が生じたとき等にＰＬＬ特性を損
うことなく、ＰＬＬの保持節回または引込み筒路を逸Ｉ
ＩＲＬないようにすることかできる。
第３図はこの発明に係る他の実施例を示すもので、差動
対トランジスタＱ１ 、Ｑ２にトランジスタＱ３ 、Ｑ
４よりなる能動負荷を付ｊＯＬだ場合の構成を示すもの
である。第４図もこの発明に係る他の実施例を示すもの
で、トランジスタ０１０〜０１５によるＰＤ回路にこの
発明に係るフリーラン周波数調整機能を組込んだ場合の
構成を示すものである。いずれもその作用は上記実施例
と同様なので、その説明は省略する。
対トランジスタＱ１ 、Ｑ２にトランジスタＱ３ 、Ｑ
４よりなる能動負荷を付ｊＯＬだ場合の構成を示すもの
である。第４図もこの発明に係る他の実施例を示すもの
で、トランジスタ０１０〜０１５によるＰＤ回路にこの
発明に係るフリーラン周波数調整機能を組込んだ場合の
構成を示すものである。いずれもその作用は上記実施例
と同様なので、その説明は省略する。
［発明の効果］
以上のようにこの発明によれば、ＰＬＬ特性を犠牲にす
ることなく、安定したＰＬＬ初作を行なうことのできる
ＰＬＬ回路のフリーラン周波数調整回路を提供すること
ができる。
ることなく、安定したＰＬＬ初作を行なうことのできる
ＰＬＬ回路のフリーラン周波数調整回路を提供すること
ができる。
第１図はこの発明に係るＰＬＬ回路のフリーラン周波数
調整回路の一実施例を示す回路図、第２図は同実施例の
具体的な構成を示す回路図、第３図及び第４図はそれぞ
れこの発明に係る他の実施例を示す回路図、第５図はこ
の発明が適用されるＰＬＬ回路の構成を示すブロック回
路図、第６図は従来のフリーラン周波数調整回路の構成
を示す回路図である。 １１・・・電圧制御発振回路、１２・・・位相比較回路
、１３・・・フリーラン周波￥ｉＷ整回路、１４・・・
ルー７フイルタ回路、Ｑｌ 、Ｑ２・・・差動対トラン
ジスタ、Ｖｅ・・・バイアス電圧源、ＩＡＯ・・・可変
電流源、ＩＡｌ、ＩＡ２・・・電流源。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｏｕｔ 第５図 １３−１ １．７１４ 第６因
調整回路の一実施例を示す回路図、第２図は同実施例の
具体的な構成を示す回路図、第３図及び第４図はそれぞ
れこの発明に係る他の実施例を示す回路図、第５図はこ
の発明が適用されるＰＬＬ回路の構成を示すブロック回
路図、第６図は従来のフリーラン周波数調整回路の構成
を示す回路図である。 １１・・・電圧制御発振回路、１２・・・位相比較回路
、１３・・・フリーラン周波￥ｉＷ整回路、１４・・・
ルー７フイルタ回路、Ｑｌ 、Ｑ２・・・差動対トラン
ジスタ、Ｖｅ・・・バイアス電圧源、ＩＡＯ・・・可変
電流源、ＩＡｌ、ＩＡ２・・・電流源。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｏｕｔ 第５図 １３−１ １．７１４ 第６因
Claims (1)
- 可変発振回路の発振周波数を入力周波数と比較しその誤
差信号に応じて前記可変発振回路を制御することにより
発振周波数を入力周波数に追従させるＰＬＬ回路の帰還
ループ内に設けられ、前記可変発振回路のフリーラン周
波数が入力周波数の平均周波数となるように調整するた
めのフリーラン周波数調整回路において、一方の入力端
に前記誤差信号が供給され他方の入力端に基準電圧が供
給され両者の差分を前記可変発振回路の制御信号として
増幅出力するものであつて、前記誤差信号が基準電圧に
等しいとき前記可変発振回路の可変範囲の中心値となる
ように前記基準電圧値を設定してなる差動増幅回路と、
この差動増幅回路の動作電流量と同時に該差動増幅回路
の出力電流量を比例して変化させることにより前記可変
発振回路のフリーラン周波数を調整する調整手段とを具
備するＰＬＬ回路のフリーラン周波数調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152710A JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Ｐｌｌ回路のフリ−ラン周波数調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152710A JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Ｐｌｌ回路のフリ−ラン周波数調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316929A true JPS63316929A (ja) | 1988-12-26 |
Family
ID=15546462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152710A Pending JPS63316929A (ja) | 1987-06-19 | 1987-06-19 | Ｐｌｌ回路のフリ−ラン周波数調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
| JP2008141302A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 増幅回路、液晶駆動装置、半導体装置、表示装置 |
-
1987
- 1987-06-19 JP JP62152710A patent/JPS63316929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
| JP2008141302A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 増幅回路、液晶駆動装置、半導体装置、表示装置 |
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