KR100223027B1 - 위상 검출장치 - Google Patents

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Abstract

본 발명은 위상 검출장치에 관한 것으로, 지연 잠금루프(Delayed Locked Loop; DLL)를 사용한 위상검출기에 있어서, 다수의 자연셀로부터 출력되는 지연신호중 앞단의 지연셀, 중간단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연신호를 위상 검출기의 입력으로 하여, 이들 신호를 이용한 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할수 있게 함으로써, 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 위상 검출장치가 개시된다.

Description

위상 검출장치
본 발명은 위상 검출장치에 관한 것으로 특히, 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분하므로써, 고조파 잠금 현상을 방지할 수 있는 위상 검출장치에 관한 것이다.
일반적으로 지연 잠금루프(Delayed Locked Loop : 이하, "DLL"이라 칭함)는 위상 잠금루프(Phase Locked Loop : 이하, "PLL"이라 칭함)에 비해 생성되는 클럭의 위상잡음 특성이 우수하여 고속 데이터 통신 시스템에서 클럭 복원회로 등에 많이 사용되고 있다.
제1도는 DLL을 도시한 개념적 구조도이다.
입력신호Φ(1)가 제1 지연 셀(2)을 통과하면서 입력신호Φ(1)에 대해 τ만큼 지연되고, 다시 제2 지연 셀(2)로 입력되어 τ의 지연시간만큼 지연되면서 제 m-1 지연 셀(4) 및 마지막 제 m 지연 셀(5)까지 전달된다. 제1 지연 셀(2)로부터 출력되는 제1 지연 신호(DlyIn)와 제 m-1 지연 셀(4)로부터 출력되는 제2지연신호(Dlyout)는 위상 검출기(Phase Dector : PD)(7)로 입력되고, 상기 위상 검출기(7)는 상기 두 지연신호(DlyIn 및 DlyOut)의 위상차에 상응하는 전류를 발생시켜서 캐패시터(8)에 인가한다. 이때, 노드(A)에 인가된 지연 제어전압(Delay Control Voltage)은 지연 셀 연결선(9)을 통해 각 지연 셀에 전달되며, 이에 의해 지연 시간이 제어된다.
제2도는 일반적인 3상 천이 위상 검출기를 도시한 회로도로서, 주파수와 위상의 차이를 모두 검출할 수 있는 PLL 등에 많이 사용된다. 제1 및 제2 지연신호(DlyIn 및 DlyOut)가 각각의 RS형 플립 플롭(71 및 72)에 입력되며 상기 엔드 게이트(73)의 출력은 상기 각 플립 플롭(71 및 72)의 리세트 단자(R)로 입력된다. 그러나 제2도와 같은 위상 검출기(7)를 사용할 경우에는 DLL이 고조파에 잠금될 수 있기 때문에 이 문제를 반드시 해결해야 한다.
제3도는 고조파 잠금 현상이 발생하는 경우를 도시한 타이밍도로서, 제2 지연신호(DlyOut)가 제1 지연신호(DlyIn)에 비해 (22)만큼 지연될 경우 제1 지연신호(DlyIn)의 엣지로부터 하강신호(Down)를 지연된 제2 지연신호(DlyOut)의 엣지(24)로부터는 상승신호(Up)를 발생시켜 위상차를 줄이게 된다. 그러나 전체 지연 시간의 합이 클럭 정수배 만큼 차이가 나는 경우는 상황이 달라진다. 즉, 입력 클럭 주기를 T라고 할 때 전체 지연 시간의 합이 △인 경우와 △+T인 경우를 구분할 수 없게 된다. 도면에서 제2 지연신호(DlyOut)가 제1 지연신호(DlyIn)에 비해 정수비 만큼 지연(25)되었다면 제2 지연신호(DlyOut)의 엣지가 앞쪽으로 이동하여야 하므로 상승신호가 발생되어야 함에도 불구하고 계속 하강신호(26)를 발생시키고 있으며 앞선 주기에서의 제1 지연신호(DlyIn)와 제2 지연신호(DlyOut)의 지연차에 대한 상승신호분(27)만큼 짧게 발생 시킬뿐이다. 이와같이 잘못된 방향으로 지연시간이 변하게 되어 결국 고조파에 잠금이 되고 만다. 이와같은 고조파 잠금현상을 방지하기 위한 간단한 방법은 DLL에 사용되는 제1 지연 셀(2), 제2 지연 셀(3), 제 m-1 지연 셀(4), 제 m지연 셀(5)의 시간 조정범위를 고조파 잠금이 발생되지 않는 범위로 제한하는 것이다. 그러나 이 경우 공정 변이, 온도변화 등에 의해 지연 셀들의 지연시간이 예상한 값에서 많이 벗어 나게 되면서 DLL이 동작하지 않을 수 있으므로 문제를 근본적으로 해결할 수 있는 방안은 아니다.
따라서, 본 발명은 DLL을 사용한 위상검출기에 있어서, 다수의 지연셀 중 앞단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연신호 뿐만 아니라 중간단의 지연셀로부터 출력되는 지연신호를 이용하여 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할 수 있게 함으로써, 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 위상 검출장치를 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 위상 검출장치는 외부로부터 신호를 입력받으며 제어전압에 의해 위상차가 조절되는 다수의 지연셀과, 상기 지연셀로부터 출력되는 지연신호중 앞단의 지연셀, 중간단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연신호를 입력으로하여, 제어전압의 크기에 따라 백워드 신호 및 포워드 신호를 출력하기 위한 위상 검출기와, 상기 위상 검출기로부터 출력되는 백워드 신호 및 포워드 신호에 따라 상기 지연셀을 제어하기 위한 제어전압을 출력하는 펌핑 회로를 포함하여 구성되는 것을 특징으로 한다.
제1도는 일반적인 3상 위상 검출기를 이용한 DLL 구성도.
제2도는 일반적인 3상 천이 위상 검출기를 도시한 회로도.
제3도는 고조파 잠금 현상이 발생하는 경우의 타이밍도.
제4도는 본 발명에 따른 위상 검출장치의 상태 천이도.
제5도는 4 상태 천이에 의한 위상 검출기의 전달특성을 도시한 그래프.
제6도는 본 발명에 따른 4상 상태 천이도를 갖는 위상 검출기를 사용할 경우의 고조파 잠금 현상이 발생되지 않음을 도시한 타이밍도.
제7도는 본 발명에 따른 4상 위상 검출기를 이용한 DLL 구성도.
제8도는 본 발명에 적용되는 4상 위상 검출기를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 입력신호 2 및 12 : 제1 지연 셀
3 및 13 : 제2 지연셀 4 : 제 m-1 지연 셀
5 : 제 m지연셀 7 및 17 : 위상 검출기
8 및 18 : 캐패시터 9 및 19 : 연결선
20 : 펌핑회로 71 및 72 : 플립 플롭
73 : 앤드 게이트
본 발명에서는 제1 및 제3 지연신호(DlyIn 및 DlyOut)외에 별도로 제2 지연신호(DlyMid)를 추가함으로써, DLL에 의한 고조파 잠금을 근본적으로 해결 할 수 있는 회로구조를 제시한다. 예를 들어 100개의 지연 셀로 지연회로가 구성되었다면 50번째 지연 셀의 출력을 사용하여 제1 및 제3 지연신호(DlyIn 및 DlyOut)의 위상을 비교하는 것이다. 제2 지연신호(DlyMid)는 단순히 제1 및 제3 지연신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하는 순서를 알려주는 역할을 할 뿐 실제 위상차를 비교하는데는 사용하지 않기 때문에 지연 셀 들이 반드시 짝수개로 구성될 필요는 없다. 즉, 101개의 지연 셀로 지연회로가 구성 되었다면 49번째, 50번째, 혹은 51번째의 지연 셀 출력 중 하나를 제2 지연신호(DlyMid)로 사용하면 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제4도는 본 발명에 따른 위상 검출상치의 상태 천이도로서, 제1 내지 제3 지연신호(DlyIn , DlyOut 및 DlyMid)의 상승 엣지 또는 하강 엣지가 발생하는 순서를 보고 지연 셀의 지연 시간을 감소 혹은 증가 시킬것인지의 유무를 판단하게 된다. 초기 상태가 디어스블(Disable)이었다고 가정하면 디어스블 상태에서는 제2 지연신호(DlyMid)의 상승 엣지가 발생해야 준비(Ready) 상태로 천이된다. 준비 상태(Rdy)에서는 제1 지연신호(DlyIn)의 상승 엣지가 발생할 경우 백워드(Backward) 상태 즉, 지연시간을 증가시켜 클럭 펄스를 앞으로 전진시키고, 제3 지연신호(DlyOut)의 상승 엣지가 발생한 경우는 포워드(Forward) 상태 즉, 지연시간을 감소시켜서 클럭 펄스를 뒤로 후퇴시키는 상태로 가게 된다. 포워드 및 백워드 상태에서는 각각 제1 및 제3 지연신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하면 다시 디어스블 상태로 되돌아 가서 제2 지연신호(DlyMid)의 상승 엣지가 발생하기를 기다린다. 제4도에 도시한 경우 이외에는 상태천이가 발생하지 않는다.
제5도는 4상태 천이에 의한 위상 검출기의 전달특성을 도시한 그래프로서, 제2 및 3상 상태 천이 위상 검출기도 제5도와 동일한 전달특성을 가지고 있지만 제1 및 제3지연 신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하는 순서를 구분할 수 있는 기능이 없기 때문에 고조파 잠금 현상이 발생한다.
제6도는 제4도와 같은 4상 상태 천이도를 갖는 위상 검출기를 사용할 경우 제3도와 같은 경우를 구분해 낼 수 있음을 보여주고 있다. 먼저 제1 및 제3 지연신호(DlyIn 및 DlyOut)가 동일 주기내에 지연(30), (31)이 존재하는 경우 제1 지연신호(DlyIn)의 상승 엣지(33)로부터 백워드 신호(35)를 발생시켜 제1 지연신호(DlyIn)의 지연시간을 증가함으로써 클럭 펄스를 앞으로 전진시킨다. 제3 지연신호(DlyOut)의 상승 엣지(32)로부터는 포워드 신호(34)를 발생시킴으로써 지연시간을 감소시켜서 클럭 펄스를 뒤로 후퇴시킴으로써 위상차를 보정해 나간다. 한편, 입력 클럭의 정수배로 지연이 발생한 경우 즉, 제1 내지 제3 지연신호(DlyIn, DlyMid 및 DlyOut) 사이에 지연시간이 (36), (37)과 같이 발생한 경우를 살펴본다.
제2 지연신호(DlyMid)의 상승 엣지(42), (43)는 각각 준비 상태 천이를 유도하여 준비의 상승 엣지(44), (45)를 발생시킨다. 준비 상태에서는 제1 지연신호(DlyIn)의 상승 엣지(46)에 의해 백워드 신호(48)를 발생시키고, 제3 지연신호(DlyOut)의 상승 엣지(40)으로부터는 포워드 신호(47)을 발생 시킴으로써 고조파 잠금을 피할수 있게 되는 것이다. 즉, 제3도와 제6도를 비교해 보면 일반적인 3상 위상 검출기는 전체 지연 시간 합이 △인 경우와 △+T인 경우에 동일한 위상 검출기의 출력을 발생 시킴에 비해 본 발명에 의한 4상 위상 검출기는 서로 다른 출력을 발생시킴으로 지연시간을 바른 방향으로 제어 되도록 한다.
제7도는 본 발명에서 제시한 4상 위상 검출기를 이용한 DLL 구성도로서, 입력신호Φ(11)는 제1 지연 셀(12)에 인가되어 제1 지연신호(DlyIn)를 발생시키고, 지연선을 따라 지연 셀들의 중간 지점(50)으로부터 제2 지연신호(DlyMid)를 발생시키며 마지막 부분에서 제3 지연신호(DlyOut)를 발생시켜 위상 검출기(52)에 입력한다. 상기 제1 내지 제3 지연신호(DlyIn, DlyMid 및 DlyOut)에 의해 위상 검출기(17)로부터 발생되는 백워드 및 포워드신호(Backward 및 Forward)는 펌핑회로(26)에 입력되어 위상차에 상응하는 전압을 발생시켜서 캐패시터(18)에 인가하며 이때, 노드(K)의 전위는 지연 셀 연결선(19)을 통해 지연 제어전압(Delay Control Voltage)을 각 지연 셀에 전달하여 지연 시간을 제어한다. 상기 지연 제어전압은 지연셀의 위상차를 제어하는 전압이다.
제8도는 본 발명에 적용되는 4상 위상 검출기를 도시한 회로도이다.
도시된 바와 같이, 4상 위상 검출기는 예를 들어, 리셋(reset) 가능한 D형 플립플롭(81 내지 83)과 엔드 게이트(84)를 이용하여 구현할 수 있다. 제1 내지 제3 지연신호(DlyIn, DlyMid 및 DlyOut)는 제1 내지 제3 플릅플(81 내지 83)의 각 리셋 단자(R)로 입력된다.
제어전압이 적절한 지연을 보장하는 전압 이상인 경우에는 제1 플립플롭(81)의 출력 신호(Back)가 유용한 반면, 제어전압이 적절한 지연을 보장하는 전압 이하인 경우에는 제2플립플롭(82)의 출력신호(Fwd)가 유용한 신호가 된다.
백워드 신호(Back) 및 포워드 신호(Fwd)는 펌핑 회로(제7도의 17)의 입력이 되며 펌핑회로(17)는 백워드 신호(Back)에 의해 전류를 흡수하여 캐패시터를 방전시키므로써 지연셀의 제어전압을 생성하고, 포워드 신호(Fwd)에 의해 전류를 흘려 캐패시터를 충전시킨다.
상술한 바와같이 본 발명에 의하면 DLL을 사용한 위상검출기에 있어서, 중간단의 지연셀로부터 출력되는 지연신호를 추가로 이용함에 따라, 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할 수 있도록 하므로써, 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 효과가 있다.

Claims (2)

  1. 외부로부터 신호를 입력받으며 제어전압에 의해 위상차가 조절되는 다수의 지연셀과, 상기 지연셀로부터 출력되는 지연신호중 앞단의 지연셀, 중간단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연신호를 입력으로 하여, 제어전압의 크기에 따라 백워드 신호 및 포워드 신호를 출력하기 위한 위상 검출기와, 상기 위상 검출기로부터 출력되는 백워드 신호 및 포워드 신호에 따라 상기 지연셀을 제어하기 위한 제어전압을 출력하는 펌핑 회로를 포함하여 구성되는 것을 특징으로 하는 위상 검출장치.
  2. 제1항에 있어서, 상기 위상 검출기는 다수의 지연셀 중 앞단의 지연셀, 중간단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연 신호를 각각 입력으로 하는 제1 내지 제3 플립플롭과, 상기 제1 내지 제3 플립플롭의 출력신호를 입력으로 하는 앤드 게이트를 포함하여 구성되는 것을 특징으로 하는 위상 검출장치.
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