KR19980047259A - 위상 검출장치 - Google Patents
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Abstract
본 발명은 위상 검출장치에 관한 것으로, 본 발명은 DLL을 사용한 위상 검출기에 있어서, 중간단의 지연신호를 추가하여 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할 수 있게 함으로써 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 효과가 있다.
Description
본 발명은 위상 검출장치에 관한 것으로 특히, 4개의 상태를 갖는 천이 위상 검출기를 구성함으로써 고조파 잠금 발생여지를 없앨 수 있는 위상 검출장치에 관한 것이다.
일반적으로 지연 잠금루프(Delayed Locked Loop : 이하, DLL이라 칭함)는 위상 잠금루프(Phase Locked Loop : 이하, :PLL이라 칭함)에 비해 생성되는 클럭의 위상잡음 특성이 우수하여 고속 데이터 통신 시스템에서 클럭 복원회로 등에 많이 사용되고 있다.
도 1은 DLL을 도시한 개념적 구조도로서, 입력신호Φ(1)가 제 1 지연 셀(2)을 통과하면서 입력신호Φ(1)에 대해 τ만큼의 지연된 신호를 출력하고 다시 제 2 지연 셀(2)을 입력되어 τ의 지연시간을 발생 시키면서 제 m-1 지연 셀(4) 및 마지막 제 m 지연 셀(5)까지 전달 된다. 제 1 지연 셀(2)과 제 2 지연 셀(3) 사이로부터 제 1 지연 신호(DlyIn)를 생성하고, 제 m-1 지연 셀(4)과 제 m 지연 셀(5)로부터 제 2 지연 신호(DlyOut)를 발생시킨다. 상기 두 지연신호(DlyIn 및 DlyOut)는 위상 검출기(Phase Dector: PD)(7)에 입력되고 상기 위상 검출기(7)는 상기 두 지연신호(DlyIn 및 DlyOut)의 위상차에 상응하는 전압을 발생시켜서 캐패시터(8)에 인가하며 이때, 노드(A)의 전위는 지연 셀 연결선(9)을 통해 지연 제어전압(Delay Control Voltage)을 각 지연 셀에 전달하여 지연 시간을 제어한다.
도 2는 일반적으로 사용되는 3개의 상태를 갖는 3상 천이 위상 검출기를 도시한 회로도로서, 주파수와 위상의 차이를 모두 검출할 수 있는 PLL 등에 많이 사용된다. 제 1 및 제 2 지연신호(DlyIn 및 DlyOut)가 각각의 RS형 플립 플롭(71 및 72)에 입력되고 상기 플립 플롭(71 및 72)의 출력은 앤드 게이트(73)에 입력되며 상기 앤드 게이트(73)의 출력은 상기 각 플립 플롭(71 및 72)의 리세트 단자(R)로 입력된다. 그러나 도 2와 같은 위상 검출기(7)를 사용할 경우에는 DLL이 고조파에 잠금될 수 있기 때문에 이 문제를 반드시 해결해야 한다.
도 3은 상기와 같은 고조파 잠금 현상이 발생하는 경우를 도시한 타이밍도로서, 제 2 지연 신호(DlyOut)가 제 1 지연 신호(DlyIn)에 비해 (22) 만큼 지연될 경우 제 1 지연 신호(DlyIn)의 엣지로부터 하강신호(Down)를 지연된 제 2 지연 신호(DlyOut)의 엣지(24)로부터는 상승신호(Up)를 발생 시켜 위상차를 줄이게 된다. 그러나 전체 지연 시간의 합이 클럭 정수배 만큼 차이가 나는 경우는 상황이 달라진다. 즉, 입력 클럭 주기를 T라고 할때 전체 지연 시간의 합이 △인 경우와 △+T인 경우를 구분 할수 없게 된다. 도면에서 제 2 지연 신호(DlyOut)가 제 1 지연 신호(DlyIn)에 비해 정수비 만큼 지연(25) 되었다면 제 2 지연 신호(DlyOut)의 엣지가 앞쪽으로 이동하여야 하므로 상승신호가 발생되어야 함에도 불구하고 계속 하강신호(26)를 발생시키고 있으며 앞선 주기에서의 제 1 지연 신호(DlyIn)와 제 2 지연 신호(DlyOut)의 지연 차에 대한 상승신호분(27) 만큼 짧게 발생 시킬뿐이다. 이와 같이 잘못된 방향으로 지연시간이 변하게 되어 결국 고조파에 잠금이 되고 만다. 이와 같은 고조파 잠금현상을 방지하기 위한 간단한 방법은 DLL에 사용되는 제 1 지연 셀(2), 제 2 지연 셀(3), 제 m-1 지연 셀(4), 제 m 지연 셀(5)의 시간 조정범위를 고조파 잠금이 발생되지 않는 범위로 제한 하는 것이다. 그러나 이경우 공정변이, 온도변화 등에 의해 지연 셀들의 지연시간이 예상한 값에서 많이 벗어나게 되면서 DLL이 동작하지 않을 수 있으므로 문제를 근본적으로 해결할 수 있는 방안은 아니다.
따라서 본 발명은 DLL을 사용한 위상 검출기에 있어서, 중간단의 지연신호를 추가하여 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정배수가 되는 경우를 구분할 수 있게 함으로써 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 위상 검출장치를 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명에 따른 위상 검출장치는 입력신호Φ를 입력으로 하며 지연 제어전압에 의해 위상차가 조절되는 다수의 지연셀과, 상기 다수의 지연셀로부터 출력된 신호를 입력으로 하며 백워드 및 포워드 신호를 출력하는 위상 검출기와, 상기 백워드 및 포워드 신호를 입력으로 하며 위상차에 상응하는 지연 제어전압을 발생시키는 펌핑회로로 이루어지며, 상기 위상 검출기는 입력신호Φ를 입력으로 하는 다수의 지연 셀로부터 출력되는 출력신호 중 제 1 및 제 2 지연 셀 사이에 출력되는 제 1 지연 신호와 제 m-1 지연 셀 및 제 m 지연 셀 사이에 출력되는 제 2 지연 신호와 제 1 지연 셀 및 제 m 지연 셀의 중간에 위치하는 2개의 지연 셀 사이에 출력되는 제 2 지연신호를 입력으로 한다.
도 1은 일반적인 3상 위상 검출기를 이용한 DLL 구성도.
도 2는 일반적으로 사용되는 3개의 상태를 갖는 3상 천이 위상 검출기를 도시한 회로도.
도 3은 고조파 잠금 현상이 발생하는 경우를 도시한 타이밍도.
도 4는 본 발명에 따른 위상 검출장치의 상태 천이도.
도 5는 4 상태 천이에 의한 위상 검출기의 전달특성을 도시한 그래프도.
도 6은 본 발명에 따른 4상 상태 천이도를 갖는 위상 검출기를 사용할 경우의 고조파 잠금 현상이 발생되지 않음을 도시한 타이밍도.
도 7은 본 발명에 따른 4상 위상 검출기를 이용한 DLL 구성도.
*도면의 주요부분에 대한 부호의 설명*
1 및 11 : 입력신호2 및 12 : 제 1 지연 셀
3 및 13 : 제 2 지연 셀4 : 제 m-1 지연 셀
5 : 제 m 지연 셀7 및 17 : 위상 검출장치
8 및 18 : 캐패시터9 및 19 : 연결선
20 : 펌핑회로71 및 72 : 플립 플롭
73 : 앤드 게이트
본 발명에서는 제 1 및 제 3 지연신호(DlyIn 및 DlyOut) 외에 별도로 제 2 지연 신호(DlyMid)를 추가함으로써 DLL에 의한 고조파 잠금을 근본적으로 해결할 수 있는 회로구조를 제시한다. 예를 들어 100개의 지연 셀로 지연회로가 구성 되었다면 50번째 지연 셀의 출력을 사용하여 제 1 및 제 3 지연신호(DlyIn 및 DlyOut)의 위상을 비교하는 것이다. 제 2 지연 신호(DlyMid)는 단순히 제 1 및 제 3 지연신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하는 순서를 알려주는 역할을 할 뿐 실제 위상차를 비교하는데는 사용 하지 않기 때문에 지연 셀들이 반드시 짝수개로 구성될 필요는 없다. 즉, 101개의 지연 셀로 지연회로가 구성 되었다면 49번째, 50번째, 혹은 51번째의 지연 셀 중 하나를 제 2 지연 신호(DlyMid)로 사용하면 된다.
이하, 본 발명에 따른 위상 검출장치를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 위상 검출장치의 상태 천이도로서, 제 1 내지 제 3 지연신호(DlyIn, DlyOut 및 DlyMid)의 상승 엣지 또는 하강 엣지가 발생하는 순서를 보고 지연 셀의 지연 시간을 감소 혹은 증가 시킬것인지의 유무를 판단하게 된다. 초기 상태가 디스어블(Disable) 이었다고 가정하면 디스어블 상태에서는 제 2 지연 신호(DlyMid)의 상승 엣지가 발생해야 준비(Ready) 상태로 천이된다. 준비 상태에서는 제 1 지연 신호(DlyIn)의 상승 엣지가 발생할 경우 백워드(Backward) 상태 즉, 지연시간을 증가시켜 클럭 펄스를 앞으로 전진시키고, 제 3 지연 신호(DlyOut)의 상승 엣지가 발생한 경우는 포워드(Forward) 상태 즉, 지연시간을 감소시켜서 클럭 펄스를 뒤로 후퇴 시키는 상태로 가게 된다. 포워드 및 백워드 상태에서는 각각 제 1 및 제 3 지연신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하면 다시 디스어블 상태로 되돌아 가서 제 2 지연 신호(DlyMid)의 상승 엣지가 발생하기를 기다린다. 도 4에 도시한 경우 이외에는 상태 천이가 발생하지 않는다.
도 5는 4 상태 천이에 의한 위상 검출기의 전달 특성을 도시한 그래프도로서, 도 2의 3상 상태 천이 위상 검출기도 도 5와 동일한 전달 특성을 가지고 있지만 제 1 및 제 3 지연신호(DlyIn 및 DlyOut)의 상승 엣지가 발생하는 순서를 구분할 수 있는 기능이 없기 때문에 고조파 잠금 현상이 발생한다.
도 6은 도 4와 같은 4상 상태 천이도롤 갖는 위상 검출기를 사용할 경우 도 3과 같은 경우를 구분해낼 수 있음을 보여 주고 있다. 먼저 제 1 및 제 3 지연신호(DlyIn 및 DlyOut)가 동일 주기내에 지연(30), (31)이 존재하는 경우 제 1 지연 신호(DlyIn)의 상승 엣지(33)로부터 백워드 신호(35)를 발생시켜 제 1 지연 신호(DlyIn)의 지연시간을 증가함으로써 클럭 펄스를 앞으로 전진시킨다. 제 3 지연 신호(DlyOut)의 상승 엣지(32)로부터는 포워드 신호(34)를 발생시킴으로써 지연시간을 감소시켜서 클럭 펄스를 뒤로 후퇴 시킴으로써 위상차를 보정해 나간다. 한편, 입력 클럭의 정수배로 지연이 발생한 경우 즉, 제 1 내지 제 3 지연신호(DlyIn, DlyMid 및 DlyOut) 사이에 지연시간이 (36), (37)과 같이 발생한 경우를 살펴본다. 제 2 지연 신호(DlyMid)의 상승 엣지(42), (43)는 각각 준비 상태 천이를 유도하여 준비의 상승 엣지(44), (45)를 발생시킨다. 준비 상태에서는 제 1 지연 신호(DlyIn)의 상승 엣지(46)에 의해 백워드 신호(48)를 발생시키고, 제 3 지연 신호(DlyOut)의 상승 엣지(40)으로부터는 포워드 신호(47)을 발생시킴으로써 고조파 잠금을 피할 수 있게 되는 것이다. 즉, 도 3과 도 6를 비교해 보면 일반적인 3상 위상 검출기를 전체 지연 시간 합이 △인 경우와 △+T인 경우에 동일한 위상 검출기의 출력을 발생 시킴에 비해 본 발명에 의한 4상 위상 검출기는 서로 다른 출력을 발생 시킴으로 지연시간을 바른 방향으로 제어 되도록 한다.
도 7은 본 발명에서 제시한 4상 위상 검출기를 이용한 DLL 구성도로서, 입력신호Φ(11)는 제 1 지연 셀(12)에 인가되어 제 1 지연 신호(DlyIn)를 발생시키고, 지연선을 따라 지연 셀들의 중간 지점(50)으로부터 제 2 지연 신호(DlyMid)를 발생시키면 마지막 부분에서 제 3 지연 신호(DlyOut)를 발생시켜 위상 검출기(52)에 입력한다. 상기 제 1 내지 제 3 지연신호(DlyIn, DlyMid 및 DlyOut)에 의해 위상 검출기(17)로부터 발생되는 백워드 및 포워드 신호(Backward 및 Forward)는 펌핑회로(20)에 입력되어 위상차에 상응하는 전압을 발생시켜서 캐패시터(18)에 인가하며 이때, 노드(K)의 전위는 지연 셀 연결선(19)을 통해 지연 제어전압(Delay Control Voltage)을 각 지연 셀에 전달하여 지연시간을 제어한다. 상기 지연 제어전압은 위상차를 제어하는 전압이다.
상술한 바와 같이 본 발명에 의하면 DLL을 사용한 위상 검출기에 있어서, 중간단의 지연신호를 추가하여 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할 수 있게 함으로써 고조파에 의해 고조파 잠금 현상을 방지할 수 있는 효과가 있다.
Claims (2)
- 입력신호Φ를 입력으로 하며 지연 제어전압에 의해 위상차가 조절되는 다수의 지연 셀과,상기 다수의 지연 셀로부터 출력된 신호를 입력으로 하며 백워드 및 포워드 신호를 출력하는 위상 검출기와,상기 백워드 및 포워드 신호를 입력으로 하며 위상차에 상응하는 지연 제어전압을 발생시키는 펌핑회로로 이루어지는 것을 특징으로 하는 위상 검출장치.
- 제1항에 있어서,상기 위상 검출기는 입력신호Φ를 입력으로 하는 다수의 지연 셀로부터 출력되는 출력신호 중 제 1 및 제 2 지연 셀 사이에 출력되는 제 1 지연 신호와 제 m-1 지연 셀 및 제 m 지연 셀 사이에 출력되는 제 3 지연 신호와 제 1 지연 셀 및 제 m 지연 셀의 중간에 위치하는 2개의 지연 셀 사이에 출력되는 제 2 지연 신호를 입력으로 하는 것을 특징으로 하는 위상 검출장치.
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| KR1019960065735A KR100223027B1 (ko) | 1996-12-14 | 1996-12-14 | 위상 검출장치 |
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| KR1019960065735A KR100223027B1 (ko) | 1996-12-14 | 1996-12-14 | 위상 검출장치 |
Publications (2)
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| KR19980047259A true KR19980047259A (ko) | 1998-09-15 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223027B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486266B1 (ko) * | 2001-09-28 | 2005-05-03 | 삼성전자주식회사 | 멀티 위상을 갖는 지연 동기 루프 |
-
1996
- 1996-12-14 KR KR1019960065735A patent/KR100223027B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486266B1 (ko) * | 2001-09-28 | 2005-05-03 | 삼성전자주식회사 | 멀티 위상을 갖는 지연 동기 루프 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223027B1 (ko) | 1999-10-01 |
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