JPS62222715A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS62222715A JPS62222715A JP6651586A JP6651586A JPS62222715A JP S62222715 A JPS62222715 A JP S62222715A JP 6651586 A JP6651586 A JP 6651586A JP 6651586 A JP6651586 A JP 6651586A JP S62222715 A JPS62222715 A JP S62222715A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- signal terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 abstract description 5
- 229920006395 saturated elastomer Polymers 0.000 abstract description 4
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体によるスイッチ回路に関する。
（従来の技術）
従来、この種のスイッチ回路は、第４図に示すように、
トランジスタＴｒ４ 、制御端子１．第１゜第２の信号
端子２．３とで構成されており、制御端子１からの電流
をトランジスタＴｒ４のベースへ流すことによりトラン
ジスタＴｒ４をオンさせていた。この場合、制御端子１
からの電流はトランジスタＴｒ４を流れて第２の信号端
子３へ伝達されるので該スイッチ回路の第１の信号端子
２に入力した電流と第２の信号端子３から出力された電
流の間には制御端子１からの電流値分の差が生じていた
。
トランジスタＴｒ４ 、制御端子１．第１゜第２の信号
端子２．３とで構成されており、制御端子１からの電流
をトランジスタＴｒ４のベースへ流すことによりトラン
ジスタＴｒ４をオンさせていた。この場合、制御端子１
からの電流はトランジスタＴｒ４を流れて第２の信号端
子３へ伝達されるので該スイッチ回路の第１の信号端子
２に入力した電流と第２の信号端子３から出力された電
流の間には制御端子１からの電流値分の差が生じていた
。
（発明が解決しようとする問題点）
上述した従来のスイッチ回路は、制御端子１からの電流
が出力電流として加算される構成になっているので、第
１．第２の信号端子２．３を流れる電流には制御端子１
からの電流値分の誤差が生じるという欠点がある。
が出力電流として加算される構成になっているので、第
１．第２の信号端子２．３を流れる電流には制御端子１
からの電流値分の誤差が生じるという欠点がある。
本発明のスイッチ回路は、制御端子と、第１゜第２の信
号端子と、ベースが制御端子に接続されている第１のト
ランジスタと、第１のトランジスタに対しコンプリメン
タリな特性をもち、ベース、エミッタ、コレクタがそれ
ぞれ第１のトランジスタのコレクタ、第１の信号端子、
第２の信号端子とに接続されている第２のトランジスタ
と、第１のトランジスタに対しコンプリメンタリな特性
をもち、エミッタ、ベース、コレクタがそれぞれ第１の
トランジスタのエミッタ、第２の信号端子、電源とに接
続されている第３のトランジスタとを存する。
号端子と、ベースが制御端子に接続されている第１のト
ランジスタと、第１のトランジスタに対しコンプリメン
タリな特性をもち、ベース、エミッタ、コレクタがそれ
ぞれ第１のトランジスタのコレクタ、第１の信号端子、
第２の信号端子とに接続されている第２のトランジスタ
と、第１のトランジスタに対しコンプリメンタリな特性
をもち、エミッタ、ベース、コレクタがそれぞれ第１の
トランジスタのエミッタ、第２の信号端子、電源とに接
続されている第３のトランジスタとを存する。
従って、第１の信号端子から流入した電流の一部は第２
のトランジスタのベースに流出するが、第３のトランジ
スタのエミッタからベースを経由して第２の信号端子に
電流が流入するので、第１の信号端子に流れる電流値と
第２の信号端子に流れる電流値の差は従来より非常に小
さくなる。
のトランジスタのベースに流出するが、第３のトランジ
スタのエミッタからベースを経由して第２の信号端子に
電流が流入するので、第１の信号端子に流れる電流値と
第２の信号端子に流れる電流値の差は従来より非常に小
さくなる。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のスイッチ回路の第１の実施例を示す回
路図である。
路図である。
第１の実施例は、制御端子１．第１．第２の信号端子２
．３と、制御端子１にベースか接続されたＮＰＮタイプ
のトランジスタ゛「ｒＩ と、トランジスタＴｒｌのコ
レクタにベースが接続され、エミッタが第１の信号端子
２に接続され、コレクタが第２の信号端子３に接続され
たＰＮＰタイプのトランジスタＴｒ７ と１．エミッタ
かトランジスタＴｒＩのエミッタに接続さ九、ベースが
第２の信号端子３に接続され、コレクタが電源４に接続
されたＰＮＰタイプのトランジスタＴｒ３とで構成され
ている。
．３と、制御端子１にベースか接続されたＮＰＮタイプ
のトランジスタ゛「ｒＩ と、トランジスタＴｒｌのコ
レクタにベースが接続され、エミッタが第１の信号端子
２に接続され、コレクタが第２の信号端子３に接続され
たＰＮＰタイプのトランジスタＴｒ７ と１．エミッタ
かトランジスタＴｒＩのエミッタに接続さ九、ベースが
第２の信号端子３に接続され、コレクタが電源４に接続
されたＰＮＰタイプのトランジスタＴｒ３とで構成され
ている。
制御端子１から流入した電流はトランジスタＴｒｌのベ
ースへ流れＴｒｌを飽和させトランジスタＴｒｌのエミ
ッタからトランジスタＴｒ３のエミッタへ流れトランジ
スタＴｒ３のコレクタから電源端子４へ流れる。この場
合、トランジスタＴｒＩのコレクタに流れる電流により
トランジスタＴｒ２がオンし、トランジスタＴｒ２のコ
レクタを流れる電流をトランジスタＴｒ２の電流増幅率
で割った電流がトランジスタＴｒｌのコレクタへ流れる
。従って、該スイッチ回路がオンした場合、トランジス
タＴｒＩは飽和するので、第１．第２の信号端子２．３
間の電圧差はトランジスタＴｒ２ 、 Ｔｒ３のベース
、エミッタ間電圧を加算した値になる。スイッチ回路を
オンした場合にトランジスタＴｒ２が飽和しないことに
より第１の信号端子２から入力した電流はトランジスタ
Ｔｒ２のコレクタへ精度良く伝達される。制御端子１か
ら流入した電流は電ａ端子４へ流入するため、トランジ
スタＴｒ２のエミッタ電流は第２の信号端子３を流れる
電流と等しくなる。
ースへ流れＴｒｌを飽和させトランジスタＴｒｌのエミ
ッタからトランジスタＴｒ３のエミッタへ流れトランジ
スタＴｒ３のコレクタから電源端子４へ流れる。この場
合、トランジスタＴｒＩのコレクタに流れる電流により
トランジスタＴｒ２がオンし、トランジスタＴｒ２のコ
レクタを流れる電流をトランジスタＴｒ２の電流増幅率
で割った電流がトランジスタＴｒｌのコレクタへ流れる
。従って、該スイッチ回路がオンした場合、トランジス
タＴｒＩは飽和するので、第１．第２の信号端子２．３
間の電圧差はトランジスタＴｒ２ 、 Ｔｒ３のベース
、エミッタ間電圧を加算した値になる。スイッチ回路を
オンした場合にトランジスタＴｒ２が飽和しないことに
より第１の信号端子２から入力した電流はトランジスタ
Ｔｒ２のコレクタへ精度良く伝達される。制御端子１か
ら流入した電流は電ａ端子４へ流入するため、トランジ
スタＴｒ２のエミッタ電流は第２の信号端子３を流れる
電流と等しくなる。
従って、第１．第２の信号端子２．３を流れる電流値の
差は小ざくなる。
差は小ざくなる。
第３図は本発明の第２の実施例を示す回路図である。こ
れは、スイッチ回路オン時の第１．第２の信号端子２，
３間の電圧差を変える場合の例で、トランジスタＴｒ１
、７ｒ３のエミッタ間にダイオードＤ、〜Ｄｏを接続
することにより、スイッチオン時の第１．第２の信号端
子２，３間の電圧差が（ｎ＋２）ｖ＋−（ｖＰ： トラ
ンジスタのベース、エミッタ間電圧とダイオードのアノ
ード、カソード間電圧）に設定される。
れは、スイッチ回路オン時の第１．第２の信号端子２，
３間の電圧差を変える場合の例で、トランジスタＴｒ１
、７ｒ３のエミッタ間にダイオードＤ、〜Ｄｏを接続
することにより、スイッチオン時の第１．第２の信号端
子２，３間の電圧差が（ｎ＋２）ｖ＋−（ｖＰ： トラ
ンジスタのベース、エミッタ間電圧とダイオードのアノ
ード、カソード間電圧）に設定される。
第３図は本発明の第３の実施例を示す回路図である。こ
れは、スイッチ回路オフ時の第１．第２の信号端子２．
３間のダイオード ＤＩｌ 、ＤＩ２ 、・・・Ｄｌｆ
ｆｌの段数ｍ（ｍ＞ｎ＋２）をスイッチ回路をオンする
ことによりダイオードＤＩ＋ 、０１２ 、・・・Ｄ−
の段数ｍ（ｍ＞ｎ＋２）をダイオードＤ、 、Ｄ２゜・
・・、Ｄｏの段数ｎ＋２に変換する回路である。
れは、スイッチ回路オフ時の第１．第２の信号端子２．
３間のダイオード ＤＩｌ 、ＤＩ２ 、・・・Ｄｌｆ
ｆｌの段数ｍ（ｍ＞ｎ＋２）をスイッチ回路をオンする
ことによりダイオードＤＩ＋ 、０１２ 、・・・Ｄ−
の段数ｍ（ｍ＞ｎ＋２）をダイオードＤ、 、Ｄ２゜・
・・、Ｄｏの段数ｎ＋２に変換する回路である。
〔発明の効果〕
以ト説明したように本発明は、制御＠ｆと、第１、第２
の信号端子と、ベースが制御端子に接続されている第１
のトランジスタと、第１のトランジスタに対しコンプリ
メンタリな特性をもち、ベース、エミッタ、コレクタか
それぞわ第１のトランジスタのコレクタ、第１の信号端
ｒ、第２の信号端子とに接続されている第２のトランジ
スタと第１のトランジスタに対しコンプリメンタリな特
性をもち、エミッタ、ベース、コレクタかそれぞれ第１
のトランジスタのエミッタ、第２の信号端子、電源とに
接続されている第３のトランジスタとで構成することに
より、第１．第２の信号端子を流れる電流値の差を非常
に小さくしたスイッチ回路を提供できる効果かある。
の信号端子と、ベースが制御端子に接続されている第１
のトランジスタと、第１のトランジスタに対しコンプリ
メンタリな特性をもち、ベース、エミッタ、コレクタか
それぞわ第１のトランジスタのコレクタ、第１の信号端
ｒ、第２の信号端子とに接続されている第２のトランジ
スタと第１のトランジスタに対しコンプリメンタリな特
性をもち、エミッタ、ベース、コレクタかそれぞれ第１
のトランジスタのエミッタ、第２の信号端子、電源とに
接続されている第３のトランジスタとで構成することに
より、第１．第２の信号端子を流れる電流値の差を非常
に小さくしたスイッチ回路を提供できる効果かある。
第１図は本発明のスイッチ回路の第１の実施例を示す回
路図、第２図と第３図は本発明の第２゜第３の実施例を
示す回路図、第４図は従来例の回路図である。 １・・・制御端子、 ２・・・第１の信号端子３・
・・第２の信号端子、４・・・電源、Ｔｒｌ 、 Ｔｒ
２ 、 Ｔｒ３ 、 Ｔｒ４ ・・・トランジスタ、Ｄ
、 、Ｄ、 、〜、Ｄｏ・・・ダイオード、ＤＩｌ
、ＤＩ２、〜Ｄ、□・・・ダイオード。 第１図 第２図
路図、第２図と第３図は本発明の第２゜第３の実施例を
示す回路図、第４図は従来例の回路図である。 １・・・制御端子、 ２・・・第１の信号端子３・
・・第２の信号端子、４・・・電源、Ｔｒｌ 、 Ｔｒ
２ 、 Ｔｒ３ 、 Ｔｒ４ ・・・トランジスタ、Ｄ
、 、Ｄ、 、〜、Ｄｏ・・・ダイオード、ＤＩｌ
、ＤＩ２、〜Ｄ、□・・・ダイオード。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 制御端子と、 第１、第２の信号端子と、 ベースが制御端子に接続されている第１のトランジスタ
と、 第１のトランジスタに対しコンプリメンタリな特性をも
ち、ベース、エミッタ、コレクタがそれぞれ第１のトラ
ンジスタのコレクタ、第１の信号端子、第２の信号端子
とに接続されている第２のトランジスタと、 第１のトランジスタに対しコンプリメンタリな特性をも
ち、エミッタ、ベース、コレクタがそれぞれ第１のトラ
ンジスタのエミッタ、第２の信号端子、電源とに接続さ
れている第３のトランジスタとを有するスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222715A true JPS62222715A (ja) | 1987-09-30 |
| JPH0545093B2 JPH0545093B2 (ja) | 1993-07-08 |
Family
ID=13318066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6651586A Granted JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598111A (en) * | 1993-08-03 | 1997-01-28 | Nec Corporation | Delay circuit for digital signal processing |
-
1986
- 1986-03-24 JP JP6651586A patent/JPS62222715A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598111A (en) * | 1993-08-03 | 1997-01-28 | Nec Corporation | Delay circuit for digital signal processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0545093B2 (ja) | 1993-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62222715A (ja) | スイツチ回路 | |
| JPH077337A (ja) | 両極性電圧／電流変換回路 | |
| JP2897515B2 (ja) | 電圧電流変換回路 | |
| JP3103104B2 (ja) | バッファ回路 | |
| JPH038004A (ja) | 基準電圧回路 | |
| JP2647725B2 (ja) | 電圧比較器 | |
| JPH0636484B2 (ja) | 電流電圧変換回路 | |
| JPH0535613Y2 (ja) | ||
| JP2592990B2 (ja) | 電圧制御回路 | |
| JP2560195Y2 (ja) | 定電流回路 | |
| JPH079615B2 (ja) | 絶対値電圧電流変換回路 | |
| JPS62117403A (ja) | カレントミラ−回路 | |
| SU1684909A1 (ru) | Двухтактный усилитель мощности | |
| JPH0680997B2 (ja) | 掛算回路 | |
| JPH0559607B2 (ja) | ||
| JP2596151B2 (ja) | 電圧比較器 | |
| JPH0342535A (ja) | 温度センサ回路 | |
| JPS6117412B2 (ja) | ||
| JPH04215315A (ja) | レベルシフト回路 | |
| JPS6133006A (ja) | Ａｇｃ回路 | |
| JPH04130906A (ja) | 定電流回路 | |
| JPH05303439A (ja) | カレントミラー回路 | |
| JPS6052608B2 (ja) | トランジスタ回路 | |
| JPS6282805A (ja) | 入力回路 | |
| JPH09260971A (ja) | 差動増幅器 |