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- Priorität:
09. Juli 1997, Korea, Nr. 31839/1997 (P)
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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung
einer nichtflüchtigen Speichereinrichtung,
insbesondere zur Herstellung einer arrayförmigen nichtflüchtigen
Speichereinrichtung mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen,
sowie auf eine nach diesem Verfahren hergestellte arrayförmige nichtflüchtige Speichereinrichtung.
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Es
gibt zwei Faktoren, die die effektive Größe einer Speicherzelle bestimmen,
also auch die Packungsdichte einer nichtflüchtigen Speichereinrichtung
definieren, die z. B. ein elektrisch löschbarer programmierbarer Nurlese-Speicher
(EEPROM) oder ein Flash EEPROM sein kann. Einer dieser beiden Faktoren
ist die Zellengröße, während der
andere der beiden Faktoren die Konstruktion des Zellenarrays ist.
Im Hinblick auf eine Speicherzelle ergibt sich die minimale Zellenkonstruktion
bei Verwendung einer einfachen Stapelgatestruktur.
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Da
die Einsatzmöglichkeiten
nichtflüchtiger Speichereinrichtungen,
wie etwa EEPROMs und Flash EEPROMs, ständig erweitert werden, wird
auf ihre Entwicklung mehr und mehr Augenmerk gerichtet. Derzeit
liegen die Kosten pro Bit noch relativ hoch, so daß der wirtschaftliche
Einsatz nichtflüchtiger
Halbleiterspeicher, wie EEPROMs und Flash EEPROMs, als Massenspeichermedium
noch nicht gerechtfertigt erscheint. Andererseits werden Chips mit niedrigem
Leistungsverbrauch vorzugsweise in transportablen Produkten verwendet.
Große
Anstrengungen werden derzeit unternommen, um die Kosten pro Bit
zu senken.
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Die
Packungsdichte konventioneller nichtflüchtiger Speichereinrichtungen
hängt von
der Anzahl der Speicherzellen ab. Andererseits kann z. B. im Falle
von Multibitzellen, bei denen in einer Speicherzelle Daten von 1
Bit oder von mehr als 1 Bit gespeichert werden können, die Packungsdichte gespeicherter
Daten in einem identischen Bereich eines Chips erhöht werden,
ohne daß die
Größe einer Speicherzelle
verringert werden muß.
Um eine der zuvor erwähnten
Multibitzellen zu erhalten, müssen mehr
als zwei Schwellenspannungspegel für jede Speicherzelle programmiert
werden. Um z. B. Daten von 2 Bit in einer Zelle zu speichern, muß jede Zelle durch
vier Schwellenspannungspegel (22 = 4) programmierbar sein. Dabei
sind die logischen Zustände der
vier Schwellenspannungspegel 00, 01, 10 und 11. Bei einer derartigen
Multipegelprogrammierung besteht eines der signifikantesten Probleme
jedoch darin, daß jeder
Schwellenspannungspegel eine statistische Verteilung aufweist, deren
Wert bei etwa 0,5 V liegt.
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Wird
daher die Verteilung durch exakte Einstellung jedes Schwellenspannungspegels
reduziert, so lassen sich mehrere Schwellenspannungspegel programmieren,
so daß sich
dadurch die Anzahl von Bits pro Zelle vergrößern läßt. Ein Verfahren zur Reduzierung
der Spannungsverteilung bzw. Spannungsschwankung besteht darin,
daß die
Programmierung durch abwechselnde Wiederholung von Programmierung
und Verifizierung bzw. Überprüfung erfolgt.
Eine Serie von Spannungspulsen wird an die Zellen angelegt, um die
nichtflüchtigen
Speicherzellen mit gewünschten
Schwellenspannungspegeln zu programmieren. Dabei erfolgt ein Lesen
zwischen den jeweiligen Spannungspulsen, um zu verifizieren, ob
die Zellen die gewünschten
Schwellenspannungspegel erreicht haben oder nicht. Erreicht während einer
Verifikation bzw. Überprüfung ein überprüfter Schwellenspannungspegelwert
einen gewünschten bzw.
vorbe stimmten Schwellenspannungspegelwert, so wird die Programmierung
beendet.
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Es
ist jedoch schwierig, die Fehlerverteilung der Schwellenspannungspegel
durch finite Programmier-Spannungspulsbreiten in der zuvor erwähnten Weise
zu reduzieren. Andererseits ist eine Rechenschaltung erforderlich,
mit deren Hilfe sich die Programmierschritte und die Verifizierschritte
wiederholen lassen, was zur Folge hat, daß sich einerseits der Peripherieschaltungsbereich
auf einem Chip vergrößert und
sich andererseits eine Periode verlängert.
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Die 1A zeigt einen Querschnitt
durch eine herkömmliche
nichtflüchtige
Speichereinrichtung mit einfacher Stapelgatestruktur, während die 1B das Symbol der zugehörigen nichtflüchtigen Speicherzelle
darstellt.
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Gemäß 1A befindet sich ein Floatinggate 3 auf
einem Tunnelungsoxidfilm 2, der seinerseits auf einem p-Typ
Halbleitersubstrat 1 liegt. Auf dem Floatinggate 3 befindet
sich ein dielektrischer Film 4, auf dem ein Steuergate 5 angeordnet
ist. N-Typ Source- und Drainbereiche 6a und 6b liegen
an beiden Seiten des Floatinggates 3 unterhalb einer Oberfläche des
Halbleitersubstrats 1.
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Bei
einer derartigen nichtflüchtigen
Speichereinrichtung ist die effektive Zellengröße relativ klein. Andererseits
ist aber auch eine Kopplungskonstante des Steuergates 5 klein.
Je kleiner die effektive Zellengröße ist, desto geringer wird
die Kopplungskonstante. Um eine Abnahme der Kopplungskonstante zu verhindern,
befindet sich ein dielektrischer Film 4 aus einer Oxid-Nitrid-Oxid
(ONO)-Struktur zwischen
dem Floatinggate 3 und dem Steuergate 5. Dabei
ist ein komplexer Prozeß zur
Wärmebehandlung
bei hoher Temperatur erforderlich, um die dielektrische Schicht 4 mit
ONO-Struktur zu erhalten.
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Gemäß 1B enthält jede nichtflüchtige Speicherzelle
ein Floatinggate 3, ein Steuergate 5 zur Einstellung
von Ladungen für
das Floatinggate 3 sowie einen elektrischen Feldeffekttransistor
zum Lesen bzw. verifizieren (überprüfen) einer
Menge an Ladungsträgern
für das
Floatinggate 3 während
der Programmierung. Hierbei umfaßt der elektrische Feldeffekttransistor
das Floatinggate 3, einen Sourcebereich 6a, einen
Drainbereich 6b und einen Kanalbereich 7 zwischen
Sourcebereich 6a und Drainbereich 6b.
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Wird
eine in ihrer Höhe
zur Programmierung geeignete Spannung an das Steuergate 5 und
den Drainbereich 6b gelegt, so fließt ein Strom zwischen dem Drainbereich 6b und
dem Sourcebereich 6a. Ist dieser Strom so groß wie der
Referenzstrom oder kleiner als dieser, so wird ein Programmierende-Signal
erzeugt.
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Nachfolgend
wird eine konventionelle nichtflüchtige
Speichereinrichtung unter Bezugnahme auf die weiteren Zeichnungen
erläutert.
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Die 2A zeigt ein Schaltungsdiagramm einer
konventionellen nichtflüchtigen
Speichereinrichtung, während
die 2B ein Schaltungsdiagramm
einer konventionellen nichtflüchtigen
Speichereinrichtung mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen
zeigt. Die 2C bezieht
sich auf ein Schaltungsdiagramm einer konventionellen nichtflüchtigen
Speichereinrichtung ohne Metalldurchkontaktierungen, bei der Source- und
Drainbereiche voneinander getrennt sind.
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Entsprechend
der 2A erstrecken sich mehrere
metallische Bitleitungen 9, die in einem vorbestimmten
Abstand parallel zueinander liegen, in Spaltenrichtung. Mehrere
Wortleitungen 10 verlaufen unter rechtem Winkel zu den
metallischen Bitleitungen 9. Eine gemeinsame Sourceleitung 11 für jeweils zwei
Wortleitungen 10 erstreckt sich in derselben Richtung wie
die Wortleitungen 10.
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Die
Drainbereiche 6b gemäß 1B sind mit den metallischen
Bitleitungen 9 verbunden, während die Sourcebereiche 6a mit
den gemeinsamen Sourceleitungen 11 verbunden sind. Da jeweils
eine metallische Durchkontaktierung 8 pro zwei Zellen erforderlich
ist, ergibt sich infolge der metallischen Durchkontaktierungen 8 eine
sehr große
effektive Größe der Speicherzellen.
Wie bereits zuvor unter Bezugnahme auf die 1A beschrieben, umfaßt das Array der nichtflüchtigen
Speichereinrichtung jeweils einfache Stapelgatestrukturen bei minimaler Zellengröße. Demzufolge
wird die tatsächliche
effektive Größe durch
den Abstand der Metalldurchkontaktierungen 8 bestimmt.
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Um
dieses Problem zu überwinden,
wurde bereits ein Array vorgeschlagen, bei dem metallische Durchkontaktierungen
nicht mehr in so großem
Umfang erforderlich sind. Das Array besteht aus einfachen Stapelgatestrukturen
ohne metallische Durchkontaktierungen, so daß von daher die effektive Zellengröße mi nimiert
wird. Jedoch besteht jetzt die Gefahr, dass Programmierstörungen auftreten,
und zwar dadurch, dass eine nicht ausgewählte Zelle benachbart und in
Richtung der Wortleitungen liegend programmiert oder gelöscht wird.
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Entsprechend
der 2B können als
Speicherzellen allerdings auch kanalgetrennte Zellen mit asymmetrischer
Struktur zum Einsatz kommen, wenn Auswahlgates 12 vorhanden
sind. In diesem Fall lässt
sich bei der Programmierung durch Injektion heißer Elektronen eine Programmierstörung vermeiden,
insbesondere eine Überschreibung
oder Löschung,
die als ein Problem bei Zellen mit einfacher Stapelgatestruktur
angesehen wird. Eine nichtflüchtige
Speichereinrichtung nach 2B enthält eine Mehrzahl
von Wortleitungen 10 auf einem nicht dargestellten Halbleitersubstrat,
die unter einem vorbestimmten Abstand zueinander angeordnet sind,
Bitleitungen 13, die unter rechtem Winkel zu den Wortleitungen 10 sowie
im Abstand zueinander verlaufen, um eine Mehrzahl von Rechtecken
bzw. Quadraten zu bilden, und eine Mehrzahl von nichtflüchtigen Speicherzellen,
von denen jeweils eine in einem der Rechtecke bzw. Quadrate positioniert
ist.
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Jede
nichtflüchtige
Speicherzelle gemäß 2B enthält ein Floatinggate 3 gemäß 1B, ein Steuergate 5 zur
Einstellung einer Menge von Ladungsträgern für das Floatinggate 3 bei
der Programmierung und einen elektrischen Feldeffekttransistor zum
Auslesen bzw. Verifizieren (Überprüfen) der Menge
an Ladungsträgern
für das
Floatinggate 3 während
der Programmierung. Dieser elektrische Feldeffekttransistor umfasst
das Floatinggate 3, einen Sourcebereich 6a, einen
Drainbereich 6b und einen Kanalbereich 7 zwischen
dem Drainbereich 6b und dem Sourcebereich 6a.
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Das
Steuergate 3 einer jeden nichtflüchtigen Speicherzelle ist mit
einer benachbarten Wortleitung 10 verbunden, während der
Sourcebereich 6a der nichtflüchtigen Speicherzelle innerhalb
eines Rechtecks bzw. Quadrats mit der Bitleitung 13 benachbart zum
Drainbereich einer nichtflüchtigen
Speicherzelle verbunden ist, die in einem Quadrat oder Rechteck liegt,
welches dem zuvor erwähnten
Quadrat oder Rechteck benachbart ist. Die Auswahltransistoren 12 sind
jeweils mit den Bitleitungen 13 verbunden, während jeweils
eine Metalldurchkontaktierung 8 für 32 nichtflüchtige Speicherzellen
oder für
mehr als 32 nichtflüchtige
Speicherzellen, gesehen in Spaltenrichtung, mit den Auswahl transistoren 12 verbunden ist.
Es ergibt sich somit eine Reduzierung der effektiven Zellengröße.
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Allerdings
tritt das Problem auf, dass sich die Größe einer Einheitszelle erhöht, und
zwar aufgrund der Gates der Auswahltransistoren 12. Andererseits ist
das Programmieren unter Anwendung des Tunneleffekts unmöglich, was
jedoch wünschenswert wäre, da hierbei
nur wenig Leistung verbraucht wird. Der Grund liegt darin, dass
zwei Zellen benachbart in Richtung der Wortleitungen 10 praktisch
vollständig unter
derselben Vorspannungsbedingung stehen.
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Um
dieses Problem zu überwinden
und eine Programmierung durch Tunnelung zu ermöglichen, wurden bereits Arrays
mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen
entwickelt, wie in 2C dargestellt
ist. Mehrere metallische Datenleitungen 9 verlaufen unter
vorbestimmtem Abstand zueinander in Spaltenrichtung, wobei jede
Bitleitung vollständig
unterteilt ist in eine Sourceleitung 15 und eine Drainleitung 14,
die in derselben Richtung wie die metallischen Datenleitungen 9 verlaufen.
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Der
Sourcebereich 6a gemäß 1B ist mit der Sourceleitung 15 verbunden,
während
der Drainbereich 6b der nichtflüchtigen Speicherzelle mit der Drainleitung 14 verbunden
ist. Eine Metalldurchkontaktierung 8 ist jeweils mit einer
der metallischen Datenleitungen 9 verbunden, während die
Steuergates 5 mit mehreren Wortleitungen 10 verbunden
sind, die unter rechtem Winkel zu den Bitleitungen sowie in vorbestimmtem
Abstand voneinander verlaufen, also unter rechtem Winkel zu den
Source- und Drainleitungen 14 und 15. Bei dieser
Struktur ergibt sich jedoch ebenfalls eine Vergrößerung der Einheitszelle, und
zwar infolge der Unterteilung der Bitleitungen.
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Die 3 zeigt einen Querschnitt
durch eine nichtflüchtige
Speichereinrichtung mit kanalgetrennten Zellen. Gemäß 3 befindet sich ein Floatinggate 3 (potential-ungebundenes
Gate) auf einer Oxidschicht 2, die ihrerseits auf einem
p-Typ Halbleitersubstrat 1 liegt. Ein Steuergate 5 befindet
sich oberhalb des Floatinggates 3. Eine Isolationsschicht 16 befindet
sich auf der gesamten Oberfläche
der so erhaltenen Struktur, wobei ein Auswahlgate 17 wiederum
auf der Oberfläche
der so erhaltenen Struktur einschließlich dem Steuergate 5 und
dem Floatinggate 3 angeordnet ist. Ein dielektrischer Film 4 liegt zwischen
dem Steuergate 5 und dem Floatinggate 3. Darüber hinaus
liegt ein Sourcebereich 6a unterhalb der Oberfläche des
Halbleitersubstrats 1 und im Abstand zum Floatinggate 3,
während
ein Drainbereich 6b unterhalb der Oberfläche des
Halbleitersubstrats 1 angeordnet ist und an der anderen
Seite des Floatinggates 3 liegt sowie mit diesem fluchtet.
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Die 4A zeigt einen Querschnitt
durch eine weitere nichtflüchtige
Speicherzelle mit kanalgetrennten Zellen, während die 4B einen Querschnitt durch die nichtflüchtige Speicherzelle
gemäß 4A zeigt, und zwar in Richtung
der Kanalbreite.
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Gemäß 4A liegen Floatinggates 3 unter vorbestimmtem
Abstand zueinander auf der Oberfläche eines p-Typ Halbleitersubstrats 1,
wobei oberhalb eines jeden Floatinggates 3 ein Steuergate 5 angeordnet
ist. Eine Tunnelungsoxidschicht 2 befindet sich zwischen
jedem der Floatinggates 3 und dem Halbleitersubstrat 1,
während
ein dielektrischer Film 4 zwischen dem Floatinggate 3 und
dem Steuergate 5 angeordnet ist. Ein Sourcebereich 6a liegt
unterhalb der Oberfläche
des Halbleitersubstrats 1 und ist gegenüber dem Floatinggate 3 versetzt,
während
ein Drainbereich 6b ebenfalls unterhalb der Oberfläche des
Halbleitersubstrats 1 an der anderen Seite des Floatinggates 3 liegt
und mit diesem fluchtet.
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Die 4B zeigt die nichtflüchtige Speichereinrichtung
in Richtung der Kanalbreite. Unter einem vorbestimmten Abstand voneinander
angeordnete Feldoxidschichten 18 liegen auf der Oberfläche des Halbleitersubstrats 1,
um eine Zelle von einer benachbarten Zelle zu isolieren. Gateisolationsschichten 19 befinden
sich auf dem Halbleitersubstrat 1 zwischen den Feldoxidschichten 18.
Floatinggates 3 liegen auf den Gateisolationsschichten 19 und überlappen
teilweise die Feldoxidschichten 18. Der dielektrische Film 4 befindet
sich auf einem vorbestimmten Bereich des Floatinggates 3,
während
die Steuergates 5 auf dem dielektrischen Film 4 liegen.
Kappenisolationsschichten 20 liegen auf den Steuergates 5,
während
Seitenwandstücke 21 an
beiden Seiten der Kappenisolationsschichten 20 und der
Steuergates 5 angeordnet sind. Löschgates 17 befinden sich
auf den Kappenisolationsschichten 20 sowie auf den Feldoxidschichten 18.
Die Tunnelungsoxidschichten 22 befinden sich an der Grenzfläche zwischen
den Floatinggates 3 und den Löschgates 17.
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Allerdings
tritt bei der konventionellen nichtflüchtigen Speichereinrichtung
der zuletzt beschriebenen Art das Problem auf, dass nach wie vor
Programmierstörungen
erhalten werden. Dagegen weist das Array mit einfacher Stapelgatestruktur
ohne Metalldurchkontaktierungen eine minimale effektive Zellengröße auf.
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Die
JP 9-36 257 und die dazu äquivalente
US 5 838 039 beschreiben
eine nichtflüchtige
Speichereinrichtung mit einer Mehrzahl von EEPROM Zellen, die Floatinggates,
Steuergates und Source- und Drainbereiche aufweisen. Bitleitungen
sind mit den Source- und Drainbereichen verbunden und verlaufen
rechtwinklig zu den die Steuergates bildenden Wortleitungen. Löschleitungen
mit Löschgates
verlaufen parallel zu den Wortleitungen, so dass beim Löschbetrieb
dieses bekannten Speichers die Speicherzellen wortweise gelöscht werden
können.
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Die
EP 773 583 A1 beschreibt
eine weitere nichtflüchtige
Speichereinrichtung mit einer Mehrzahl von EEPROM Zellen, die Floatinggates,
Steuergates und Source- und Drainbereiche aufweisen. Die Wortleitungen
sind senkrecht zu den Bitleitungen angeordnet, während parallel zu den Wortleitungen Löschleitungen
mit damit verbundenen Löschgates vorgesehen
sind.
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Die
US 5,331,189 A beschreibt
ein asymmetrisches vielschichtiges dielektrisches Material und einen
Flash-EEPROM, der dieses Material verwendet. Hierbei umfasst jede
Speicherzelle des nichtflüchtigen
Speichers eine Lösch-Gateleitung,
die parallel zu einer Steuergate- oder Wortleitung verläuft und
mit einem Floatinggate über
eine Tunnelschicht in Verbindung steht, die ein erstes gerichtetes
Dielektrikum zum Entladen des Floatinggates umfasst. Eine Programmier-
oder Schreibgateleitung verläuft
parallel zu den Bitleitungen und steht senkrecht zu den Wortleitungen.
Ein zweites gerichtetes Dielektrikum ist zwischen dem Schreibgate
und einem Steuergate der Wortleitung angeordnet, um eine Tunnelschicht zum
Beladen des Floatinggates vorzusehen. Somit kann also jedes Floatinggate
durch ein zweites gerichtetes Dielektrikum mittels den Programmierleitungen
beladen und durch ein erstes gerichtetes Dielektrikum mittels Löschgates
entladen werden.
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Die
US 5,534,456 beschreibt
ein Verfahren zum Herstellen einer nichtflüchtigen Speichereinrichtung,
bei dem zunächst
auf einem Substrat Feldoxidstreifen mit Seitenwandabschnitten und
einem dazwischenliegenden Gateoxid herge stellt werden. Daraufhin
werden Floatinggate-Leitungen erzeugt, auf denen Oxidstreifen ausgebildet
sind und die anschließend
mit einer Oxidschicht abgedeckt werden. Nach dem Rückätzen der
Oxidschicht erfolgt eine Ionenimplantation zur Ausbildung von Bitleitungen
zwischen den Floatinggate-Leitungen und parallel dazu. Nach der
Durchführung
der Ionenimplantation werden die nicht mehr benötigten Oxidfilme entfernt,
um daraufhin zum Auffüllen
der Zwischenräume
zwischen den Floatinggate-Leitungen eine dicke Oxidschicht abzuscheiden.
Nach einem Rückätzen der
dicken Oxidschicht zum Freilegen der Oberfläche der Floatinggate-Leitungen
wird eine dünne
dielektrische Schicht abgeschieden, auf die nacheinander eine Polysiliziumschicht
und eine Oxidschicht aufgebracht werden. Die Polysiliziumschicht
und die darauf befindliche Oxidschicht werden zur Ausbildung von Wortleitungen
strukturiert, wobei die Wortleitungen üblicherweise senkrecht zu den
Bitleitungen verlaufen. Nachfolgend werden an den Seiten der Wortleitungen
und der Kappenoxidschichten Seitenwandisolationsstücke ausgebildet.
Die auf diese Weise erzeugte Wortleitungsstruktur dient als Maske
zum Auftrennen der parallel zu den Bitleitungen verlaufenden Floatinggate-Leitungen.
An den freiliegenden Seitenflächen
der einzelnen Floatinggates werden dann Tunneloxidfilme ausgebildet
um nachfolgend Löschleitungen
parallel zu den Wortleitungen herzustellen.
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Der
Erfindung liegt die Aufgabe zugrunde, eine arrayförmige nichtflüchtige Speichereinrichtung zu
schaffen, deren Zellengröße weiter
verringert ist und bei der keine Programmierstörungen mehr auftreten. Ferner
soll ein Verfahren zur Herstellung einer derartigen arrayförmigen nichtflüchtigen
Speichereinrichtung angegeben werden, das eine einfache Herstellung
dieser Speichereinrichtung erlaubt.
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Eine
vorrichtungsseitige Lösung
der gestellten Aufgabe ist im Anspruch 1 angegeben. Dagegen findet
sich eine verfahrensseitige Lösung
der gestellten Aufgabe im Anspruch 3. Vorteilhafte Ausgestaltungen
der Erfindung sind in den Unteransprüchen dargelegt.
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Beispielsweise
Ausführungsformen
der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnung
im einzelnen erläutert.
Es zeigen:
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1A einen
Querschnitt durch eine herkömmliche
nichtflüchtige
Speichereinrichtung mit einfacher Stapelgatestruktur;
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1B ein
Symbol einer herkömmlichen nichtflüchtigen
Speicherzelle;
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2A ein
Schaltungsdiagramm einer konventionellen nichtflüchtigen Spei chereinrichtung;
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2B ein
Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung
mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen;
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2C ein
Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung ohne
Metalldurchkontaktierungen, wobei Source und Drain getrennt voneinander
sind;
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3 eine
Querschnittsansicht einer konventionellen nichtflüchtigen
Speichereinrichtung vom Kanaltrennungs-Typ mit unterteilten Gates;
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4A einen
Querschnitt durch eine konventionelle nichtflüchtige Speichereinrichtung
vom Kanaltrennungs-Typ;
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4B einen
Querschnitt durch eine konventionelle nichtflüchtige Speichereinrichtung,
gesehen in Richtung der Kanalbreite von 4A;
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5A ein
Schaltungsdiagramm einer nichtflüchtigen
Speicherzelle in Übereinstimmung
mit der vorliegenden Erfindung;
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5B eine
Querschnittsansicht einer nichtflüchtigen Speichereinrichtung
nach der Erfindung, dargestellt in Kanalrichtung;
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5C eine
Querschnittsansicht einer nichtflüchtigen Speichereinrichtung
nach der Erfindung, dargestellt in Richtung der Kanalbreite;
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6 ein
Schaltungsdiagramm eines Arrays einer nichtflüchtigen Speichereinrichtung
in Übereinstimmung
mit der vorliegenden Erfindung;
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7 ein
Layout des Arrays der nichtflüchtigen
Speichereinrichtung in Übereinstimmung
mit der vorliegenden Erfindung;
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8A eine
Querschnittsansicht der nichtflüchtigen
Speichereinrichtung, und zwar entlang der Linie I-I von 7;
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8B eine
Querschnittsansicht der nichtflüchtigen
Speichereinrichtung, und zwar entlang der Linie II-II von 7;
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8C eine
Querschnittsansicht der nichtflüchtigen
Speichereinrichtung, und zwar entlang der Linie III-III von 7;
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8D eine
Querschnittsansicht der nichtflüchtigen
Speichereinrichtung, und zwar entlang der Linie IV-IV von 7;
und
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9A bis 9F Querschnittsdarstellungen
zur Erläuterung
der Herstellung der nichtflüchtigen
Speichereinrichtung in Übereinstimmung
mit einem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung.
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Nachfolgend
werden bevorzugte Ausführungsbeispiele
der vorliegenden Erfindung näher
beschrieben. Dabei zeigt die 5A ein
Schaltungsdiagramm einer nichtflüchtigen
Speicherzelle, während die 5B einen
Querschnitt durch eine nichtflüchtige
Speichereinrichtung in Kanalrichtung zeigt. Die 5C ist
dagegen ein Querschnitt durch eine nichtflüchtige Speichereinrichtung
nach der Erfindung in Richtung der Kanalbreite.
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Entsprechend
der 5A, die ein Symbol einer nichtflüchtigen
Speichereinrichtung darstellt, gehören zu einer Speicherzelle
ein Floatinggate 38, ein Programmiergate 35 zur
Lieferung von Ladungen zum Floatingate 38 zwecks Durchführung einer
Programmierung, ein Steuergate 40 zur Einstellung einer
Menge von Ladungen für
das Floatinggate 38, ein Programmierstrompfad zum Auslesen
oder Verifizieren (Überprüfen) einer
Menge von Ladungsträgern für das Floatinggate 38 während der
Programmierung, und ein Monitor- bzw. Überwachungsstrompfad zur Stromüberwachung
zwischen Source und Drain.
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Bei
einer nichtflüchtigen
Speichereinrichtung nach der vorliegenden Erfindung werden Programmiergates 35 zu
den elektrischen Feldeffekttransistoren hinzugefügt, zu denen ein Floatinggate 38,
eine Wortleitung (Steuergate) 40, Source und Drain, sowie
ein Kanalbereich zwischen Source und Drain gehören.
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Entsprechend
den 5A, 5B bzw. 6 weisen
die Zellen Programmierleitungen 44 auf, die mit den Programmiergates 35 verbunden sind.
Es sind mehrere EEPROM Zellen vorhanden, die Floatinggates 38,
Steuergates 40 und Source/Drainbereiche aufweisen. Eine
Mehrzahl von Wortleitungen 40, verbunden mit einer Mehrzahl
von Steuergates in Spaltenrichtung, liegen unter vorbestimmtem Abstand
zueinander in Zeilenrichtung. Mehrere Bitleitungen 33a und 33b,
die unter vorbestimmtem Abstand in Spaltenrichtung zueinander angeordnet
sind, erstrecken sich unter rechtem Winkel zu den Wortleitungen
und sind jeweils mit Source- oder Drainbereichen verbunden. Mehrere
Programmierleitungen 44 verlaufen parallel zu den Bitleitungen 33a und 33b.
Im vorliegenden Fall wird eine Programmierleitung 44 für eine der
Bitleitungen 33a oder 33b benötigt. Mehrere Programmiergates 35 sind
mit den Programmierleitungen 44 verbunden, um jeweils benachbarte
Floatinggates 38 zu programmieren. Jeder der mehreren in
Matrixform angeordneten nichtflüchtigen
Speicherzellenbereiche 45 ist vorgesehen für eine Wortleitung 40,
eine Bitleitung 33a oder 33b und ein Programmiergate 35.
Wie in 5C gezeigt, liegt hierbei ein
Programmiergate 35 zwischen den Floatinggates 38.
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Die 7 zeigt
ein Layout des Arrays der nichtflüchtigen Speichereinrichtung
in Übereinstimmung
mit der vorliegenden Erfindung. Dabei ist 8A ein
Querschnitt durch die nichtflüchtige
Speichereinrichtung entlang der Linie I-I von 7,
während 8B ein
Querschnitt durch die nichtflüchtige Speichereinrichtung
entlang der Linie II-II von 7 ist. 8C zeigt
einen Querschnitt durch die nichtflüchtige Speichereinrichtung
entlang der Linie III-III von 7, während die 8D einen
Querschnitt durch die nichtflüchtige
Speichereinrichtung entlang der Linie IV-IV von 7 zeigt.
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Entsprechend
der 7 ist eine Wortleitung 40 mit einem Steuergate
(Wortleitung) 40 verbunden. Bitleitungen 33a und 33b sind
in einem Halbleitersubstrat 31 begraben, wobei sie unter
einem vorbestimmten Abstand zueinander liegen und unter rechtem
Winkel zu der Wortleitung 40 verlaufen. Dabei ist der Leitungstyp
der Bitleitungen 33a und 33b entgegengesetzt zu
demjenigen des Halbleitersubstrats 31. Programmierleitungen 44 verlaufen
unterrechtem Win kel zu den Wortleitungen 40. Ferner sind
die Programmiergates 35 zwischen den Wortleitungen 40 und
den Zellenbereichen in Matrixform angeordnet.
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Der
Aufbau einer nichtflüchtigen
Speichereinrichtung nach der vorliegenden Erfindung wird nachfolgend
im einzelnen erläutert.
Gemäß den 5B und 8A,
die jeweils Querschnittsansichten entlang einer Wortleitung 40 zeigen,
werden im Array keine Kontaktöffnungen
benötigt.
Source- und Drainbereiche werden daher nicht gesondert benötigt, während vielmehr
die Diffusionsbitleitungen 33a und 33b als Source-
und Drainbereiche dienen. Die Bitleitungen erstrecken sich dabei
unter rechtem Winkel zu den Wortleitungen 40 und liegen
unter vorbestimmtem Abstand zueinander. Eine Isolationsoxidschicht 37 befindet
sich auf den Bitleitungen 33a und 33b und erstreckt
sich ebenfalls entlang der Bitleitungen 33a und 33b.
Eine Gateoxidschicht 37a befindet sich ebenfalls auf den
Bitleitungen 33a und 33b sowie zwischen den Isolationsoxidschichten 37. Floatinggates 38 sind
auf den Gateoxidschichten 37a sowie zwischen den Isolationsoxidschichten 37 angeordnet.
Ein dielektrischer Film 39 befindet sich auf den Floatinggates 38 und
deckt diese auch seitlich ab. Wortleitungen (Steuergates) 40 verlaufen
in einer Richtung auf den Floatinggates 38 und liegen auch auf
den Isolationsoxidschichten 37, die ihrerseits auf den
Bitleitungen 33a und 33b liegen. Dabei liegt zwischen
den Wortleitungen 40 und den Floatinggates 38 der
dielektrische Film 39. Eine Isolationsschicht 41 befindet
sich auf den Wortleitungen 40, während Programmierleitungen 44 auf
der Isolationsschicht 41 sowie oberhalb der Floatinggates 38 verlaufen. Dabei
erstrecken sich die Programmierleitungen 44 senkrecht zu
den Wortleitungen 40 und sind unter vorbestimmtem Abstand
zueinander angeordnet.
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Entsprechend
den 5C und 8B verlaufen
die Programmierleitungen 44 parallel zu den Bitleitungen 33a und 33b (siehe 7).
Gateoxidschichten 37a befinden sich auf dem Halbleitersubstrat 31 und
sind unter vorbestimmtem Abstand voneinander angeordnet. Floatinggates 38 liegen
auf den Gateoxidschichten 37a. Feldoxidschichten 34, Programmiergates 35 und
Pufferoxidschichten 36 liegen jeweils an beiden Seiten
der Floatinggates 38. Dabei befinden sich außerdem Tunnelungsoxidschichten 37b an
beiden Seiten eines jeden Programmiergates 35, wobei die
Tunnelungsoxidschichten 37b in Vertikalrichtung gesehen
zwischen den Feldoxidschichten 34 und den Pufferoxidschichten 36 zu
liegen kommen. Die Vertikalrichtung steht hier senkrecht zur Substratoberfläche. Ein vorbestimmter Bereich
der Pufferoxidschichten 36 ist weggeätzt, um Kontaktöffnungen
zu erhalten. Ein dielektrischer Film 39, eine Wortleitung
(Steuergate) 40 und eine Isolationsschicht 41 liegen
der Reihe nach übereinander auf
den Floatinggates 38. Isolationsseitenwandstücke 43 befinden
sich an beiden Seiten der Isolationsschicht 41 und der
Wortleitung (Steuergate) 40. Die Programmierleitung 44 steht über die
genannten Kontaktöffnungen
mit den Programmiergates 35 in elektrischer Verbindung.
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Die 8C zeigt
einen Querschnitt entlang einer Bitleitung 33a. Es handelt
sich hier um eine begrabene Diffusionsbitleitung 33a, die
sich in einer Richtung erstreckt und auf dem Halbleitersubstrat 31 liegt.
Isolationsoxidschichten 37 und Feldoxidschichten 34 werden
abwechselnd auf den Bitleitungen 33a gebildet. Dabei sind
die Feldoxidschichten 34 dicker als die Isolationsoxidschichten 37.
Wortleitungen 40 liegen abwechelnd auf der Isolationsoxidschicht 37.
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Die 8D zeigt
einen Querschnitt entlang einer Wortleitung 40. Begrabene
Diffusionsbitleitung 33a und 33b liegen unter
vorbestimmtem Abstand voneinander in einem Halbleitersubstrat 31.
Eine Isolationsoxidschicht 37 befindet sich auf den Bitleitungen 33a und 33b.
Eine Feldoxidschicht 34 liegt auf der gesamten Oberfläche. Programmiergates 35 befinden
sich auf der Feldoxidschicht 34 und liegen ebenfalls in
vorbestimmtem Abstand zueinander. Programmierleitungen 44 stehen
in Kontakt mit den Programmiergates 35, und zwar in vorbestimmten Bereichen
der Programmiergates 35.
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Nachfolgend
wird die Herstellung einer nichtflüchtigen Speichereinrichtung
nach der Erfindung mit dem zuvor beschriebenen Aufbau näher erläutert.
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Die 9A bis 9F zeigen
Querschnittsansichten zur Verdeutlichung der Herstellungsschritte.
Die Darstellungen links sind jeweils Querschnitte entlang einer
Wortleitung 40, während
die Darstellungen rechts Querschnitte entlang einer Programmierleitung 44 sind.
In Übereinstimmung
mit der vorliegenden Erfindung werden die Programmiergates vor der
Herstellung der Floatinggates ausgebildet, so daß die Programmiergates unterhalb
der Floatinggates zu liegen kommen. Die Programmierung erfolgt daher
durch Seitenwände
der Programmiergates hindurch.
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Entsprechend
der 9A wird zunächst
ein Photoresistfilm 32 auf ein p-Typ Halbleitersubstrat 31 aufgebracht
und anschließend
selektiv durch Belichtung und Entwicklung strukturiert, um das Halbleitersubstrat 31 bereichsweise
freizulegen. Unter Verwendung des Photoresistmusters 32 als
Maske werden n-Typ Verunreinigungsionen in relativ hoher Zahl in
das freigelegte Halbleitersubstrat 31 implantiert, um eine
Mehrzahl von Bitleitungen 33a und 33b zu erhalten.
Die Bitleitungen 33a und 33b werden anschließend weiter
durch Diffusion in das Halbleitersubstrat 31 getrieben,
um begraben zu werden.
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Alternativ
hierzu können
bei hoher Temperatur und niedrigem Druck Abstandsstücke niedergeschlagen
werden (HLD-Abstandsstücke),
um eine laterale Diffusion der n+-Diffusionsbitleitungen 33a und 33b zu
verhinden, die als Sourcebereich und Drainbereich dienen. Im Anschluß an die
Herstellung der Abstandsstücke
werden dann die n-Typ Ionen in das Halbleitersubstrat implantiert
und durch Diffusion weiter in das Substrat hineingetrieben, um die
Bitleitungen 33a und 33b zu erhalten.
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Entsprechend
der 9B wird der verbleibende Photoresistfilm 32 entfernt.
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Danach
werden der Reihe nach aufeinanderliegend eine erste Oxidschicht,
eine erste Polysiliciumschicht und eine zweite Oxidschicht auf die
Substratoberfläche
aufgebracht, wobei die so erhaltene Struktur schließlich durch
einen Photoresistfilm abgedeckt wird. Nach Belichtung und Entwicklung
des Photoresistfilms erfolgt ein Ätzprozeß, um die erste Oxidschicht,
die erste Polysiliciumschicht und die zweite Oxidschicht selektiv
wegzuätzen,
so daß auf diese
Weise Feldoxidschichten 34, Programmiergates 35 und
Pufferoxidschichten 36 erhalten werden, die aufeinander
liegen und zwischen den Bitleitungen 33a und 33b angeordnet
sind. Zu dieser Zeit liegen die Feldoxidschichten 34, die
Programmiergates 35 und die Pufferoxidschichten 36 unter
rechtem Winkel zu den Bitleitungen 33a und 33b.
Die geätzten
Feldoxidschichten 34, die Programmiergates 35 und
die Pufferoxidschichten 36 bilden eine erste Leitung. Die
Bereiche außerhalb
der Feldoxidschichten 34 und der n+ Bitleitungen 33a und 33b dienen
als Kanalbereiche.
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Entsprechend
der 9C erfolgt ein thermischer Oxidationsprozeß auf der
gesamten Oberfläche
der so erhaltenen Struktur zwecks Bildung von Gateoxid schichten 37a.
Ist der thermische Oxidationsprozeß beendet, so liegen dickere
Isolationsschichten 37 auf den Bitleitungen 33a und 33b,
da die Bitleitungen 33a und 33b durch starke Dotierung gebildet
worden sind. Die Oxidschicht 37 kann als Ätzstoppschicht
verwendet werden, und zwar in einem nachfolgenden Prozeß zur Ätzung einer
zweiten Polysiliciumschicht.
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Nachdem
der thermische Oxidationsprozeß zur
Bildung der Gateoxidschichten 37a beendet ist, sind auch
die Seiten der Programmiergates 35 oxidiert, die zwischen
den zweiten Feldoxidschichten 34 und den Pufferoxidschichten 36 liegen,
so daß an beiden
Seiten der Programmiergates 35 Tunnelungsoxidschichten 37b vorhanden
sind, die zur Programmierung dienen. Durch diese Tunnelungsoxidschichten 37b können beim
Programmiervorgang Ladungsträger
hindurchtunneln.
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Anschließend wird
eine zweite Polysiliciumschicht niedergeschlagen, um die aktiven
Bereiche zwischen der Isolationsoxidschicht 37 und der
Feldoxidschicht 34 auszufüllen. Danach erfolgt ein Rückätzen zur
Beseitigung der zweiten Polysiliciumschicht auf der Feldoxidschicht 34,
dem Programmiergate 35 und der Pufferoxidschicht 36.
Im Ergebnis werden zweite elektrisch leitfähige Leitungen für Floatinggates 36 erhalten,
und zwar zwischen den ersten Leitungen.
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Gemäß 9D werden
unter Verwendung einer Maske parallel zu den Bitleitungen zwischen den
Bitleitungen 33a und 33b die zweiten Leitungen mit
der Pufferoxidschicht 36, der ersten Polysiliciumschicht
unter der zweiten Polysiliciumschicht oberhalb der Bitleitungen 33a und 33b anisotrop
geätzt, um
Programmiergates 35 und Floationggates 38 zu erhalten,
die in Matrixform angeordnet sind. Danach wird ein dielektrischer
Film 39 auf der Oberfläche
des Halbleitersubstrats 31 gebildet, um die Floatinggates 38 abzudecken.
Der dielektrische Film 39 kann dabei aus einem Oxid oder
aus einer Oxid/Nitrid/Oxid-(ONO)-Struktur
bestehen. Anschließend werden
eine dritte Polysiliciumschicht und eine Isolationsschicht 41 in
dieser Reihenfolge auf die gesamte Oberfläche aufgebracht.
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Entsprechend
der 9E werden die dritte Polysiliciumschicht und die
Isolationsschicht 41 unter rechtem Winkel zu den Bitleitungen 33a und 33b aniso trop
geätzt,
um die aktiven Bereiche zwischen den Isolationsoxidschichten 37 und
den Feldoxidschichten 34 abzudecken. Auf diese Weise werden
die Wortleitungen (Steuergates) 40 erhalten. Danach wird
eine Oxidschicht auf die Wortleitungen 40 und die Isolationsschicht 41 aufgebracht
und anschließend
anisotrop geätzt,
um Seitenwandstücke 43 an beiden
Seiten der Isolationsschicht 41 und der Wortleitung 40 zu
erhalten. Gleichzeitig werden die Pufferoxidschichten 36 auf
den Programmiergates 35 weggeätzt, um Kontaktöffnungen 42 auf
den Programmiergates 35 zu erhalten.
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Gemäß 9F wird
sodann auf die gesamte Oberfläche
eine Metallschicht oder eine Polysiliciumschicht aufgebracht, um
die Programmiergates 35 zu kontaktieren, die sich auf den
Feldoxidschichten 34 befinden. Die Polysiliciumschicht
oder die Metallschicht wird anisotrop geätzt, und zwar parallel zu den
Bitleitungen 33a und 33b, um Programmierleitungen 44 zu
erhalten. Dabei wird lediglich eine Polysiliciumschicht bzw. eine
Programmierleitung 44 für eine
Bitleitung 33a oder 33b benötigt. Darüber hinaus wird nur ein Programmiergate 35 für zwei Zellen
benötigt.
Die Programmierleitung 44 liegt auch auf jedem anderen
Programmiergate 35 auf der Feldisolationsschicht 34.
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Nachfolgend
wird der Betrieb der nichtflüchtigen
Speichereinrichtung nach der Erfindung mit dem obigen Aufbau näher beschrieben.
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Zunächst sei
darauf hingewiesen, daß der Programmierbetrieb
und der Monitor- bzw. Überwachungsbetrieb
zur selben Zeit durchgeführt
werden. Eine aus den Zellbereichen 45 ausgewählte Zelle wird
also gleichzeitig programmiert und überwacht. Der Überwachungs-
bzw. Monitorvorgang kann auch als Lesevorgang bezeichnet werden,
so daß eine ausgewählte Zelle
beim Programmieren gleichzeitig ausgelesen wird. Spannungen werden
an eine Wortleitung 40 und an eine Bitleitung 33a oder 33b gelegt, die
unter rechtem Winkel zur Wortleitung 40 verläuft. Beispielsweise
wird eine positive Spannung von 8 V und eine positive Spannung von
1 V an die Wortleitung bzw. an die Bitleitung 33a oder 33b für den Lesebetrieb
gelegt. Eine auf Erdpotential liegende Spannung wird an die Bitleitung 33a oder 33b an
der anderen Seite der ausgewählten
Zelle angelegt (siehe 6A).
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Durch
die vorhergehende Auswahl zur Programmierung gelangen Vorspannun gen
an die Wortleitungen 40 und an die unter rechtem Winkel
zu den Wortleitungen 40 verlaufenden Programmierleitungen 44 durch
die Tunnelungsoxidschichten 37b der Programmgates hindurch,
so daß Ladungsträger durch
die Tunnelungsoxidschichten 37b hindurchtunneln können.
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Ist
dabei die Zelle ein n-Kanal, so sollte eine positive Spannung von
+8 V und eine negative Spannung von –8 V an die Wortleitung 40 bzw.
an die Programmierleitung 44 angelegt werden, da in diesem Fall
Elektronen von den Programmiergates 35 in die Floatinggates 38 injiziert
werden müssen.
Geeignete Spannungen werden an die nicht ausgewählte Wortleitung 40 bzw.
Programmierleitung 44 angelegt, um Störungen bei den nicht ausgewählten Zellen
zu vermeiden.
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Ein
Löschbetrieb
kann durchgeführt
werden über
die Gateoxidschichten 37a zum Halbleitersubstrat 31 oder
zu den Programmiergates 35. Wird der Weg über das
Halbleitersubstrat 31 gewählt, so sollte die Gateoxidschicht 37a eine
Dicke von 10 nm aufweisen, um ein gutes Tunnelungsverhalten der
Gateoxidschicht 37a zu gewährleisten. Im Hinblick auf
die Vorspannung sollte eine negative Spannung von –8 V oder
eine auf Erdpotential liegende Spannung von 0 V an die Wortleitung
(Steuergate) 40 angelegt werden und eine positive Spannung
an die Bitleitung 33a oder 33b, die als Drain
verwendet wird. Andererseits kann auch eine negative Spannung von –8 V oder eine
auf Erdpotential liegende Spannung von 0 V an die Wortleitung (Steuergate) 40 angelegt
werden und eine positive Spannung an das Halbleitersubstrat 31.
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Erfolgt
der Löschbetrieb über das
Programmiergate 35, so sollten sowohl der Programmierbetrieb
als auch der Löschbetrieb über das
Programmiergate 35 durchgeführt werden. Dies erfordert
jedoch eine hohe Zuverlässigkeit
der Tunnelungsoxidschichten 37b.
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Eine
nichtflüchtige
Speichereinrichtung nach der vorliegenden Erfindung und das erfindungsgemäße Verfahren
zur Herstellung dieser Speichereinrichtung weisen einige Vorteile
auf. Zunächst
einmal sei erwähnt,
daß keine
metallischen Durchkontaktierungen im Zusammenhang mit einfachen
Stapelgatestrukturen erforderlich sind, so daß die nichtflüchtige Speichereinrichtung
mit minimaler effektiver Größe hergestellt
werden kann, was eine Erhöhung
der Packungsdichte der Zellen ermöglicht. Andererseits werden
die Floatinggates nach der Erfindung durch einen Rückätzprozeß erzeugt,
so daß sich
die Anzahl der verwendeten Masken reduzieren läßt. Dies vereinfacht den Gesamtherstellungsprozeß. Ferner
ist eine Programmierleitung pro Programmiergate vorhanden, so daß sich beim
Programmieren Kopplungen zwischen den Programmiergates und den Floatinggates
reduzieren lassen. Zudem sind die Bitleitungen im Halbleitersubstrat
begraben, so daß sie sich
als Source und Drain einer Zelle verwenden lassen. Nicht zuletzt
werden die Tunnelungsoxidschichten zur Programmierung gleichzeitig
mit einem thermischen Oxidationsprozeß hergestellt, der zur Bildung
von Gateoxidschichten dient, wodurch sich ebenfalls der Gesamtherstellungsprozeß vereinfacht.